JPH05122052A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05122052A JPH05122052A JP3278006A JP27800691A JPH05122052A JP H05122052 A JPH05122052 A JP H05122052A JP 3278006 A JP3278006 A JP 3278006A JP 27800691 A JP27800691 A JP 27800691A JP H05122052 A JPH05122052 A JP H05122052A
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- JP
- Japan
- Prior art keywords
- power supply
- inverter circuit
- level
- power source
- transistor
- Prior art date
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Abstract
(57)【要約】
【目的】本発明はレベル変換機能と論理回路の機能とを
併せ持って回路面積の縮小を図ることを目的とする。 【構成】電源Ｖccと電源Ｖssで動作するとともに入力信
号ＩＮが入力される第一のインバータ回路１と、電源Ｖ
ccより高い電源ＶDDと電源Ｖssで動作するとともに出力
信号ＯＵＴを出力する第二のインバータ回路２とがＮチ
ャネルＭＯＳトランジスタＴr1を介して接続され、トラ
ンジスタＴr1のゲートには電源電圧ＶDDと電源電圧Ｖss
との間で変化する二値制御信号φが入力され、第二のイ
ンバータ回路２の入力端子はＰチャネルＭＯＳトランジ
スタＴr2を介して電源ＶDDに接続され、ＰチャネルＭＯ
ＳトランジスタＴr2のゲートは第二のインバータ回路２
の出力端子に接続されるように構成する。
併せ持って回路面積の縮小を図ることを目的とする。 【構成】電源Ｖccと電源Ｖssで動作するとともに入力信
号ＩＮが入力される第一のインバータ回路１と、電源Ｖ
ccより高い電源ＶDDと電源Ｖssで動作するとともに出力
信号ＯＵＴを出力する第二のインバータ回路２とがＮチ
ャネルＭＯＳトランジスタＴr1を介して接続され、トラ
ンジスタＴr1のゲートには電源電圧ＶDDと電源電圧Ｖss
との間で変化する二値制御信号φが入力され、第二のイ
ンバータ回路２の入力端子はＰチャネルＭＯＳトランジ
スタＴr2を介して電源ＶDDに接続され、ＰチャネルＭＯ
ＳトランジスタＴr2のゲートは第二のインバータ回路２
の出力端子に接続されるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は異なる電源電圧で動作
する回路間で信号を伝達する半導体装置に関するもので
ある。
する回路間で信号を伝達する半導体装置に関するもので
ある。
【０００２】近年の半導体集積回路では電圧の異なる多
数の電源を使用して内部回路を駆動している。このた
め、異なる電源電圧で動作する回路間で信号の伝達を行
うために両回路間にレベル変換回路が必要となり、高集
積化を図るためにはこのレベル変換回路の占有面積を縮
小する必要がある。
数の電源を使用して内部回路を駆動している。このた
め、異なる電源電圧で動作する回路間で信号の伝達を行
うために両回路間にレベル変換回路が必要となり、高集
積化を図るためにはこのレベル変換回路の占有面積を縮
小する必要がある。
【０００３】
【従来の技術】従来のレベル変換回路の一例を図４に従
って説明すると、入力信号ＩＮは電源Ｖcc及び同Ｖssを
電源とするインバータ回路１に入力され、同インバータ
回路１の出力信号ＳＧ１はゲートに電源ＶDDが供給され
たＮチャネルＭＯＳトランジスタＴr1を介して出力信号
ＳＧ２として電源ＶDD及び同Ｖssを電源とするインバー
タ回路２に入力され、同インバータ回路２から出力信号
ＯＵＴが出力される。また、インバータ回路２の入力端
子にはＰチャネルＭＯＳトランジスタＴr2のドレインが
接続され、同トランジスタＴr2のソースには電源ＶDDが
供給され、ゲートはインバータ回路２の出力端子に接続
されている。
って説明すると、入力信号ＩＮは電源Ｖcc及び同Ｖssを
電源とするインバータ回路１に入力され、同インバータ
回路１の出力信号ＳＧ１はゲートに電源ＶDDが供給され
たＮチャネルＭＯＳトランジスタＴr1を介して出力信号
ＳＧ２として電源ＶDD及び同Ｖssを電源とするインバー
タ回路２に入力され、同インバータ回路２から出力信号
ＯＵＴが出力される。また、インバータ回路２の入力端
子にはＰチャネルＭＯＳトランジスタＴr2のドレインが
接続され、同トランジスタＴr2のソースには電源ＶDDが
供給され、ゲートはインバータ回路２の出力端子に接続
されている。
【０００４】このような構成のレベル変換回路の動作を
図５に従って説明すると、入力信号ＩＮがＨレベルから
Ｌレベルに移行するとインバータ回路１の出力信号ＳＧ
１はＬレベルである電源ＶssのレベルからＨレベルであ
る電源Ｖccのレベルまで立ち上がる。
図５に従って説明すると、入力信号ＩＮがＨレベルから
Ｌレベルに移行するとインバータ回路１の出力信号ＳＧ
１はＬレベルである電源ＶssのレベルからＨレベルであ
る電源Ｖccのレベルまで立ち上がる。
【０００５】すると、常にオン状態にあるトランジスタ
Ｔr1の動作に基づいてインバータ回路２の入力信号ＳＧ
２も電源Ｖccまで立ち上がり、この入力信号に基づいて
出力信号ＯＵＴは電源ＶDDのレベルであるＨレベルから
電源ＶssのレベルであるＬレベルまで立ち下がる。
Ｔr1の動作に基づいてインバータ回路２の入力信号ＳＧ
２も電源Ｖccまで立ち上がり、この入力信号に基づいて
出力信号ＯＵＴは電源ＶDDのレベルであるＨレベルから
電源ＶssのレベルであるＬレベルまで立ち下がる。
【０００６】また、出力信号ＯＵＴがＬレベルに移行す
るとトランジスタＴr2がオンされてインバータ回路２の
入力信号ＳＧ２が電源ＶDDのレベルであるＨレベルまで
引き上げられ、この状態が維持される。なお、電源ＶDD
と電源Ｖccとの電位差はトランジスタＴr1のしきい値Ｖ
th程度となっている。
るとトランジスタＴr2がオンされてインバータ回路２の
入力信号ＳＧ２が電源ＶDDのレベルであるＨレベルまで
引き上げられ、この状態が維持される。なお、電源ＶDD
と電源Ｖccとの電位差はトランジスタＴr1のしきい値Ｖ
th程度となっている。
【０００７】一方、入力信号ＩＮがＬレベルからＨレベ
ルに移行するとインバータ回路１の出力信号ＳＧ１は電
源Ｖccのレベルから電源Ｖssのレベルまで立ち下がる。
すると、トランジスタＴr1の動作に基づいてインバータ
回路２の入力信号ＳＧ２も電源Ｖssのレベルまで立ち下
がり、この入力信号に基づいて出力信号ＯＵＴは電源Ｖ
DDのレベルまで立ち上がり、トランジスタＴr2はオフさ
れる。
ルに移行するとインバータ回路１の出力信号ＳＧ１は電
源Ｖccのレベルから電源Ｖssのレベルまで立ち下がる。
すると、トランジスタＴr1の動作に基づいてインバータ
回路２の入力信号ＳＧ２も電源Ｖssのレベルまで立ち下
がり、この入力信号に基づいて出力信号ＯＵＴは電源Ｖ
DDのレベルまで立ち上がり、トランジスタＴr2はオフさ
れる。
【０００８】従って、このような動作により電源Ｖccと
同Ｖssとの間で変動する入力信号ＩＮが電源ＶDDと同Ｖ
ssとの間で変動する出力信号ＯＵＴにレベル変換され
る。
同Ｖssとの間で変動する入力信号ＩＮが電源ＶDDと同Ｖ
ssとの間で変動する出力信号ＯＵＴにレベル変換され
る。
【０００９】
【発明が解決しようとする課題】ところが、上記のよう
なレベル変換回路ではレベル変換動作を行うためにトラ
ンジスタＴr1，Ｔr2の二つのトランジスタが必要とな
る。そして、通常の論理回路に加えてレベル変換を行う
度毎にこのような回路が必要となるため、回路面積が増
大するという問題点がある。
なレベル変換回路ではレベル変換動作を行うためにトラ
ンジスタＴr1，Ｔr2の二つのトランジスタが必要とな
る。そして、通常の論理回路に加えてレベル変換を行う
度毎にこのような回路が必要となるため、回路面積が増
大するという問題点がある。
【００１０】この発明の目的は、レベル変換機能と論理
回路の機能とを併せもって回路面積の縮小を図り得る半
導体装置を提供することにある。
回路の機能とを併せもって回路面積の縮小を図り得る半
導体装置を提供することにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、第一の高電位側電源Ｖccと低電位
側電源Ｖssで動作するとともに入力信号ＩＮが入力され
る第一のインバータ回路１と、前記第一の高電位側電源
Ｖccより高い第二の高電位側電源ＶDDと前記低電位側電
源Ｖssで動作するとともに出力信号ＯＵＴを出力する第
二のインバータ回路２とがＮチャネルＭＯＳトランジス
タＴr1を介して接続され、前記トランジスタＴr1のゲー
トには前記第二の高電位側電源電圧ＶDDと低電位側電源
電圧Ｖssとの間で変化する二値制御信号φが入力され、
前記第二のインバータ回路２の入力端子はＰチャネルＭ
ＯＳトランジスタＴr2を介して前記第二の高電位側電源
ＶDDに接続され、前記ＰチャネルＭＯＳトランジスタＴ
r2のゲートは前記第二のインバータ回路２の出力端子に
接続されている。
図である。すなわち、第一の高電位側電源Ｖccと低電位
側電源Ｖssで動作するとともに入力信号ＩＮが入力され
る第一のインバータ回路１と、前記第一の高電位側電源
Ｖccより高い第二の高電位側電源ＶDDと前記低電位側電
源Ｖssで動作するとともに出力信号ＯＵＴを出力する第
二のインバータ回路２とがＮチャネルＭＯＳトランジス
タＴr1を介して接続され、前記トランジスタＴr1のゲー
トには前記第二の高電位側電源電圧ＶDDと低電位側電源
電圧Ｖssとの間で変化する二値制御信号φが入力され、
前記第二のインバータ回路２の入力端子はＰチャネルＭ
ＯＳトランジスタＴr2を介して前記第二の高電位側電源
ＶDDに接続され、前記ＰチャネルＭＯＳトランジスタＴ
r2のゲートは前記第二のインバータ回路２の出力端子に
接続されている。
【００１２】
【作用】第二の高電位側電源電圧ＶDDを制御信号φとし
てＮチャネルＭＯＳトランジスタＴr1のゲートに入力す
ると、入力信号ＩＮがレベル変換されて出力信号ＯＵＴ
として出力され、低電位側電源Ｖssを制御信号φとして
ＮチャネルＭＯＳトランジスタＴr1のゲートに入力する
と、入力信号ＩＮによる論理とは異なる論理の出力信号
ＯＵＴを出力可能となる。
てＮチャネルＭＯＳトランジスタＴr1のゲートに入力す
ると、入力信号ＩＮがレベル変換されて出力信号ＯＵＴ
として出力され、低電位側電源Ｖssを制御信号φとして
ＮチャネルＭＯＳトランジスタＴr1のゲートに入力する
と、入力信号ＩＮによる論理とは異なる論理の出力信号
ＯＵＴを出力可能となる。
【００１３】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明すると、この実施例は前記従来例に対しト
ランジスタＴr1のゲートに電源ＶDDと同Ｖssとの間で変
動する二値制御信号φが入力される点においてのみ相違
する。
に従って説明すると、この実施例は前記従来例に対しト
ランジスタＴr1のゲートに電源ＶDDと同Ｖssとの間で変
動する二値制御信号φが入力される点においてのみ相違
する。
【００１４】このような構成により図３に示すように制
御信号φに電源ＶDDのレベルであるＨレベルが供給され
ている状態では前記従来例と同様に動作する。一方、例
えばインバータ回路２の入力信号ＳＧ２がＨレベル、同
インバータ回路２の出力信号ＯＵＴがＬレベルの状態で
制御信号φをＬレベルに移行させると、トランジスタＴ
r1がオフされる。すると、入力信号ＩＮをＨレベルに移
行させても出力信号ＯＵＴは入力信号ＩＮに影響される
ことなくＬレベルに維持される。
御信号φに電源ＶDDのレベルであるＨレベルが供給され
ている状態では前記従来例と同様に動作する。一方、例
えばインバータ回路２の入力信号ＳＧ２がＨレベル、同
インバータ回路２の出力信号ＯＵＴがＬレベルの状態で
制御信号φをＬレベルに移行させると、トランジスタＴ
r1がオフされる。すると、入力信号ＩＮをＨレベルに移
行させても出力信号ＯＵＴは入力信号ＩＮに影響される
ことなくＬレベルに維持される。
【００１５】また、インバータ回路２の入力信号ＳＧ２
がＬレベル、同インバータ回路２の出力信号ＯＵＴがＨ
レベルの状態で制御信号φをＬレベルに移行させると、
トランジスタＴr1がオフされる。すると、入力信号ＩＮ
をＬレベルに移行させても出力信号ＯＵＴは入力信号Ｉ
Ｎに影響されることなくＨレベルに維持される。
がＬレベル、同インバータ回路２の出力信号ＯＵＴがＨ
レベルの状態で制御信号φをＬレベルに移行させると、
トランジスタＴr1がオフされる。すると、入力信号ＩＮ
をＬレベルに移行させても出力信号ＯＵＴは入力信号Ｉ
Ｎに影響されることなくＨレベルに維持される。
【００１６】従って、このレベル変換回路はレベル変換
動作に加えて制御信号φに基づいて論理回路としての機
能を備えているので、上記のような論理を出力する論理
回路を省略して回路面積の縮小を図ることができる。
動作に加えて制御信号φに基づいて論理回路としての機
能を備えているので、上記のような論理を出力する論理
回路を省略して回路面積の縮小を図ることができる。
【００１７】
【発明の効果】以上詳述したように、この発明はレベル
変換機能と論理回路の機能とを併せもって回路面積の縮
小を図り得る半導体装置を提供することができる優れた
効果を発揮する。
変換機能と論理回路の機能とを併せもって回路面積の縮
小を図り得る半導体装置を提供することができる優れた
効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作を示す波形図である。
１ 第一のインバータ回路 ２ 第二のインバータ回路 Ｖcc 第一の高電位側電源 ＶDD 第二の高電位側電源 Ｖss 低電位側電源 ＩＮ 入力信号 ＯＵＴ 出力信号 φ 制御信号 Ｔr1 ＮチャネルＭＯＳトランジスタ Ｔr1 ＰチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第一の高電位側電源（Ｖcc）と低電位側
電源（Ｖss）で動作するとともに入力信号（ＩＮ）が入
力される第一のインバータ回路（１）と、前記第一の高
電位側電源（Ｖcc）より高い第二の高電位側電源（ＶD
D）と前記低電位側電源（Ｖss）で動作するとともに出
力信号（ＯＵＴ）を出力する第二のインバータ回路
（２）とをＮチャネルＭＯＳトランジスタ（Ｔr1）を介
して接続し、前記トランジスタ（Ｔr1）のゲートには前
記第二の高電位側電源電圧（ＶDD）と低電位側電源電圧
（Ｖss）との間で変化する二値制御信号（φ）を入力
し、前記第二のインバータ回路（２）の入力端子はＰチ
ャネルＭＯＳトランジスタ（Ｔr2）を介して前記第二の
高電位側電源（ＶDD）に接続し、前記ＰチャネルＭＯＳ
トランジスタ（Ｔr2）のゲートは前記第二のインバータ
回路（２）の出力端子に接続したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278006A JPH05122052A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278006A JPH05122052A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122052A true JPH05122052A (ja) | 1993-05-18 |
Family
ID=17591322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278006A Withdrawn JPH05122052A (ja) | 1991-10-24 | 1991-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629644A (en) * | 1995-07-28 | 1997-05-13 | Micron Quantum Devices, Inc. | Adjustable timer circuit |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
-
1991
- 1991-10-24 JP JP3278006A patent/JPH05122052A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629644A (en) * | 1995-07-28 | 1997-05-13 | Micron Quantum Devices, Inc. | Adjustable timer circuit |
| US6020775A (en) * | 1995-07-28 | 2000-02-01 | Micron Technology, Inc. | Adjustable timer circuit |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| US6028798A (en) * | 1996-01-26 | 2000-02-22 | Micron Technology, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |