JPH05122062A - 二重ループ形ｐｌｌ回路 - Google Patents
二重ループ形ｐｌｌ回路Info
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- JPH05122062A JPH05122062A JP3311637A JP31163791A JPH05122062A JP H05122062 A JPH05122062 A JP H05122062A JP 3311637 A JP3311637 A JP 3311637A JP 31163791 A JP31163791 A JP 31163791A JP H05122062 A JPH05122062 A JP H05122062A
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- 230000008878 coupling Effects 0.000 claims abstract description 18
- 238000010168 coupling process Methods 0.000 claims abstract description 18
- 238000005859 coupling reaction Methods 0.000 claims abstract description 18
- 238000009499 grossing Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000009191 jumping Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000001105 regulatory effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力クロックの復旧時に生じるＶＣＸＯ発信
回路の発信周波数のジャンプ現象を有効に排除し得る二
重ループ形ＰＬＬ回路を提供すること。 【構成】 ＶＣＸＯ発振回路１０の出力をＭ・Ｎ分周す
るＭＮ分周回路１１と、外部から入力されるクロックを
Ｎ分周するＮ分周回路２と、このＮ分周回路２とＭＮ分
周回路１１の各出力パルスの位相を比較したのちその出
力を平滑する並列接続された二系統の位相差平滑出力回
路３０，４０と、この各位相差平滑出力回路３０，４０
の出力を結合する結合回路７と、この結合回路７の出力
と基準電圧発生回路８の出力との何れかを選択しＶＣＸ
Ｏ発振回路１０の動作を規制するスイッチ回路９と、こ
のスイッチ回路９の選択動作を制御する入力断検出回路
１とを備え、前記スイッチ回路９と入力断検出回路１と
の間に、遅延回路１２を装備したこと。
回路の発信周波数のジャンプ現象を有効に排除し得る二
重ループ形ＰＬＬ回路を提供すること。 【構成】 ＶＣＸＯ発振回路１０の出力をＭ・Ｎ分周す
るＭＮ分周回路１１と、外部から入力されるクロックを
Ｎ分周するＮ分周回路２と、このＮ分周回路２とＭＮ分
周回路１１の各出力パルスの位相を比較したのちその出
力を平滑する並列接続された二系統の位相差平滑出力回
路３０，４０と、この各位相差平滑出力回路３０，４０
の出力を結合する結合回路７と、この結合回路７の出力
と基準電圧発生回路８の出力との何れかを選択しＶＣＸ
Ｏ発振回路１０の動作を規制するスイッチ回路９と、こ
のスイッチ回路９の選択動作を制御する入力断検出回路
１とを備え、前記スイッチ回路９と入力断検出回路１と
の間に、遅延回路１２を装備したこと。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送に関
し、特に二重ループ形ＰＬＬ回路に関する。
し、特に二重ループ形ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来の二重ループ形ＰＬＬ回路は、例え
ば図４に示すように入力されたクロックの入力状態を監
視する入力断検出回路１０１と、入力されたクロックを
Ｎ分周するＮ分周回路１０２と、ＶＣＸＯ発振回路１１
０の出力をＭ・Ｎ分周（Ｍは整数）するＭＮ分周回路１
１１と、ＭＮ分周回路１１１から出力されるパルスとＮ
分周回路１０２から出力されるパルスの位相を比較する
第１の位相比較回路１０３及び第２の位相比較回路１０
４と、この第１の位相比較回路１０３及び第２の位相比
較回路１０４の出力をそれぞれ各別に平滑化する第１の
ローパスフィルタ１０５及び第２のローパスフィルタ１
０６と、第１のローパスフィルタ１０５及び第２のロー
パスフィルタ１０６の出力を結合する結合回路１０７
と、この結合回路１０７の出力と基準電圧発生回路１０
８の出力を入力断検出回路１０１の出力により選択する
スイッチ回路１０９と、このスイッチ回路１０９の出力
により発信周波数を変化させるＶＣＸＯ発振回路１１０
とを有している。
ば図４に示すように入力されたクロックの入力状態を監
視する入力断検出回路１０１と、入力されたクロックを
Ｎ分周するＮ分周回路１０２と、ＶＣＸＯ発振回路１１
０の出力をＭ・Ｎ分周（Ｍは整数）するＭＮ分周回路１
１１と、ＭＮ分周回路１１１から出力されるパルスとＮ
分周回路１０２から出力されるパルスの位相を比較する
第１の位相比較回路１０３及び第２の位相比較回路１０
４と、この第１の位相比較回路１０３及び第２の位相比
較回路１０４の出力をそれぞれ各別に平滑化する第１の
ローパスフィルタ１０５及び第２のローパスフィルタ１
０６と、第１のローパスフィルタ１０５及び第２のロー
パスフィルタ１０６の出力を結合する結合回路１０７
と、この結合回路１０７の出力と基準電圧発生回路１０
８の出力を入力断検出回路１０１の出力により選択する
スイッチ回路１０９と、このスイッチ回路１０９の出力
により発信周波数を変化させるＶＣＸＯ発振回路１１０
とを有している。
【０００３】この図４に示す従来例は、入力クロックが
断でない場合、入力クロックをＮ分周したパルスとＶＣ
ＸＯ発振回路１１０の出力をＭ・Ｎ分周したパルスを位
相比較し、その結果でＶＣＸＯ発振回路１１０の発信周
波数を制御し（Ｍは整数であり、位相比較する周波数が
同じになるように設定される。）、また、入力クロック
が断の場合、基準電圧発生回路１０８の出力によりＶＣ
ＸＯ発振回路１１０の発信周波数を制御する。そして、
クロック断及びクロック復旧時行われるスイッチ回路１
０９の切り替え動作は、即時に行われるようになってい
る。
断でない場合、入力クロックをＮ分周したパルスとＶＣ
ＸＯ発振回路１１０の出力をＭ・Ｎ分周したパルスを位
相比較し、その結果でＶＣＸＯ発振回路１１０の発信周
波数を制御し（Ｍは整数であり、位相比較する周波数が
同じになるように設定される。）、また、入力クロック
が断の場合、基準電圧発生回路１０８の出力によりＶＣ
ＸＯ発振回路１１０の発信周波数を制御する。そして、
クロック断及びクロック復旧時行われるスイッチ回路１
０９の切り替え動作は、即時に行われるようになってい
る。
【０００４】
【発明が解決しようとする課題】一方、この従来の二重
ループ形ＰＬＬ回路では、入力クロックが断となりＶＣ
ＸＯ発振回路１１０の入力を基準電圧発生回路１０８か
ら供給している間に、結合回路１０７の出力は電源電圧
レベルまたはグランドレベルになっている。このため、
入力クロック断状態から再びクロックが復旧し、ＶＣＸ
Ｏ発振回路１１０の入力を結合回路１０７の出力から供
給する様に切り替えた時、切り替え速度が早いと、結合
回路１０７の出力レベルが定常状態に回復していないこ
とから、ＶＣＸＯ発振回路１１０の出力周波数がジャン
プするという不都合が生じていた。
ループ形ＰＬＬ回路では、入力クロックが断となりＶＣ
ＸＯ発振回路１１０の入力を基準電圧発生回路１０８か
ら供給している間に、結合回路１０７の出力は電源電圧
レベルまたはグランドレベルになっている。このため、
入力クロック断状態から再びクロックが復旧し、ＶＣＸ
Ｏ発振回路１１０の入力を結合回路１０７の出力から供
給する様に切り替えた時、切り替え速度が早いと、結合
回路１０７の出力レベルが定常状態に回復していないこ
とから、ＶＣＸＯ発振回路１１０の出力周波数がジャン
プするという不都合が生じていた。
【０００５】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、入力クロックの復旧時に生じるＶＣ
ＸＯ発振回路の発信周波数のジャンプ現象を有効に排除
し、これにより通信障害の発生を有効に抑制することを
可能とした二重ループ形ＰＬＬ回路を提供することを、
その目的とする。
を改善し、とくに、入力クロックの復旧時に生じるＶＣ
ＸＯ発振回路の発信周波数のジャンプ現象を有効に排除
し、これにより通信障害の発生を有効に抑制することを
可能とした二重ループ形ＰＬＬ回路を提供することを、
その目的とする。
【０００６】
【課題を解決するための手段】本発明では、必要に応じ
て発信周波数を変化させるＶＣＸＯ発振回路と、このＶ
ＣＸＯ発振回路の出力をＭ・Ｎ分周するＭＮ分周回路
と、外部から入力されるクロックをＮ分周するＮ分周回
路と、このＮ分周回路とＭＮ分周回路の各出力パルスの
位相を比較したのちその出力を平滑する並列接続された
二系統の位相差平滑出力回路と、この各位相差平滑出力
回路の出力を結合する結合回路と、この結合回路の出力
と別に装置された基準電圧発生回路の出力との何れかを
選択すると共にＶＣＸＯ発振回路の動作を規制するスイ
ッチ回路と、このスイッチ回路の選択動作を外部から入
力されるクロックの入力状態に応じて制御する入力断検
出回路とを備えた二重ループ形ＰＬＬ回路を備えてい
る。そして、前述したスイッチ回路と入力断検出回路と
の間に、遅延回路を装備する、という構成を採ってい
る。これによって前述した目的を達成しようとするもの
である。
て発信周波数を変化させるＶＣＸＯ発振回路と、このＶ
ＣＸＯ発振回路の出力をＭ・Ｎ分周するＭＮ分周回路
と、外部から入力されるクロックをＮ分周するＮ分周回
路と、このＮ分周回路とＭＮ分周回路の各出力パルスの
位相を比較したのちその出力を平滑する並列接続された
二系統の位相差平滑出力回路と、この各位相差平滑出力
回路の出力を結合する結合回路と、この結合回路の出力
と別に装置された基準電圧発生回路の出力との何れかを
選択すると共にＶＣＸＯ発振回路の動作を規制するスイ
ッチ回路と、このスイッチ回路の選択動作を外部から入
力されるクロックの入力状態に応じて制御する入力断検
出回路とを備えた二重ループ形ＰＬＬ回路を備えてい
る。そして、前述したスイッチ回路と入力断検出回路と
の間に、遅延回路を装備する、という構成を採ってい
る。これによって前述した目的を達成しようとするもの
である。
【０００７】
【実施例】以下、本発明の一実施例を図１ないし図３に
基づいて説明する。この図１ないし図３に示す実施例
は、必要に応じて発信周波数を変化させるＶＣＸＯ発振
回路１０と、このＶＣＸＯ発振回路１０の出力をＭ・Ｎ
分周するＭＮ分周回路１１と、外部から入力されるクロ
ックをＮ分周するＮ分周回路２と、このＮ分周回路２と
ＭＮ分周回路１１の各出力パルスの位相を比較したのち
その出力を平滑する並列接続された二系統の位相差平滑
出力回路３０，４０と、この各位相差平滑出力回路３
０，４０の各出力を結合する結合回路７と、この結合回
路７の出力と別に装置された基準電圧発生回路８の出力
との何れかを選択すると共にＶＣＸＯ発振回路１０の動
作を規制するスイッチ回路９と、このスイッチ回路９の
選択動作を外部から入力されるクロックの入力状態に応
じて制御する入力断検出回路１とを備えている。そし
て、スイッチ回路９と入力断検出回路１との間に、遅延
回路１２がを装備されている。この遅延回路１２は、ス
イッチ回路９の出力を基準電圧発生回路８の出力側から
結合回路７側に切り換える時に有効に作動する限定遅延
機能を備えている。遅延回路１２の回路構成の一実施例
を図２に示す。この図２において、シフトレジスタ２０
１は、入力断検出回路１の出力を一定時間遅延させる。
シフトレジスタ２０１のシフト用クロックは、ＶＣＸＯ
発振回路１０の出力を分周したものか又は別系統のクロ
ック等を使用する。
基づいて説明する。この図１ないし図３に示す実施例
は、必要に応じて発信周波数を変化させるＶＣＸＯ発振
回路１０と、このＶＣＸＯ発振回路１０の出力をＭ・Ｎ
分周するＭＮ分周回路１１と、外部から入力されるクロ
ックをＮ分周するＮ分周回路２と、このＮ分周回路２と
ＭＮ分周回路１１の各出力パルスの位相を比較したのち
その出力を平滑する並列接続された二系統の位相差平滑
出力回路３０，４０と、この各位相差平滑出力回路３
０，４０の各出力を結合する結合回路７と、この結合回
路７の出力と別に装置された基準電圧発生回路８の出力
との何れかを選択すると共にＶＣＸＯ発振回路１０の動
作を規制するスイッチ回路９と、このスイッチ回路９の
選択動作を外部から入力されるクロックの入力状態に応
じて制御する入力断検出回路１とを備えている。そし
て、スイッチ回路９と入力断検出回路１との間に、遅延
回路１２がを装備されている。この遅延回路１２は、ス
イッチ回路９の出力を基準電圧発生回路８の出力側から
結合回路７側に切り換える時に有効に作動する限定遅延
機能を備えている。遅延回路１２の回路構成の一実施例
を図２に示す。この図２において、シフトレジスタ２０
１は、入力断検出回路１の出力を一定時間遅延させる。
シフトレジスタ２０１のシフト用クロックは、ＶＣＸＯ
発振回路１０の出力を分周したものか又は別系統のクロ
ック等を使用する。
【０００８】図３は図２の各部の波形であり、入力断検
出回路１の出力Ａは、シフトレジスタ２０１によって出
力Ｂの様に遅延される。出力Ａと出力ＢはＡＮＤ回路２
０２により論理積が取られ出力Ｃになる（出力Ａの論理
が逆の場合はＡＮＤ回路２０２はＯＲ回路になる）。遅
延回路１２は、スイッチ回路９の出力を基準電圧発生回
路８側から結合回路７側に切り替える時にのみ遅延が発
生するように構成されている。
出回路１の出力Ａは、シフトレジスタ２０１によって出
力Ｂの様に遅延される。出力Ａと出力ＢはＡＮＤ回路２
０２により論理積が取られ出力Ｃになる（出力Ａの論理
が逆の場合はＡＮＤ回路２０２はＯＲ回路になる）。遅
延回路１２は、スイッチ回路９の出力を基準電圧発生回
路８側から結合回路７側に切り替える時にのみ遅延が発
生するように構成されている。
【０００９】このように、結合回路７の出力レベルが定
常状態に回復するまで遅延時間をおいてから切り替える
ようにしているため、入力クロック断状態から再びクロ
ックが復旧しＶＣＸＯ発振回路１０の入力を結合回路７
の出力から供給する様に切り替える時、ＶＣＸＯ発振回
路１０の出力周波数がジャンプするのを防ぐ事が出来
る。
常状態に回復するまで遅延時間をおいてから切り替える
ようにしているため、入力クロック断状態から再びクロ
ックが復旧しＶＣＸＯ発振回路１０の入力を結合回路７
の出力から供給する様に切り替える時、ＶＣＸＯ発振回
路１０の出力周波数がジャンプするのを防ぐ事が出来
る。
【００１０】
【発明の効果】以上説明したように本発明によると、入
力クロック復旧時にＶＣＸＯ発振回路の発信周波数がジ
ャンプするのを防ぐ事ができ、さらに、本二重ループ形
ＰＬＬ回路の出力クロックをデータ系の処理に使用した
時には、短時間の入力クロック断に対し、データエラー
等の通信障害を起こす事無く良好な通信が出来るという
従来にない優れた二重化ループ形ＰＬＬ回路を提供する
ことができる。
力クロック復旧時にＶＣＸＯ発振回路の発信周波数がジ
ャンプするのを防ぐ事ができ、さらに、本二重ループ形
ＰＬＬ回路の出力クロックをデータ系の処理に使用した
時には、短時間の入力クロック断に対し、データエラー
等の通信障害を起こす事無く良好な通信が出来るという
従来にない優れた二重化ループ形ＰＬＬ回路を提供する
ことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のブロック図中における遅延回路の詳細一
例を示す詳細ブロック図である。
例を示す詳細ブロック図である。
【図３】図２における各部の動作を示すタイミングチャ
ートである。
ートである。
【図４】従来例を示すブロック図である。
１ 入力断検出回路 ２ Ｎ分周回路 ３ 第１の位相比較回路 ４ 第２の位相比較回路 ５ 第１のローパスフィルタ ６ 第２のローパスフィルタ ７ 結合回路 ８ 基準電圧発生回路 ９ スイッチ回路 １０ ＶＣＸＯ発振回路 １１ ＭＮ分周回路
Claims (2)
- 【請求項１】 必要に応じて発信周波数を変化させるＶ
ＣＸＯ発振回路と、このＶＣＸＯ発振回路の出力をＭ・
Ｎ分周するＭＮ分周回路と、外部から入力されるクロッ
クをＮ分周するＮ分周回路と、このＮ分周回路と前記Ｍ
Ｎ分周回路の各出力パルスの位相を比較したのちその出
力を平滑する並列接続された二系統の位相差平滑出力回
路と、この各位相差平滑出力回路の出力を結合する結合
回路と、この結合回路の出力と別に装置された基準電圧
発生回路の出力との何れかを選択すると共に前記ＶＣＸ
Ｏ発振回路の動作を規制するスイッチ回路と、このスイ
ッチ回路の選択動作を外部から入力されるクロックの入
力状態に応じて制御する入力断検出回路とを備えた二重
ループ形ＰＬＬ回路において、前記スイッチ回路と入力
断検出回路との間に、遅延回路を装備したことを特徴と
する二重ループ形ＰＬＬ回路。 - 【請求項２】 前記遅延回路は、前記スイッチ回路の出
力を前記基準電圧発生回路の出力側から前記結合回路側
に切り換える時に有効に作動する限定遅延機能を備えて
いることを特徴とする請求項１記載の二重ループ形ＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311637A JP2806661B2 (ja) | 1991-10-30 | 1991-10-30 | 二重ループ形ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311637A JP2806661B2 (ja) | 1991-10-30 | 1991-10-30 | 二重ループ形ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122062A true JPH05122062A (ja) | 1993-05-18 |
| JP2806661B2 JP2806661B2 (ja) | 1998-09-30 |
Family
ID=18019667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311637A Expired - Fee Related JP2806661B2 (ja) | 1991-10-30 | 1991-10-30 | 二重ループ形ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806661B2 (ja) |
-
1991
- 1991-10-30 JP JP3311637A patent/JP2806661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806661B2 (ja) | 1998-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
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| LAPS | Cancellation because of no payment of annual fees |