JPH05122256A - 電圧−周波数変換器と方法 - Google Patents

Abstract

(57)【要約】 【目的】 公称パルス繰返し率を増やすことなしに改良
された分解能をもつ電圧−周波数変換器を提供する。 【構成】 ＤＳＢ−ＳＣ信号がアップ・ダウン・カウン
ター復調器を用いて復調され、この復調器がＤＳＢ−Ｓ
Ｃ信号に対する基準搬送波信号の位相遷移と同期化し
て、アップカウントとダウンカウントとの間を交番的に
切り換えられる。アップ／ダウン・カウンターの出力
は、ＤＳＢ−ＳＣ信号上に復調される情報を、ディジタ
ル形式で表す出力信号を提供する。この変換器は、積分
器、比較器、さらに予め定められた量の電荷を演算増幅
器の反転入力端子に投入することにより積分器回路を再
平衡させる手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧−周波数変換器に
関し、更に詳しくは増加した分解能をもつ電圧−周波数
変換器に関する。

【０００２】

【従来の技術】従来の、出力周波数範囲が０ないし１０
ＭＨz に及んで操作される積分電圧−周波数変換器はそ
れらの分解能に限界がある。増加した分解能を得るため
には、直接的解決法は、出力パルスの周波数範囲を、０
〜４００ＭＨz 、もしくは±２００ｍＨz にまで増大す
ることである。明らかに、これらの極めて高い周波数範
囲における操作は、相当困難な回路設計と製造上の諸問
題を生じ、それは０ないし１０ＭＨz という従来の周波
数範囲における場合より大いに困難である。

【０００３】従来の積分電圧−周波数変換器の分解能増
加に対するもう１つの解決法は増加分解能を得るための
接近法の補間型を用いることである。このやり方は、電
圧−周波数変換器を使って、結果的にオリジナルアナロ
グ入力信号の試料用の最上位ビット（ＭＳＢs ）を得
る。次いで該ＭＳＢs は、該ＭＳＢs の１つのアナログ
型に再変換され、このものは順次、オリジナルアナログ
入力信号の試料から減算されてアナログ差分試料信号を
生ずる。該アナログ差分信号は、次いで、Ａ／Ｄ変換器
を用いてディジタル様式に変換されて、結果的に、オリ
ジナルアナログ入力信号の試料用の最下位ビット（ＬＳ
Ｂs ）を生ずる。該ＬＳＢs に含まれる情報は増加分解
能の提供に用いることができる。しかし、この種の補間
法は、Ａ／Ｄ回路、サンプルホールド回路、ディジタル
ラッチ、加算器／減算器などに対する要求のために複雑
性が加わる。

【０００４】

【本発明の概要】従って、本発明の目的は、公称パルス
繰返し率を増すことなしに改良された分解能をもつ電圧
−周波数変換器を提供することである。本発明によれ
ば、両側波帯抑圧搬送波（ＤＳＢ−ＳＣ）信号を、周波
数符号化信号に変換するための改良された積分電圧−周
波数変換器が提供される。ＤＳＢ−ＳＣ信号はアップ／
ダウン・カウンター復調器を用いて復調され、該復調器
は、ＤＳＢ−ＳＣ信号に対する基準搬送波信号の位相遷
移と同期化して、アップカウントとダウンカウントとの
間を交番的に切換えられる。アップ／ダウン・カウンタ
ーの出力は、ＤＳＢ−ＳＣ信号上に復調される情報を、
ディジタル形式で表わす出力信号を提供する。該変換器
は、積分器、比較器、そして、予め定められた量の電荷
を演算増幅器の反転入力端子に投入することによって積
分器回路を再平衡させる手段を有する。

【０００５】本発明は、基準搬送波信号の位相遷移の直
前に積分器の出力端子において提供される部分ビットア
ナログ信号レベル情報を追従し記憶する手段を有する。
基準搬送波信号はアップ／ダウン・カウンターのカウン
ト方向を変えるために用いられる。部分ビットアナログ
信号情報を捕えるためにアップ／ダウン・カウンターの
カウントを修正するための手段が提供されている。本発
明の一実施例においては、該変換器は、部分ビットアナ
ログ信号レベル情報を累算する手段を包有し、その構成
において、累算手段と修正手段とが更に、信号が反対
で、部分ビットアナログ信号レベルの２倍の大きさを持
つ電荷を、演算増幅器の非反転入力端子に注入する手段
を有している。これは、基準搬送波信号の最初の半周期
から該基準信号の次の半周期へ部分ビットアナログ信号
レベルの効果を、これにより有効に含むように該基準搬
送波信号の位相遷移後直ちに続いて起る。この結果は、
ＤＳＢ−ＳＣ信号がアップ／ダウン・カウンターを用い
て復調されると、部分ビット情報は、アップ／ダウン復
調器に結果として生じた出力カウントに含まれるという
ことである。

【０００６】本発明によれば、修正用の変換器手段は、
部分ビットアナログ信号レベルを２進コードワードに変
換する手段を含む。部分ビットアナログ信号レベルから
形成された多数の２進コードワードをこれによってその
代数和を形成するように代数的に加算する手段が、同様
に提供される。代数和は、アップ／ダウン・カウンター
用修正カウントを形成するのに充分な値を超えるという
ことを検出する手段が提供される。該修正カウントを用
いて該アップ／ダウン・カウンターに増分を与える手段
が提供されている。

【０００７】

【実施例】本発明の実施例については添付図面により説
明する。図１は従来技術に係る電圧−周波数変換回路１
０を示しており、この回路は、作動中の積分器回路とし
て形成される演算増幅器１４用の入力端子において入力
電圧信号Ｖinを受信する。直列入力抵抗器１６は、演算
増幅器の入力端子１２と反転入力端子１８との間に結線
される。積分コンザンサー２０は演算増幅器１４の出力
端子２２と反転入力端子１８との間に結線される。演算
増幅器１４の出力端子２２は比較器２６の入力端子２４
に結線される。比較器の他の入力端子２８は基準電圧に
連結される。積分器の出力信号レベルが接地基準電圧レ
ベルを超えると、比較器２６は、論理回路３４の入力端
子３２に接合される出力端子３０において出力信号を発
する。論理回路３４は、比較器２６からのそれぞれの出
力信号に対する出力端子３６において出力パルスを発す
る。出力パルスの繰返し率は電圧−周波数変換器回路へ
の入力電圧信号の振幅に比例する。比較器２６からの出
力信号のそれぞれに対して、再平衡制御パルス信号が論
理回路３４によって発生され、そして図形的に４０で示
してある電流スイッチを制御するため信号ライン３８上
に配置され、再平衡電源４２を演算増幅器１４の反転入
力端子１８に結線する。再平衡制御パルスのパルス幅
は、例えば１６ｍＨz の周波数をもち、論理回路３４に
対する入力端子４４において提供される基本システム時
計により設定される。再平衡制御パルスのそれぞれは、
再平衡電源４２を演算増幅器１４の反転入力端子１８に
対して、再平衡時計パルスのパルス幅によって決定され
る予め設定された時間間隔だけ結線される。これによ
り、積分器を、次の積分サイクルのための開始点にクリ
ヤするため再平衡電荷を提供する。バイアス電源４６
は、入力電圧信号Ｖinを単極もしくは双極であることを
許容して、演算増幅器１４の入力端子１８に対するバイ
アス電流、あるいはオフセット電流を提供するように結
線される。

【０００８】各種の入力電圧信号が電圧−周波数変換器
によって周波数符号化様式へ変換される。精密測定の用
途では、測定の対象となる因子が何であってもその変動
を表わす信号は、両側波帯抑圧搬送波（ＤＳＢ−ＳＣ）
信号として符号化されることがよくある。図１の電圧−
周波数変換器からの出力信号は復調回路において復調さ
れ、電圧−周波数変換器回路の入力端子にオリジナル状
態で送給された入力電圧信号の再構成異形を提供する。
しかし、オリジナル入力電圧信号は、電圧−周波数変換
器の分解能の能力に限界があることから復調回路におけ
る完全な再構成ができない。

【０００９】図２はＤＳＢ−ＳＣ信号のディジタル復調
用システムを示す。このシステムは、電圧−周波数変換
器の出力パルスをディジタルカウントするためのアップ
−ダウン周波数カウンターを使用する。このシステム
は、G. Richard Newell 及びPradeep Bhardwaj. らによ
って発明され同一譲受人により本発明として譲渡されて
いる、１９８８年１０月１３日、アメリカ特許同時係属
出願の出願番号No. ０７／２５7,５０９、名称：“Digi
tal Demodulator ”（「ディジタル復調器」）に開示さ
れている。

【００１０】図２は、周波数符号化ＤＳＢ−ＳＣ信号を
ディジタル復調するシステム１３０を示す。ベースバン
ド信号は、ＤＳＢ−ＳＣ復調器１３４の入力端子１３２
に連結される。ベースバンド信号は標準的には、例え
ば、ｄｃで、数百ヘルツ（Ｈz)に及ぶ周波数範囲をもつ
アナログ信号であり数ppm 以上の精度を必要とする。例
えば、変調器１３４は、ベースバンドを、基準搬送波周
波数源１３８から信号ライン１３６上に提供された基準
搬送波信号によって線形倍加する平衡変調器である。こ
れにより、変調器１３４の出力端子に連結された信号ラ
イン１４０上に、低レベルのＤＳＢ−ＳＣ出力信号を生
ずる。選択的に言って、ある用途の場合、信号ライン１
４０上の信号と同じＤＳＢ−ＳＣ信号、ならびに信号ラ
イン１３６上に提供される信号と同じ基準搬送波信号と
は外部回路から引き出されて該システムの入力信号とし
て提供される。ライン１４０上のＤＳＢ−ＳＣ信号は、
増幅器１４２内に増幅されそして信号ライン１４４上で
線形帰還増幅器サブシステム１４６に結合される。該増
幅器サブシステム１４６は加算器１４８を有しこの加算
器はその正の入力端子に結合された信号ライン１４４を
有する。該加算器の出力端子は動的整形回路増幅１５０
の入力端子に結合され、この増幅器１５０はＤＳＢ−Ｓ
Ｃ信号を増幅してろ過する。該回路網の出力端子はかく
して、帰還信号ライン１５２上において、加算器１４８
の負の入力端子にフイードバックされその結果整形回路
網増幅器１５０により導入されたあらゆるひずみを取り
去る。このフィードバックはこの増幅とろ過とが線形処
理であることを確実にする。

【００１１】増幅器１５０の出力端子における増幅ずみ
のＤＳＢ−ＳＣ信号はベースバンドアナログ領域に変換
されバックダウンされない。ＤＳＢ−ＳＣ信号は電圧−
周波数変換器１５４の入力端子に交流結合され、該変換
器１５４は、例えば、繰返し率あるいは周波数をもった
直列ディジタルパルスを有し、該周波数はＤＳＢ−ＳＣ
信号の電圧レベルに比例している。電圧−周波数変換器
は交流結合されているので、その入力回路構成は、経時
変化、温度ならびに高エネルギー粒子による放射などに
よりひき起される直流電圧レベルドリフトに敏感ではな
い。交流接合は数ppm 以上の精度を要する用途に対して
好適である。

【００１２】電圧−周波数変換器１５４の出力信号パル
スはアップ／ダウン周波数カウンター１５８の入力信号
端子１５６に送信される。該カウンターは電圧−周波数
変換器からの信号パルスの、ディジタル累算器すなわち
積分器として機能する。各種の周波数がＤＳＢ−ＳＣ信
号の各種の電圧レベルを表わすので、Ｖ／Ｆ（電圧／周
波数）変換器１５４の出力パルス流れは「周波数」様式
内に符号化されたＤＳＢ−ＳＣ信号を表わし、しかもカ
ウンター１５８の出力読み取りは、ディジタルもしくは
２進数としてのＤＳＢ−ＳＣ信号の積分を表わす。

【００１３】基準周波数源１３８からの基準周波数信号
はカウンター１５８のアップ／ダウン制御端子１６０に
送られ、基準周波数信号の極性に依ってカウントの方向
を変更する。アップカウントに対しては、入力周波数は
カウンターの出力全体に加算され；そしてダウンカウン
トに対しては、入力周波数はカウンターの出力全体から
減算される。アップ／ダウン制御端子に送信される基準
周波数信号が、５０％動作周期をもつ方形波であるなら
ば、基準周波数信号は、実際に、正及び負の各カウンタ
ー出力読み取りだけ該カウンター出力読み取りを交番的
に倍加する。このやり方で、その搬送波信号、すなわち
基準周波数信号によりＤＳＢ−ＳＣ信号を倍加すること
が、同期的にＤＳＢ−ＳＣ信号を復調し、オリジナルに
おいて符号化されたベースバンド信号を生ずる。従っ
て、データライン１６２上のアップ／ダウンカウンター
５８の出力は、１ppm の精度をもつベースバンド信号の
積分を表わすディジタルワードである。

【００１４】システムに対する標準的な数値は：ｄｃで
数百ヘルツ（Ｈz)に及ぶ周波数範囲をもつベースバンド
信号と、１０ＫＨz の基準周波数信号と、そして、０か
ら１０ＫＨz までの電圧−周波数最大目盛範囲とであ
る。これらの典型的数値に対しては、ＤＳＢ−ＳＣ出力
信号周波数は１０ＫＨz よりも正負両側にそれぞれ数百
Ｈz の値をとる範囲となることが考えられる、そしてま
た、電圧−周波数変換器からの対応する出力パルスは０
から１０ＭＨz の周波数範囲をもつと考えるべきであ
る。

【００１５】アップ／ダウンカウントのカウント方向
は、抑圧搬送波基準信号の極性変化に同期化して交番的
に切換えられる。例えば、同期化抑圧搬送波基準信号の
交番の正の半サイクル中に、周波数カウンターはアップ
カウントをなし、同期化抑圧搬送波基準信号の交番の負
の半サイクル中に、周波数カウンターはダウンカウント
をする。前に説明したように、該アップ／ダウン・カウ
ンターは、実際に、ＤＳＢ−ＳＣ信号を同期的に復調し
ている。

【００１６】例えば、慣性航法システムなど、ある種の
用途では、電圧−周波数変換器によって導入される量子
化誤差に依り、アップ／ダウン・カウンターのカウント
値の中に受信ができない誤差が累算される可能性があ
る。副搬送波基準信号の正の半サイクルの正しく端末に
対応する時間内に受信される電圧入力信号は、基準電圧
レベルを超えそして出力パルスを発生するために比較器
回路を起動するに充分なレベルにまで達するに充分な振
幅を積分回路によって積分されてもっていない。基準信
号の正の半サイクルの真の端末においてかまたは基準信
号の負の半サイクルの真の端末においてか、何れかに提
供されているこのアナログ入力信号情報は、総合情報と
して、基準信号の次の半サイクルの最初の一部分に搬送
して入れられる。この情報は「部分ビット」情報と呼ば
れ、該部分ビット情報は、部分ビット情報のセンスと反
対なセンスをもつアップ／ダウンカウンター内のカウン
トに該部分ビット情報が貢献するために、ＤＳＢ−ＳＣ
信号が復調された場合、誤差を生ずる。例えば、基準信
号の正の半サイクル中に積分器内に記憶されたアナログ
情報は、アップカウントに貢献しなければならない。同
様に、基準信号の負の半サイクル中に記憶されたアナロ
グ情報は一般に、アップ／ダウン・カウンターのダウン
カウントに貢献しなければならない。部分ビット情報は
積分器に記憶されている情報により基準信号の次の半サ
イクルに対して搬送される。この部分ビット情報は、例
えばアップカウントから誤りで落されると、ダウンカウ
ントを得るのに誤って用いられてしまう。部分ビット情
報の効果は比較的小さいが、このような情報を誤って用
いるために生ずる誤差は累算され、精細な分解能性能に
影響を及ぼす。

【００１７】この種の誤差の影響については１つの実施
例により詳しく述べてある。入力電圧信号は名目上２５
０の出力パルスを生じ５０マイクロセカンドの基準半サ
イクル中にこれを発生すると仮定する。該半サイクル時
間中の最後の出力パルスの発生と同時に生ずる±１パル
スの不確定性は、２５０パルスの１部すなわち、その0.
４％の量子化誤差を生じ、この誤差の大きさは８ビット
コードワードの分解能と大体等価である。この分解能は
所望の１ppm という値からは遙かに小さい。

【００１８】図３はアナログ入力電圧信号を示しており
この信号は１０ｋＨzのサイン波である。１０ｋＨz 基
準副搬送波信号の周期は図の中でＴ１からＴ８によって
示してある。例えば、奇数周期は基準信号の正の位相を
表わし、一方偶数周期は基準信号の負の位相を表わす。
これらのそれぞれの周期において、図２のアップ／ダウ
ン・カウンター１５８は基準信号の位相によって一方向
にあるいは他の方向においてカウントする。図４はアッ
プ／ダウン・カウンター１５８の出力カウントを示す。
このカウントはＮ１からＮ８にわたって示してある。例
えば、奇数カウントはアップカウントであり、一方、偶
数カウントはダウンカウントである。無信号入力に対し
て、すなわちゼロボルト入力のアナログ入力信号に対し
て、図中に示すようにレベル１９９が、アップカウント
Ｎ１′とダウンカウントＮ２′とが共に等しいことを示
している。従って、これら２つのカウントは互いに他を
打ち消す。図３Ａに示すように、入力アナログ信号の場
合においては、周期Ｔ１中の正の入力アナログ電圧は、
アップ／ダウンカウンター１５８にアップカウントＮ１
を生ずる。周期Ｔ２中の入力アナログ電圧の負の位相中
には、アップ／ダウン・カウンター１５８はダウンカウ
ントＮ２を発生する。同様に、アップ／ダウン・カウン
ター１５８は、基準搬送波の正の位相中に、アップカウ
ントＮ３，Ｎ５及びＮ７を発生し、一方、ダウンカウン
トＮ２，Ｎ６及びＮ８は基準搬送波の負の位相中に発生
する。

【００１９】関係式１から４までは本発明に係る改良を
用いた場合及び用いない場合のそれぞれによる、アップ
／ダウン・カウンター１５８が提供するカウント間に存
在する関係を示している。アップカウントからダウンカ
ウントを減算して得られた累算カウントＮは、アップ／
ダウンカウンター１５８によって前方に搬送される。 カウントＮ（搬送する前進誤差なし） ＝（Ｎ１＋Ｎ３＋Ｎ５＋Ｎ７）−（Ｎ２＋Ｎ４＋Ｎ６＋Ｎ８） （１） カウントＮ（理想的状態） ＝（Ｎ１＋△Ｎ１＋Ｎ３＋△Ｎ３＋Ｎ５＋△Ｎ５＋Ｎ７＋△Ｎ７）− （Ｎ２＋△Ｎ２＋Ｎ４＋△Ｎ４＋Ｎ６＋△Ｎ６＋Ｎ８＋△Ｎ８） （２） カウントＮ（部分ビット誤差算入、無修正） ＝（Ｎ１＋Ｎ３＋△Ｎ２＋Ｎ５＋△Ｎ４＋Ｎ７＋△Ｎ６）− （Ｎ２＋△Ｎ１＋Ｎ４＋△Ｎ３＋Ｎ６＋△Ｎ５＋Ｎ８＋△Ｎ７） （３） カウントＮ（部分ビット誤差算入・無修正）−カウントＮ（理想的状態） ＝（△Ｎ０＋２・△Ｎ２＋２・△Ｎ４＋２・△Ｎ６＋△Ｎ８）− （２・△Ｎ１＋２・△Ｎ３＋２・△Ｎ５＋２・△Ｎ７） （４） 式１は搬送する前進誤差が考えられない場合のアップ／
ダウン・カウンター１５８内に累算されたカウントを表
わす。式２は理想状態におけるアップ／ダウンカウンタ
ー１５８のカウント出力を示し、この理想状態において
は、△Ｎ１、△Ｎ３、△Ｎ５及び△Ｎ７で表わされる部
分ビットはアップカウントに対して累算され、この場
合、△Ｎ２、△Ｎ４、△Ｎ６及び△Ｎ８はダウンカウン
トに対して累算される。この状態においては復調プロセ
スにおいては発生する誤差はない筈である。

【００２０】式３は、部分ビット誤差が算入されるが修
正されない場合のアップ／ダウン・カウンター１５８の
出力カウントＮを示す。例えば、△Ｎ２、△Ｎ４及び△
Ｎ６がアップカウントに含まれ、一方△Ｎ１、△Ｎ３、
△Ｎ５及び△Ｎ７がダウンカウントに含まれる。式２に
示す理想的状態と比較すると、部分ビット情報は、誤っ
たカウントシーケンスにある。式４は、理想状態を表わ
す式２が、適正な修正をしなかった場合を表わす式３か
ら減算された場合に得られる誤差項を示す。あるシステ
ムから式４の誤差項を除くには、例えば、２△Ｎ２の項
をカウンターの出力に加算することが必要である。同様
に、△Ｎ１誤差の効果を除くためには、カウント２△Ｎ
１をアップ／ダウン・カウンター１５８から減算するこ
とが必要である。

【００２１】図５は本発明に係る電圧−周波数変換器２
００の一実施例のブロック図である。この電圧−周波数
変換器２００は図２の電圧−周波数変換器と同類であっ
て、図１の変換器に付加物を用いているところが異なっ
ている。変換器２００は活動中の積分器回路として形成
されている演算増幅器２１４に対する入力端子２１２に
おいて入力電圧信号Ｅ_INを受信する。直列入力抵抗器２
１６は演算増幅器２１４の入力端子２１２と反転入力端
子２１８の間に結線される。積分コンデンサー２２０は
演算増幅器２１４の入力端子２２２と反転入力端子２１
８の間に連結される。演算増幅器２１４の出力端子２２
２は比較器２２６の入力端子２２４に結線される。比較
器の他方の入力端子２２８は、例えば基準接地電圧に結
線される。積分器の出力信号レベルが基準電圧レベルを
超えると、該比較器２２４は出力端子２３０から出力信
号を出し、該出力信号は電荷注入カウンター回路２３４
の入力端子２３２に結線される。該電荷注入カウンター
回路２３４は出力端子２３６において、比較器２２６か
らの出力信号のそれぞれに対して出力パルスを提供す
る。端子２３６上の出力パルスの繰返し率は、入力電圧
信号ＥＩＮの振幅に比例している。比較器２２６からの
それぞれの出力パルスに対して、電荷注入カウンター回
路２３４により再平衡パルス信号が発生され、この再平
衡パルス信号は信号ライン２３８に提供され電流スイッ
チ構成を制御し、この電流スイッチ構成は再平衡電源２
４２を演算増幅器２１４の反転入力端子２１８に連結す
る。該電流スイッチ構成は、信号ライン２３８の信号に
よって制御される第１電流スイッチ２４０と、インバー
タ回路２４３により提供される反転制御パルス信号によ
り制御される第２電流スイッチ２４１とを包有して成
る。第２電流スイッチ２４１は電源２４２の出力を接地
電位につなぎスイッチ移動時間中の信号スパイクを除
く。信号ライン２３８の再平衡パルスのパルス幅は電荷
注入カウンター回路２３４により設定され、再平衡電源
２４２を演算増幅器２１４の反転入力端子２１８に対し
て予め設定した周期の時間だけ結線しておく。その結
果、次の積分サイクルのための開始点に対する積分器の
リセットに対して再平衡電荷を提供する。バイアス電源
２４６はオフセット電流を提供するため演算増幅器２１
４の入力端子２１８に結線されて入力信号が単極あるい
は双極となることを許容する。

【００２２】副搬送波基準信号の遷移の直前において積
分コンデンサー２２０に、実際に、記憶されている部分
ビット情報に対する補正をするために、積分回路の出力
端子において提供される部分ビットアナログ信号情報を
追従し記憶する手段が提供されている。部分ビットアナ
ログ信号レベルは基準搬送波信号の位相遷移の直前にお
ける積分器出力信号レベルに対応する。スイッチ２５０
はコンデンサー２５４の１つの端子に連結された共通端
子２３２をもつ。コンデンサー２５４は値２×Ｃをも
つ、ここで、Ｃは積分コンデンサー２２０の値である。
コンデンサー２５４の他の端子は図示のように接地基準
電位につながれる。第１の位置では、スイッチ２５０は
コンデンサー２５４を端子２５６につなぎ、端子２５６
は積分器の出力端子２２２に結線されている。第２の位
置では、スイッチ２５１はコンデンサー２５４を、演算
増幅器２１４の反転入力端子に結線されている端子２５
８につなぐ。スイッチ２５０とスイッチ２４０及び２４
１は本明細書で説明した他のスイッチ類と同様に提供さ
れており、例えばトランジスターあるいはこれと同等の
ものを組込んだアナログスイッチが提供されている。ス
イッチ２５０の姿勢は論理回路２６０により制御され
る。スイッチ２５０が端子２５６に接すると、該スイッ
チは、試料／追従方式にあり、この方式は、積分器回路
の出力上の端子２２２において電圧を試料抽出し追従す
る。スイッチ２５０が端子２５８に接すると、このもの
は電荷回復方式の操作にあって、この場合、試料／追従
方式にあるコンデンサー２５４に記憶されている電荷は
全て積分演算増幅器の反転入力端子２１８に移送され
る。論理回路２６０は端子２６２に、試料−追従／電荷
−回復入力信号を具備している。

【００２３】図６〜８は図５に対するタイミング関係を
示す。アップ／ダウン・カウンター駆動信号は、図６に
示すように、ＤＳＢ−ＳＣ副搬送波基準信号から得られ
る方形波である。例えばこの方形波は周期が１００マイ
クロ秒である。図７は、試料／追従−電荷／回復信号を
示し、該信号は周期が５０マイクロ秒の方形波である。
図５Ｃは参照目的で示したものであって、周期１００マ
イクロ秒で約１０ｋＨz の入力信号を示す。図８はま
た、電圧−周波数変換器は、例えば、０〜８ｍＨz の範
囲にわたる出力周波数を提供する。

【００２４】試料／追従−電荷／回復信号は、アップ／
ダウン・カウンター用のアップ／ダウン制御信号の稜に
より同期的に時間計測される。アップ／ダウン・カウン
ターのカウント方向がアップからダウンに、もしくはダ
ウンからアップに変化した場合は、積分器の出力端子２
２２上の電圧はコンデンサー２５４、すなわち端子２５
６に接しているスイッチ２５０により試料採取される。
コンデンサー２５４の値は、２×Ｃ、すなわちＣの２倍
であるが、実際には、コンデンサー２２０に記憶された
電荷の２倍がコンデンサー２５４に記憶される。アップ
／ダウン制御信号の遷移後、スイッチ２５０が端子２５
２に接し、上記２５２に蓄積された電荷を、アップ／ダ
ウン・カウンターにおける次の遷移の前に、演算増幅器
２１４の反転入力端子２１８の中に注入せしめる。この
注入された電荷は部分ビットアナログ電圧の積分の２倍
を表わす。部分ビットに対する電荷の２倍の大きさをも
つ反対電荷がコンデンサー２２０上に注入される。コン
デンサー２２０に蓄積された電荷の２倍を、部分ビット
のそれぞれに対する演算増幅器２１４の端子２１８の中
へ注入することの長期及ぶ効果は、図２のカウンター１
６０の累算カウントに長期にわたる修正を提供すること
である。

【００２５】従って、１０ｋＨz 基準副搬送波信号のそ
れぞれの遷移後の次の再平衡パルスは、部分ビット情報
に関連する修正電荷の値に依存して、多かれ少なかれ抑
制される。論理回路２６０は、出力端子２６４におい
て、再平衡抑制信号を発生しそして提供するのであっ
て、該再平衡抑制信号は信号ライン２６６に依って電荷
注入カウンター２３４に送信される。このやり方では、
部分ビット情報はアップ／ダウンカウントに誤って寄与
されそして保存される。この情報は基準副搬送波の次の
周期５０マイクロ秒の中へ転進される。その結果、長期
の累積誤差がディジタルカウンター内の累積情報の中に
入り込むのを防ぐことになる。このシステムは、部分ビ
ット情報により再発生された量子化雑音が如何にあって
もこれを相当程度減少させる。保存され搬送される部分
ビット情報はアナログ情報であるから、この情報は極め
て高度な分解能によって再生され移送される。

【００２６】図９は、ディジタル部分ビット修正を提供
するディジタルシステム４００を示す。このシステム
は、入力電圧ＥＩＮを具備する入力端子４０２を有す
る。直列抵抗器４０４は演算増幅器４０８の入力端子４
０２と、反転入力端子４０６との間に連結され、該増幅
器４０８は積分器としての形体をもっている。積分コン
デンサー４１０は反転入力端子４０６と出力端子４１２
との間に結線される。非反転入力端子４１４は接地基準
電位に結線される。演算増幅器４０８の出力端子４１２
は第１比較器回路４１８の入力端子４１６に連結され
る。比較器回路４１８は、端子４１６における入力信号
が基準入力端子４２２において提供される基準レベルを
超える場合、出力端子４２０において出力信号を提供す
る。図５の電荷注入カウンター２３４と同様に、電荷注
入カウンター４２４は、比較器４１８からの出力信号の
それぞれに対する出力端子４２６において、出力パルス
を提供する。端子４２６の出力パルスは信号ライン４２
８上で、オアゲート４３２の入力端子４３０に提供さ
れ、該オアゲートはその出力端子４３４を１２ビットカ
ウンター４３６の入力に結線している。信号ブス４３８
上の１２ビットカウンター４３６からの出力ビットは検
出されたＤＳＢ−ＳＣ信号の大部分の重要なビットを表
わす。カウンター４３６はアップ／ダウンカウンターで
あって、該カウンターの方向は端子４４０に提供される
基準搬送波信号により制御される。第２比較器４５０は
積分器の出力端子４１２に結線された入力端子４５２を
もつ。第２比較器４５０は、信号ライン４５３上の制御
信号を再平衡電源４５４に提供するように働らく。入力
端子４５２上の信号は、演算増幅器４０８の端子４１２
の信号ライン出力の極性に依って双方向性の電流を提供
するように電源４５４に対して提供される。電荷注入カ
ウンター回路４２４かあのライン４５６の信号は１つの
スイッチ構成を制御するのであって、このスイッチ構成
においては、電源４５４が第１スイッチ４５８により演
算増幅器４０８の反転入力端子４０６に連結される。選
択的に言って、スイッチ４６０は電源４５４の出力を接
地電位に結線する。

【００２７】演算増幅器４０８の出力端子４１２は、ま
た信号ライン４７０を介して、試料ならびに保持回路４
７４の端子４７２に結線される。該試料ならびに保持回
路は制御入力端子４７６を含み、該端子４７６は試料な
らびに保持回路を活性化して、適当な時点において部分
ビット情報に対応する積分器電圧から試料採取する。試
料ならびに保持回路４７４の出力信号は信号ライン４７
８により、８ビットアナログ／ディジタル変換器４８２
の入力端子４８０に送信され、該変換器４８２は、部分
ビットアナログ信号情報を、該部分ビットアナログ信号
に対応する２進コードワードに変換する。変換器４８２
の８出力ビットは信号ブス４８４を介してディジタル加
算器回路４８６の適当な入力端子に提供される。加算器
４８６の出力信号はブス４８８上で、８ビットカウンタ
ー４９０の入力端子に提供される。８ビットカウンター
４９０の出力端子はブス４９２上で一時的記憶手段４９
４の入力端子に送信され、記憶手段４９４の出力はブス
４９５上で加算器４８６に対する入力端子の第２セット
に送信される。この構成は、部分ビットアナログ信号の
連続性試料からの部分ビット情報を累算するための累算
器として機能する。８ビットカウンター４９０の出力ビ
ットは復調されたＤＳＢ−ＳＣ信号の最下位ビットを表
わす。８ビットカウンター４９０が桁あふれを起した場
合は、該カウンター４９０は、パルスを、信号ライン４
９４を通ってオアゲート４３２の第２入力端子に提供す
る。その結果、１２ビットカウンター４３６は１だけ増
分を増し、かくして部分ビット情報は、１２ビットカウ
ンターを増すことによって取り入れられる。１２ビット
カウンター４３６の出力ビットは、最も重要なビットを
表わし、しかも最下位ビットを表わす８ビットカウンタ
ー４９０の出力ビットを表わし、そしてこの１２ビット
カウンター４３６の出力ビットは、２０ビット並列／直
列桁送りレジスター４９６の中に組込まれる。該桁送り
レジスター４９６内のビットは復調されたＤＳＢ−ＳＣ
信号をディジタル様式で表わす。これらのビットは、出
力信号ライン４９８を介して直列方式で桁送りレジスタ
ー４９６から読み取り可能である。

【図面の簡単な説明】

【図１】先行技術の電圧−周波数変換器のブロック図で
ある。

【図２】ＤＳＢ−ＳＣ信号の周波数符号化ならびにディ
ジタル復調をするシステムのブロック図である。

【図３】図１の電圧−周波数変換器への入力信号を示す
図である。

【図４】図３の入力信号に対する図１の電圧−周波数変
換器と共に用いられる図２のアップ／ダウン・カウンタ
ー、ＤＳＢ−ＳＣ復調器の出力カウントを示す打点であ
る。

【図５】本発明に係る電圧−周波数変換器の一実施例の
ブロック図である。

【図６】図５の回路に対するタイムチャートを示す図で
ある。

【図７】図５の回路に対するタイムチャートを示す図で
ある。

【図８】図５の回路に対するタイムチャートを示す図で
ある。

【図９】ディジタル補間法を用いる電圧−周波数変換器
の他の実施例のブロック図である。

【符号の説明】

１０ 電圧−周波数変換器回路 １２，１８，２４，２８，３２，４４，１５６ 入力端
子 １４ 演算増幅器 １６ 直列入力抵抗器 ２０ 積分コンデンサー ２２，３０，３６ 出力端子 ２６ 比較器 ３４ 論理回路 ３８ 信号ライン ４２ 再平衡電源 ４６ バイアス電源 １３０ システム １３２，１５６ 入力端子 １３４ 両側波帯抑圧搬送波変調器 １３６，１４０，１４４ 信号ライン １３８ 基準搬送波周波数源 １４２ 増幅器 １４６ 線形帰還増幅器 １４８ 加算器 １５０ 動的整形回路増幅器 １５３ 帰還信号ライン １５４ 電圧−周波数変換器 １５８ アップ／ダウン周波数カウンター １６０ アップ／ダウン制御端子 ２００ 改善された電圧−周波数変換器 ２１２，２１８，２２４，２２８，２３２ 入力端子 ２１４ 演算増幅器 ２１６ 直列入力抵抗器 ２２０ 積分コンデンサー ２２２，２３０ 出力端子 ２２６ 比較器 ２３４ 電荷注入カウンター回路 ２４２ 再平衡電源 ２４０ 第１電流スイッチ ２４１ 第２電流スイッチ ２４３ インバータ回路 ２４６ バイアス電源 ２５０ スイッチ ２５２ 共通端子 ２５４ コンデンサー ２５６，２５８，２６２ 端子 ２６０ 論理回路 ２６４ 出力端子 ２６６，４２６，４５３，４７８ 信号ライン ４００ ディジタルシステム ４０２，４０６，４１４，４１６，４２２，４５２，４
８０ 入力端子 ４０４ 直列抵抗器 ４０８ 演算増幅器 ４１０ 積分コンデンサー ４１２，４２０，４３４ 出力端子 ４１８ 第１比較器回路 ４２４ 電荷注入カウンター ４３２ オアゲート ４３６ １２ビットカウンター ４３８，４８８，４９２，４９５ 信号ブス ４５０ 第２比較器 ４５４ 再平衡電源 ４５８ 第１スイッチ ４７４ 試料及び保持回路 ４８４ ８ビットアナログ／ディジタル変換器 ４９０ ８ビットカウンタ ４９４ 一時的記憶手段 ４８６ 加算器

Claims (16)

【特許請求の範囲】
1. 【請求項１】 ＤＳＢ−ＳＣ（両側波帯抑圧搬送波）入
   力信号を周波数符号化出力信号に変換する電圧−周波数
   変換器において：入力信号を積分する手段と；集積信号
   が予め定めたレベルに達した場合出力パルスを提供する
   ために集積入力信号に対応する手段と；集積信号を出力
   パルスに対応して初期レベルにリセットする手段と；出
   力パルスに対応するアップ／ダウン・カウンターと；Ｄ
   ＳＢ−ＳＣ信号に対する基準搬送波内の位相遷移に対応
   するアップカウント方式とダウン・カウント方式との間
   にアップ／ダウン・カウンターを切換える手段と；基準
   搬送波内の位相遷移時における集積信号のレベルに対応
   する信号を記憶する手段と；集積はされているが遷移発
   生の時点で出力パルスを生ずるのに充分なレベルに到達
   していない信号を捕えるために記憶された信号に従って
   アップ／ダウン・カウンターのカウントを調整する手段
   と；を有することを特徴とする電圧−周波数変換器。
2. 【請求項２】 カウントを調整する手段が、遷移時点に
   おいて集積された信号のレベルによって決められた量に
   より、遷移後に、集積された信号のレベルを減ずる手段
   を含むことを特徴とする請求項１に記載の電圧−周波数
   変換器。
3. 【請求項３】 信号を記憶する手段が、遷移の時点で、
   集積された信号のレベルに対応するディジタル信号を提
   供する手段を含み、さらにカウントを調整する手段がデ
   ィジタル信号をカウントと結合する手段を含むことを特
   徴とする請求項１に記載の電圧−周波数変換器。
4. 【請求項４】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
   力信号に変換するための電圧−周波数変換器において：
   入力信号を積分する積分器と；集積信号が予め定めたレ
   ベルに達した場合出力パルスを提供するために集積入力
   信号に対応する手段と；集積信号を出力パルスに対応し
   て初期レベルにリセットする手段と；出力パルスに対応
   するアップ／ダウン・カウンターと；ＤＳＢ−ＳＣ信号
   に対する基準搬送波内の位相遷移に対応するアップカウ
   ント方式とダウンカウント方式との間に、アップ／ダウ
   ンカウンターを切換える手段と；記憶コンデンサーと；
   基準搬送波内の位相遷移時点における集積信号のレベル
   に対応するコンデンサーの電荷を記憶する手段と；遷移
   時点における集積信号のレベルの２倍に対応する量だけ
   集積信号のレベルを減ずるため積分器に対して遷移後に
   記憶された電荷を適用する手段と；を有することを特徴
   とする電圧−周波数変換器。
5. 【請求項５】 積分器は、演算増幅器と、演算増幅器の
   出力端子と反転入力端子との間に連結された積分コンデ
   ンサとを有し、記憶コンデンサは積分コンデンサのキャ
   パシタンスの２倍に等しいキャパシタンスを有し、さら
   に記憶電荷を積分器に適用する手段が、記憶コンデンサ
   を演算増幅器の反転入力に連結する手段を有することを
   特徴とする請求項４に記載の電圧−周波数変換器。
6. 【請求項６】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
   力信号に変換する電圧−周波数変換器において：入力信
   号を積分する手段と；集積信号が予め定めたレベルに達
   した場合出力パルスを提供するために集積入力信号に対
   応する手段と；集積信号を出力パルスに対応して初期レ
   ベルにリセットする手段と；入力信号に対応する復調信
   号用の最上位ビット情報を含む信号を提供するように出
   力パルスに対応するアップ／ダウンカウンターと；ＤＳ
   Ｂ−ＳＣ信号に対する基準搬送波内の位相遷移に対応す
   るアップカウント方式とダウンカウント方式との間に、
   アップ／ダウン・カウンターを切換える手段と；入力信
   号に対応する復調信号用の最上位ビット情報を含むディ
   ジタル信号を提供するために基準搬送波内の位相遷移の
   時点で集積信号のレベルに対応する手段と；出力信号を
   提供するために最上位ビット情報と最下位ビット情報と
   を含む信号を結合する手段と；を有することを特徴とす
   る電圧−周波数変換器。
7. 【請求項７】 最下位ビット情報を含む信号を提供する
   手段が：基準搬送波内の連続遷移時において集積信号の
   レベルに対応するディジタルワードを提供するアナログ
   ／ディジタル変換器と；連続遷移にディジタルワードを
   同時に加算する手段をもつ累算器と；累算器に桁あふれ
   が生じた場合にアップ／ダウン・カウンター内のカウン
   トを増す手段と；を有することを特徴とする請求項６に
   記載の電圧−周波数変換器。
8. 【請求項８】 出力信号を提供するためビット情報を含
   有する信号を結合する手段が、ビット情報を含有する信
   号が適用される桁送りレジスターと、桁送りレジスター
   からの情報を直列方式で読み取る手段とを有することを
   特徴とする請求項６に記載の電圧−周波数変換器。
9. 【請求項９】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
   力信号に変換する方法において：入力信号を積分し；集
   積入力信号を監視し、集積信号が予め設定したレベルに
   到達すると出力パルスを提供し；集積信号を出力パルス
   に対応して初期レベルにリセットし；出力パルスに対応
   してアップ／ダウン・カウンターを進行させ；アップ／
   ダウン・カウンターを、ＤＳＢ−ＳＣ信号に対する基準
   搬送波内の位相遷移に対応してアップカウント方式とダ
   ウンカウント方式との間を切換え；基準搬送波内の位相
   遷移時における集積信号のレベルに対応する信号を記憶
   し；集積はされているが遷移発生の時点で出力パルスを
   生ずるのに充分なレベルに到達していない信号を捕える
   ために記憶された信号に従ってアップ／ダウン・カウン
   ターのカウントを調整する；ことを特徴とするＤＳＢ−
   ＳＣ入力信号を周波数符号化出力信号に変換する方法。
10. 【請求項１０】 遷移後の集積信号のレベルを遷移時点
    における集積信号のレベルだけ減ずることによってカウ
    ントが調整されることを特徴とする請求項９に記載の方
    法。
11. 【請求項１１】 信号は遷移時点における集積信号のレ
    ベルに対応するディジタル信号を提供することによって
    記憶され、しかもカウントはディジタル信号をカウント
    に結合することによって調整されることを特徴とする請
    求項９に記載の方法。
12. 【請求項１２】 ＤＳＢ−ＳＣ入力信号を周波数符号化
    出力信号に変換する方法において：積分器内の入力信号
    を積分し；集積入力信号を監視し、集積信号が予め設定
    したレベルに到達すると出力パルスを提供し；集積信号
    を出力パルスに対応して初期レベルにリセットし；出力
    パルスに対応してアップ／ダウン・カウンターを進行さ
    せ；アップ／ダウン・カウンターを、ＤＳＢ−ＳＣ信号
    に対する基準搬送波内の位相遷移に対応してアップカウ
    ント方式とダウンカウント方式との間を切換え；基準搬
    送波内の位相遷移時における集積信号のレベルに対応す
    る記憶コンデンサー上の電荷を記憶し；遷移時点におけ
    る集積信号のレベルの２倍に対応する量だけ集積信号の
    レベルを減ずるため積分器に対して遷移後に記憶された
    電荷を適用する；ことを特徴とするＤＳＢ−ＳＣ入力信
    号を周波数符号化出力信号に変換する方法。
13. 【請求項１３】 積分器は，演算増幅器と、演算増幅器
    の出力端子と反転入力端子との間に連結された積分コン
    デンサーとを有し、記憶コンデンサーは積分コンデンサ
    ーのキャパシタンスの２倍に等しいキャパシタンスを有
    し、さらに記憶コンデンサーを演算増幅器の反転入力に
    結線して積分器に記憶させた電荷を有することを特徴と
    する請求項１２に記載の方法。
14. 【請求項１４】 ＤＳＢ−ＳＣ入力信号を周波数符号化
    出力信号に変換する方法において：入力信号を積分し；
    集積入力信号を監視し、集積信号が予め設定したレベル
    に到達すると出力パルスを提供し；集積信号を出力パル
    スに対応して初期レベルにリセットし；入力信号に対応
    する復調信号に対して最上位ビット情報を含む信号を提
    供するため出力パルスをアップ／ダウン・カウンターに
    適用し；アップ／ダウン・カウンターを、ＤＳＢ−ＳＣ
    信号に対する基準搬送波内の位相遷移に対応してアップ
    カウント方式とダウンカウント方式との間を切換え；基
    準搬送波内の位相遷移時点における集積信号のレベル
    を、入力信号に対応する復調信号に対する最下位ビット
    情報を含むディジタル信号に変換し；最上位ビット情報
    及び最下位ビット情報を含有する信号を結合して出力信
    号を提供する；ことを特徴とするＤＳＢ−ＳＣ入力信号
    を周波数符号化出力信号に変換する方法。
15. 【請求項１５】 最下位ビット情報を含む信号が：基準
    搬送波内の連続遷移時において集積信号のレベルに対応
    するディジタルワードを提供し；累算器内の連続遷移に
    対するディジタルワードを累算し；累算器内に桁あふれ
    が生じた場合にアップ／ダウン・カウンター内のカウン
    トを増大することによって提供される；ことを特徴とす
    る請求項１４に記載の方法。
16. 【請求項１６】 ビット情報を含む信号は前記信号を桁
    送りレジスターの入力に適用することによって結合し、
    さらに直列方式で桁送りレジスターから出る情報を読み
    取って出力信号を提供することを特徴とする請求項１４
    に記載の方法。