JPH05122676A - 映像デイジタル伝送装置 - Google Patents
映像デイジタル伝送装置Info
- Publication number
- JPH05122676A JPH05122676A JP28112191A JP28112191A JPH05122676A JP H05122676 A JPH05122676 A JP H05122676A JP 28112191 A JP28112191 A JP 28112191A JP 28112191 A JP28112191 A JP 28112191A JP H05122676 A JPH05122676 A JP H05122676A
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- Japan
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- data
- circuit
- video digital
- bit
- signal
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- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 本発明は映像ディジタル伝送において、ビッ
ト同期制御回路を有する映像ディジタル伝送装置を提供
する。 【構成】 Ｄ型フリップ・フロップ回路１０２、１０３
で、連続する２つの映像ディジタル符号化データを保持
する。ビットずれ検出回路１０４で保持されたデーより
ビットのずれを検出する。前方保護回路１０８で、ビッ
トずれを監視し、ビットずれが生じたときハンティング
回路１０９に信号を出力する。ハンティング回路１０９
では、ビットずれ検出回路１０４の出力に応じてタイミ
ング回路１１０にリセット信号を出力する。 【効果】 映像ディジタル伝送において、１フレーム以
内の短い期間でビット同期の回復を行える。
ト同期制御回路を有する映像ディジタル伝送装置を提供
する。 【構成】 Ｄ型フリップ・フロップ回路１０２、１０３
で、連続する２つの映像ディジタル符号化データを保持
する。ビットずれ検出回路１０４で保持されたデーより
ビットのずれを検出する。前方保護回路１０８で、ビッ
トずれを監視し、ビットずれが生じたときハンティング
回路１０９に信号を出力する。ハンティング回路１０９
では、ビットずれ検出回路１０４の出力に応じてタイミ
ング回路１１０にリセット信号を出力する。 【効果】 映像ディジタル伝送において、１フレーム以
内の短い期間でビット同期の回復を行える。
Description
【０００１】
【産業上の利用分野】本発明は、映像デ−タのディジタ
ル伝送を行う映像ディジタル伝送装置に関する。
ル伝送を行う映像ディジタル伝送装置に関する。
【０００２】
【従来の技術】近年、放送機器間の映像デ−タの伝送
に、ディジタル伝送が用いられている。デジタル伝送
は、ノイズの影響を受けにくく、高品質な伝送を可能と
する。映像デ−タ、特にＨＤＴＶの映像デ−タをディジ
タルで伝送する場合、数Ｇｂｐｓ〜数百Ｍｂｐｓ程度の
高速の伝送を必要とする。しかし、高速のデ−タを電気
信号で伝送する場合、伝送距離に限度がある。そこで数
十メ−トルをこえるスタジオ間や、放送局と中継先での
間では、光ファイバ−による映像デ−タの伝送が行われ
る。
に、ディジタル伝送が用いられている。デジタル伝送
は、ノイズの影響を受けにくく、高品質な伝送を可能と
する。映像デ−タ、特にＨＤＴＶの映像デ−タをディジ
タルで伝送する場合、数Ｇｂｐｓ〜数百Ｍｂｐｓ程度の
高速の伝送を必要とする。しかし、高速のデ−タを電気
信号で伝送する場合、伝送距離に限度がある。そこで数
十メ−トルをこえるスタジオ間や、放送局と中継先での
間では、光ファイバ−による映像デ−タの伝送が行われ
る。
【０００３】光ファイバ−を用いてアナログの映像信号
をディジタル伝送する場合、送信側で輝度信号や色差信
号等のアナログ映像信号を,それぞれＡ／Ｄ変換を行い
パラレルの映像ディジタルデータにしたのち、多重し、
パラレル・シリアル変換を行い、シリアルデ−タで伝送
する。受信側では、その逆の動作をし、元のアナログの
映像信号を出力する。そのため、受信側ではシリアル・
パラレル変換が正しく行われるようにビット同期を取る
必要がある。
をディジタル伝送する場合、送信側で輝度信号や色差信
号等のアナログ映像信号を,それぞれＡ／Ｄ変換を行い
パラレルの映像ディジタルデータにしたのち、多重し、
パラレル・シリアル変換を行い、シリアルデ−タで伝送
する。受信側では、その逆の動作をし、元のアナログの
映像信号を出力する。そのため、受信側ではシリアル・
パラレル変換が正しく行われるようにビット同期を取る
必要がある。
【０００４】映像ディジタル伝送装置では同期をとるた
めに、送信装置で映像ディジタルデータに同期データを
多重し映像ディジタル符号化データとして送信する。受
信装置では、この同期データを検出することにより、同
期をとる。例えば、ＨＤＴＶのスタジオディジタル規格
では、次のような方法でフレームの同期を取る（放送技
術開発協議会規格ＢＴＡ−Ｓ００２参照）。
めに、送信装置で映像ディジタルデータに同期データを
多重し映像ディジタル符号化データとして送信する。受
信装置では、この同期データを検出することにより、同
期をとる。例えば、ＨＤＴＶのスタジオディジタル規格
では、次のような方法でフレームの同期を取る（放送技
術開発協議会規格ＢＴＡ−Ｓ００２参照）。
【０００５】送信装置で、映像ディジタルデータに、
（図２）（ａ）に示されるように、２つの同期データを
決まった周期で多重する。同期データは４ワードで、
（図２）（ｂ）に示すように、３ワードの固定パターン
と、同期データの種類を表す１ワードの可変パターンか
らなる。ビット同期は、この固定パターンを用いて、同
期を確立する。
（図２）（ａ）に示されるように、２つの同期データを
決まった周期で多重する。同期データは４ワードで、
（図２）（ｂ）に示すように、３ワードの固定パターン
と、同期データの種類を表す１ワードの可変パターンか
らなる。ビット同期は、この固定パターンを用いて、同
期を確立する。
【０００６】ビット同期が取れている場合、正しい固定
パターン（図２）（ｂ）が映像ディジタル符号化データ
中に現れる。ここでノイズ等の影響で、シリアル・パラ
レル変換が正しく行われずビット同期がはずれた場合、
映像ディジタル符号化データ中に正しい固定パターンが
現れない。ビットがずれ、固定パターンが検出されない
と、ビット同期制御信号のタイミングを変え、シリアル
・パラレル変換のタイミングを１ビットずらす（ハンテ
ィング）。固定パターンが検出されるまでハンティング
を繰り返す。
パターン（図２）（ｂ）が映像ディジタル符号化データ
中に現れる。ここでノイズ等の影響で、シリアル・パラ
レル変換が正しく行われずビット同期がはずれた場合、
映像ディジタル符号化データ中に正しい固定パターンが
現れない。ビットがずれ、固定パターンが検出されない
と、ビット同期制御信号のタイミングを変え、シリアル
・パラレル変換のタイミングを１ビットずらす（ハンテ
ィング）。固定パターンが検出されるまでハンティング
を繰り返す。
【０００７】（図６）に従来のビット同期制御回路を示
す。図６において、映像ディジタルデータは映像ディジ
タルデータ入力端子６０１から入力される。同期データ
検出回路６０２では、固定パターンを検出する。固定パ
ターンが検出されない場合、同期データ検出回路６０２
はタイミング回路６０３に信号を出力する。シリアル・
パラレル変換回路を制御するタイミング回路６０３は、
この信号を入力すると、シリアル・パラレル変換のタイ
ミングを１ビットずらすようにする（東海大学出版会
ディジタル通信技術 P.７６）。
す。図６において、映像ディジタルデータは映像ディジ
タルデータ入力端子６０１から入力される。同期データ
検出回路６０２では、固定パターンを検出する。固定パ
ターンが検出されない場合、同期データ検出回路６０２
はタイミング回路６０３に信号を出力する。シリアル・
パラレル変換回路を制御するタイミング回路６０３は、
この信号を入力すると、シリアル・パラレル変換のタイ
ミングを１ビットずらすようにする（東海大学出版会
ディジタル通信技術 P.７６）。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、同期データが多重されている周期でしか、
ビット同期のずれが検出できない。そのため映像ディジ
タル符号化データのように、同期データの間に大量のデ
ータが有る場合、ビット同期がはずれ回復するまでに、
多くのデータが受信装置で正しく受信されないという問
題点を有する。
の構成では、同期データが多重されている周期でしか、
ビット同期のずれが検出できない。そのため映像ディジ
タル符号化データのように、同期データの間に大量のデ
ータが有る場合、ビット同期がはずれ回復するまでに、
多くのデータが受信装置で正しく受信されないという問
題点を有する。
【０００９】本発明は上記従来の問題点を解決するもの
で、ビット同期はずれが発生したとき、１フレーム以内
の短い期間でビット同期が回復する映像ディジタル受信
装置と、送信側にこの映像ディジタル伝送装置を用いた
映像ディジタル伝送装置を提供することを目的とする。
で、ビット同期はずれが発生したとき、１フレーム以内
の短い期間でビット同期が回復する映像ディジタル受信
装置と、送信側にこの映像ディジタル伝送装置を用いた
映像ディジタル伝送装置を提供することを目的とする。
【００１０】
【課題を解決しようとする手段】本発明の映像ディジタ
ル伝送装置は、映像ディジタルデータに誤り検出符号を
付加したシリアルの映像ディジタル符号化データを受信
する受信回路と、ビット同期制御信号により受信した前
記シリアルの映像ディジタル符号化データをパラレルの
映像ディジタル符号化データに変換するシリアル・パラ
レル変換回路と、フレーム同期制御信号により前記パラ
レルの映像ディジタル符号化データから同期データと誤
り検出符号とを分離する復号化回路と、ビット同期情報
信号と前記同期データより前記フレーム同期制御信号を
出力するフレーム同期制御回路と、前記パラレルの映像
ディジタ符号化データより誤り検出符号を演算すること
により前記ビット同期制御信号と前記ビット同期情報信
号とを出力するビット同期制御回路とを有する構成であ
る。
ル伝送装置は、映像ディジタルデータに誤り検出符号を
付加したシリアルの映像ディジタル符号化データを受信
する受信回路と、ビット同期制御信号により受信した前
記シリアルの映像ディジタル符号化データをパラレルの
映像ディジタル符号化データに変換するシリアル・パラ
レル変換回路と、フレーム同期制御信号により前記パラ
レルの映像ディジタル符号化データから同期データと誤
り検出符号とを分離する復号化回路と、ビット同期情報
信号と前記同期データより前記フレーム同期制御信号を
出力するフレーム同期制御回路と、前記パラレルの映像
ディジタ符号化データより誤り検出符号を演算すること
により前記ビット同期制御信号と前記ビット同期情報信
号とを出力するビット同期制御回路とを有する構成であ
る。
【００１１】
【作用】この構成により、受信回路でシリアルデータを
受信し、シリアル・パラレル変換回路でシリアルのデー
タをパラレルのデータに変換し、復号化回路で誤り検出
符号と同期データとを分離する。またビット同期制御回
路でシリアル・パラレル変換回路を制御し、フレーム同
期制御回路で復号化回路を制御する。
受信し、シリアル・パラレル変換回路でシリアルのデー
タをパラレルのデータに変換し、復号化回路で誤り検出
符号と同期データとを分離する。またビット同期制御回
路でシリアル・パラレル変換回路を制御し、フレーム同
期制御回路で復号化回路を制御する。
【００１２】
【実施例】以下本発明の一実施例を図面を参照しながら
説明する。
説明する。
【００１３】ここでは、映像信号として、ＨＤＴＶの映
像信号を用い、２つの映像ディジタルデータの、輝度信
号（Ｙデ−タ）、色差信号（Ｐｂデ−タとＰｒデ−タ）
を送信装置にパラレルで入力し、受信装置よりパラレル
で出力する。映像ディジタルデータのフォーマットは、
放送技術開発協議会規格ＢＴＡーＳ００２に合致するも
のとする。Ｙデ−タのサンプリング周波数は、Ｐｂ、Ｐ
ｒデ−タの２倍とする。また、量子化のビット数はそれ
ぞれ１０ビットで、これを１ワ−ドとする。
像信号を用い、２つの映像ディジタルデータの、輝度信
号（Ｙデ−タ）、色差信号（Ｐｂデ−タとＰｒデ−タ）
を送信装置にパラレルで入力し、受信装置よりパラレル
で出力する。映像ディジタルデータのフォーマットは、
放送技術開発協議会規格ＢＴＡーＳ００２に合致するも
のとする。Ｙデ−タのサンプリング周波数は、Ｐｂ、Ｐ
ｒデ−タの２倍とする。また、量子化のビット数はそれ
ぞれ１０ビットで、これを１ワ−ドとする。
【００１４】（図３）に本発明の一実施例の映像ディジ
タル送信装置の構成を示す。入力端子３０１から入力さ
れたＹデ−タは、遅延回路３０４で遅延させることによ
り、Ｐｂ、Ｐｒデ−タと位相が合わせられる。多重回路
３０５で、入力端子３０２、３０３から入力されたＰｂ
デ−タとＰｒデ−タとを多重し、Ｐｂ／Ｐｒデ−タを出
力する。ＹデータとＰｂ/Ｐｒデータは、それぞれ、符
号化回路３０９、３１０で、符号化される。この符号化
回路では、まず、同期デ−タ多重回路３０６で、映像デ
ィジタルデ−タに同期デ−タを多重し、パリティ演算回
路３０７で映像デ−タのパリティを演算し、パリティ付
加回路３０８でパリティビットとして映像デ−タに付加
する。映像データ多重回路３１１で、符号化された２つ
のデ−タを多重し、パラレル・シリアル変換回路３１２
で、シリアルデ−タに変換する。送信回路３１３でシリ
アルデ−タは伝送路３１４に出力される。
タル送信装置の構成を示す。入力端子３０１から入力さ
れたＹデ−タは、遅延回路３０４で遅延させることによ
り、Ｐｂ、Ｐｒデ−タと位相が合わせられる。多重回路
３０５で、入力端子３０２、３０３から入力されたＰｂ
デ−タとＰｒデ−タとを多重し、Ｐｂ／Ｐｒデ−タを出
力する。ＹデータとＰｂ/Ｐｒデータは、それぞれ、符
号化回路３０９、３１０で、符号化される。この符号化
回路では、まず、同期デ−タ多重回路３０６で、映像デ
ィジタルデ−タに同期デ−タを多重し、パリティ演算回
路３０７で映像デ−タのパリティを演算し、パリティ付
加回路３０８でパリティビットとして映像デ−タに付加
する。映像データ多重回路３１１で、符号化された２つ
のデ−タを多重し、パラレル・シリアル変換回路３１２
で、シリアルデ−タに変換する。送信回路３１３でシリ
アルデ−タは伝送路３１４に出力される。
【００１５】（図４）に映像ディジタル受信装置を示
す。伝送路４０１より入力されたシリアルデ−タは、受
信回路４０２で受信され、シリアル・パラレル変換回路
４０３でパラレルデ−タに変換される。映像データ多重
分離回路４０４でパラレルデ−タは符号化されたＹデ−
タとＰｂ／Ｐｒデ−タに分離される。この２つのデ−タ
は、それぞれ、復号化回路４０７、４１０で、誤り検出
符号と同期データとに分離し復号され、出力端子４１
４、４１５からＹデータ、パリティが出力される。多重
分離回路４１１でＰｂ／Ｐｒデ−タはＰｂデ−タとＰｒ
デ−タに分離され、出力端子４１６、４１７から出力さ
れ、出力端子４１８からパリティが出力される。
す。伝送路４０１より入力されたシリアルデ−タは、受
信回路４０２で受信され、シリアル・パラレル変換回路
４０３でパラレルデ−タに変換される。映像データ多重
分離回路４０４でパラレルデ−タは符号化されたＹデ−
タとＰｂ／Ｐｒデ−タに分離される。この２つのデ−タ
は、それぞれ、復号化回路４０７、４１０で、誤り検出
符号と同期データとに分離し復号され、出力端子４１
４、４１５からＹデータ、パリティが出力される。多重
分離回路４１１でＰｂ／Ｐｒデ−タはＰｂデ−タとＰｒ
デ−タに分離され、出力端子４１６、４１７から出力さ
れ、出力端子４１８からパリティが出力される。
【００１６】フレーム同期制御回路４１３では，パリテ
ィ分離回路４０５、４０８で分離された映像ディジタル
データに多重されている同期データとビット同期情報信
号より同期を取り、映像データ多重分離回路４０４と同
期データ多重分離回路４０６、４０９に、チャンネル同
期制御信号とフレーム同期制御信号を出力し制御する。
ィ分離回路４０５、４０８で分離された映像ディジタル
データに多重されている同期データとビット同期情報信
号より同期を取り、映像データ多重分離回路４０４と同
期データ多重分離回路４０６、４０９に、チャンネル同
期制御信号とフレーム同期制御信号を出力し制御する。
【００１７】ビット同期制御回路４１２はビット同期制
御信号出力し、シリアル・パラレル変換回路４０３のタ
イミングを制御する。フレーム同期制御回路４１３にビ
ット同期情報信号を出力する。
御信号出力し、シリアル・パラレル変換回路４０３のタ
イミングを制御する。フレーム同期制御回路４１３にビ
ット同期情報信号を出力する。
【００１８】ビット同期制御回路を説明する。（図５）
に映像ディジタル符号化デ−タを示す。（図５）（ａ）
は、送信装置から送られる映像ディジタル符号化デ−タ
を示したものである。Ｄ9n〜Ｄ0n、Ｄ9n+1〜Ｄ0n+1は、
それぞれ、ｎ番目、ｎ＋１番目の１ワ−ドの映像ディジ
タルデ−タ、Ｐn，Ｐn+1は、それぞれｎ番目、ｎ＋１番
目の映像ディジタルデ−タより演算した奇数パリティで
ある。受信装置で、ビット同期がとれているとき、映像
ディジタル符号化デ−タは（図５）（ａ）の形に、シリ
アル・パラレル変換される。ここで、１０ビット目のデ
ータをｍｓｂ，０ビット目のデータをｌｓｂとする。こ
の時は、ｎ番目の１０ビット目のデータ（Ｄ9n）から１
ビット目のデータ（Ｄ0n）までの奇数パリティを演算
し、ｎ番目の０ビット目のデータ（Ｐn）と比較すると
一致する（０ビットずれ検出）。
に映像ディジタル符号化デ−タを示す。（図５）（ａ）
は、送信装置から送られる映像ディジタル符号化デ−タ
を示したものである。Ｄ9n〜Ｄ0n、Ｄ9n+1〜Ｄ0n+1は、
それぞれ、ｎ番目、ｎ＋１番目の１ワ−ドの映像ディジ
タルデ−タ、Ｐn，Ｐn+1は、それぞれｎ番目、ｎ＋１番
目の映像ディジタルデ−タより演算した奇数パリティで
ある。受信装置で、ビット同期がとれているとき、映像
ディジタル符号化デ−タは（図５）（ａ）の形に、シリ
アル・パラレル変換される。ここで、１０ビット目のデ
ータをｍｓｂ，０ビット目のデータをｌｓｂとする。こ
の時は、ｎ番目の１０ビット目のデータ（Ｄ9n）から１
ビット目のデータ（Ｄ0n）までの奇数パリティを演算
し、ｎ番目の０ビット目のデータ（Ｐn）と比較すると
一致する（０ビットずれ検出）。
【００１９】しかし、ビット同期が外れると、映像ディ
ジタル符号化データの位置がずれる。（図５）（ｂ）に
５ビットずれて、シリアル・パラレル変換されたときの
映像ディジタル符号化デ−タを示す。この時は、ｎ番目
の５ビット目のデータ（Ｄ9n）から０ビット目のデータ
（Ｄ4n）とｎ＋１番目の１０ビット目のデータ（Ｄ3n）
から７ビット目のデータ（Ｄ0n）までの奇数パリティを
演算し、ｎ＋１番目の６ビット目のデータ（Ｐn）と比
較すると一致する（５ビットずれ検出）。このようにし
てビットずれを検出することができる（図１）にビット
同期制御回路を示す。図１において、映像ディジタル符
号化データが入力端子から入力され、Ｄ型フリップ・フ
ロップ回路１０３にｎ番目の映像ディジタル符号化デ−
タが、Ｄ型フリップ・フロップ回路１０２にｎ＋１番目
の映像ディジタル符号化デ−タが保持される。ビットず
れ検出回路１０４で、ｎ番目とｎ＋１番目の映像ディジ
タル符号化デ−タよりビットのずれを検出する。０ビッ
トずれ検出回路〜１０ビット検出回路１０５、１０６、
１０７では、それぞれのビットずれを検出する。例え
ば、１ビットずれていれば、１ビットずれ検出回路１０
６より一致信号が出力される。
ジタル符号化データの位置がずれる。（図５）（ｂ）に
５ビットずれて、シリアル・パラレル変換されたときの
映像ディジタル符号化デ−タを示す。この時は、ｎ番目
の５ビット目のデータ（Ｄ9n）から０ビット目のデータ
（Ｄ4n）とｎ＋１番目の１０ビット目のデータ（Ｄ3n）
から７ビット目のデータ（Ｄ0n）までの奇数パリティを
演算し、ｎ＋１番目の６ビット目のデータ（Ｐn）と比
較すると一致する（５ビットずれ検出）。このようにし
てビットずれを検出することができる（図１）にビット
同期制御回路を示す。図１において、映像ディジタル符
号化データが入力端子から入力され、Ｄ型フリップ・フ
ロップ回路１０３にｎ番目の映像ディジタル符号化デ−
タが、Ｄ型フリップ・フロップ回路１０２にｎ＋１番目
の映像ディジタル符号化デ−タが保持される。ビットず
れ検出回路１０４で、ｎ番目とｎ＋１番目の映像ディジ
タル符号化デ−タよりビットのずれを検出する。０ビッ
トずれ検出回路〜１０ビット検出回路１０５、１０６、
１０７では、それぞれのビットずれを検出する。例え
ば、１ビットずれていれば、１ビットずれ検出回路１０
６より一致信号が出力される。
【００２０】前方保護回路１０８は、０ビットずれ検出
回路１０５より、連続で、一致信号を決められた回数
（前方保護段数）以上入力されない場合、ビット同期が
はずれたと判断し、ハンティング信号を出力する。ハン
ティング回路１０９は、ハンティング信号を入力する
と、０ビットずれ検出回路〜１０ビット検出回路１０
５、１０６、１０７の一致信号を監視する。そして、あ
るビットずれ検出回路、例えば１ビットずれ検出回路１
０６より、連続で、決められた回数（後方保護段数）一
致信号を入力すると、１ビットずれが回復するようにタ
イミング回路１１０にリセット信号を出力する。これに
よりビット同期が回復する。
回路１０５より、連続で、一致信号を決められた回数
（前方保護段数）以上入力されない場合、ビット同期が
はずれたと判断し、ハンティング信号を出力する。ハン
ティング回路１０９は、ハンティング信号を入力する
と、０ビットずれ検出回路〜１０ビット検出回路１０
５、１０６、１０７の一致信号を監視する。そして、あ
るビットずれ検出回路、例えば１ビットずれ検出回路１
０６より、連続で、決められた回数（後方保護段数）一
致信号を入力すると、１ビットずれが回復するようにタ
イミング回路１１０にリセット信号を出力する。これに
よりビット同期が回復する。
【００２１】なお、本実施例は、１０ビットの映像ディ
ジタルデ−タについて説明したが、８ビットの映像ディ
ジタルデ−タでも同様の効果を有する。また誤り検出符
号として奇数パリティを用いたが、他の誤り検出符号で
も同様の効果を有する。
ジタルデ−タについて説明したが、８ビットの映像ディ
ジタルデ−タでも同様の効果を有する。また誤り検出符
号として奇数パリティを用いたが、他の誤り検出符号で
も同様の効果を有する。
【００２２】
【発明の効果】以上説明したように本発明によれば、受
信回路で受信したシリアルの映像ディジタル符号化デー
タをシリアル・パラレル変換回路でパラレルの映像ディ
ジタル符号化データにし、ビット同期制御回路で、１ワ
ードごとに誤り検出デ−タにより、ビット同期を監視
し、シリアル・パラレル変換回路を制御することによ
り、１フレーム以内の短い期間で同期を回復する。
信回路で受信したシリアルの映像ディジタル符号化デー
タをシリアル・パラレル変換回路でパラレルの映像ディ
ジタル符号化データにし、ビット同期制御回路で、１ワ
ードごとに誤り検出デ−タにより、ビット同期を監視
し、シリアル・パラレル変換回路を制御することによ
り、１フレーム以内の短い期間で同期を回復する。
【図１】本発明の一実施例のビット同期制御回路を示す
ブロック図
ブロック図
【図２】（a）同期データを多重した映像ディジタルデ
ータを示す図 （b）同期データを示す図
ータを示す図 （b）同期データを示す図
【図３】本発明の一実施例の映像ディジタル送信装置を
示すブロック図
示すブロック図
【図４】本発明の一実施例の映像ディジタル受信装置を
示すブロック図
示すブロック図
【図５】（a）映像ディジタル符号化データを示す図 （b）５ビットずれが生じた映像ディジタル符号化デー
タを示す図
タを示す図
【図６】従来のビット同期制御回路を示すブロック図
１０２ Ｄ型フリップ・フロップ回路 １０３ Ｄ型フリップ・フロップ回路 １０４ ビットずれ検出回路 １０５ ０ビットずれ検出回路 １０６ １ビットずれ検出回路 １０７ １０ビットずれ検出回路 １０８ 前方保護回路 １０９ ハンティング回路 １１０ タイミング回路 ３０６ 同期データ多重回路 ３０７ パリティ演算回路 ３０８ パリティ付加回路 ３０９ 符号化回路 ３１０ 符号化回路 ３１２ パラレル・シリアル変換回路 ３１４ 送信回路 ４０２ 受信回路 ４０３ シリアル・パラレル変換回路 ４０５ パリティ分離回路 ４０６ 同期データ多重分離回路 ４０７ 復号化回路 ４０８ パリティ分離回路 ４０９ 同期データ多重分離回路 ４１０ 復号化回路 ４１２ ビット同期制御回路 ４１３ フレーム同期制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内村 潔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 映像ディジタルデータに誤り検出符号を
付加したシリアルの映像ディジタル符号化データを受信
する受信回路と、ビット同期制御信号により受信した前
記シリアルの映像ディジタル符号化データをパラレルの
映像ディジタル符号化データに変換するシリアル・パラ
レル変換回路と、フレーム同期制御信号により前記パラ
レルの映像ディジタル符号化データから同期データと誤
り検出符号とを分離する復号化回路と、ビット同期情報
信号と前記同期データより前記フレーム同期制御信号を
出力するフレーム同期制御回路と、前記パラレルの映像
ディジタル符号化データより誤り検出符号を演算するこ
とにより前記ビット同期制御信号と前記ビット同期情報
信号とを出力するビット同期制御回路とを具備すること
を特徴とする映像ディジタル受信装置。 - 【請求項２】 ビット同期制御回路は、ｎ番目の映像デ
ィジタル符号化デ−タとｎ＋１番目の映像ディジタル符
号化デ−タを保持する２つのＤ型フリップ・フロップ回
路と、ｎ番目とｎ＋１番目の映像ディジタル符号化デ−
タより０ビットからｍビットのずれをそれぞれ検出し、
ビットずれがない場合一致信号を出力するビットずれ検
出回路と、前記ビットずれ検出回路より、連続で、一致
信号を決められた回数以上入力しない場合、ビット同期
がはずれたと判断し、ハンティング信号を出力する前方
保護回路と、前記ハンティング信号を入力すると、前記
ビットずれ検出回路の一致信号を監視し、連続で決めら
れた回数一致信号を入力すると、リセット信号を出力す
るハンティング回路と、前記リセット信号を入力すると
ビットずれが回復するようにタイミングを調整するタイ
ミング回路とを有する請求項１記載の映像ディジタル受
信装置。 - 【請求項３】 映像ディジタルデータに同期データを多
重する同期データ多重手段と、前記同期データ多重手段
の出力データより誤り検出符号を演算する誤り検出符号
演算手段と、前記同期データ多重手段の出力データに前
記誤り検出符号を付加し映像ディジタル符号化データを
出力する誤り検出符号付加手段とを有する符号化回路
と、前記映像ディジタル符号化データをシリアルの映像
ディジタル符号化データに変換するパラレル・シリアル
変換回路と、前記シリアルの映像ディジタル符号化デー
タを伝送路に出力する送信回路とを具備する映像ディジ
タル送信装置と、 映像ディジタルデータに誤り検出符号を付加したシリア
ルの映像ディジタル符号化データを受信する受信回路
と、ビット同期制御信号により受信した前記シリアルの
映像ディジタル符号化データをパラレルの映像ディジタ
ル符号化データに変換するシリアル・パラレル変換回路
と、フレーム同期制御信号により前記パラレルの映像デ
ィジタル符号化データから同期データと誤り検出符号と
を分離する復号化回路と、ビット同期情報信号と前記同
期データより前記フレーム同期制御信号を出力するフレ
ーム同期制御回路と、前記パラレルの映像ディジタ符号
化データより誤り検出符号を演算することにより前記ビ
ット同期制御信号と前記ビット同期情報信号とを出力す
るビット同期制御回路とを具備する映像ディジタル受信
装置とを備えたことを特徴とする映像ディジタル伝送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112191A JPH05122676A (ja) | 1991-10-28 | 1991-10-28 | 映像デイジタル伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112191A JPH05122676A (ja) | 1991-10-28 | 1991-10-28 | 映像デイジタル伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122676A true JPH05122676A (ja) | 1993-05-18 |
Family
ID=17634656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28112191A Pending JPH05122676A (ja) | 1991-10-28 | 1991-10-28 | 映像デイジタル伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089371A (ja) * | 1994-02-28 | 1996-01-12 | Korea Telecommun | 並列処理パターンマッチングを用いた可変長さ符号の高速再同期方法 |
-
1991
- 1991-10-28 JP JP28112191A patent/JPH05122676A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH089371A (ja) * | 1994-02-28 | 1996-01-12 | Korea Telecommun | 並列処理パターンマッチングを用いた可変長さ符号の高速再同期方法 |
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