JPH05128048A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05128048A JPH05128048A JP28804891A JP28804891A JPH05128048A JP H05128048 A JPH05128048 A JP H05128048A JP 28804891 A JP28804891 A JP 28804891A JP 28804891 A JP28804891 A JP 28804891A JP H05128048 A JPH05128048 A JP H05128048A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 32
- 230000010365 information processing Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 ダイレクトメモリアクセスによるデータの連
続転送のとき、バスの占有率をよくする。 【構成】 バスサイズがデータバス４より大きいバス２
にダイレクトメモリアクセス転送による連続したアドレ
スのメモリリードを行ったとき、メモリ７から読み出さ
れたバス２からのデータをデータレジスタ１３に、また
そのアドレスをアドレスレジスタ１４に保持し、データ
転送のたびに、アドレスがデータレジスタ１３に保持さ
れている範囲のものであれば、データレジスタ１３に保
持されているデータをバス変換レジスタ１５でデータバ
ス４のバスサイズに変換してデータバス４に出力する。
続転送のとき、バスの占有率をよくする。 【構成】 バスサイズがデータバス４より大きいバス２
にダイレクトメモリアクセス転送による連続したアドレ
スのメモリリードを行ったとき、メモリ７から読み出さ
れたバス２からのデータをデータレジスタ１３に、また
そのアドレスをアドレスレジスタ１４に保持し、データ
転送のたびに、アドレスがデータレジスタ１３に保持さ
れている範囲のものであれば、データレジスタ１３に保
持されているデータをバス変換レジスタ１５でデータバ
ス４のバスサイズに変換してデータバス４に出力する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にサイズが異なり転送能力も異なる２つのバスを持つ装
置におけるデータ転送方式に関する。
にサイズが異なり転送能力も異なる２つのバスを持つ装
置におけるデータ転送方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置におけるデ
ータ転送方式は、一例を図５に示すように、バスサイズ
が小さくデータの転送はシングル転送のみが可能なバス
１に接続されたＩ／Ｏボード５1 、５2 、…、５n から
バスサイズがバス１より大きくデータの連続転送が可能
なバス２に接続されているメモリ７へリードアクセスす
るには、データ転送するごとにバス１をアクセスしてバ
ス使用権を獲得してアドレスを出力し、バス変換機能２
６で受けたアドレスをバス２の規格に変換し、バス２を
アクセスしバス使用権を獲得して変換したアドレスをメ
モリ７へ出力し、メモリ７より読み出したデータをバス
変換機能２６内のデータレジスタ（不図示）に一度保持
してからバス１のサイズに合う必要なデータだけを取り
出してバス１のデータバス４に出力し、これをＩ／Ｏボ
ード５1 、５2 、…、５n が取り込んでいた。
ータ転送方式は、一例を図５に示すように、バスサイズ
が小さくデータの転送はシングル転送のみが可能なバス
１に接続されたＩ／Ｏボード５1 、５2 、…、５n から
バスサイズがバス１より大きくデータの連続転送が可能
なバス２に接続されているメモリ７へリードアクセスす
るには、データ転送するごとにバス１をアクセスしてバ
ス使用権を獲得してアドレスを出力し、バス変換機能２
６で受けたアドレスをバス２の規格に変換し、バス２を
アクセスしバス使用権を獲得して変換したアドレスをメ
モリ７へ出力し、メモリ７より読み出したデータをバス
変換機能２６内のデータレジスタ（不図示）に一度保持
してからバス１のサイズに合う必要なデータだけを取り
出してバス１のデータバス４に出力し、これをＩ／Ｏボ
ード５1 、５2 、…、５n が取り込んでいた。
【０００３】
【発明が解決しようとする課題】上述した従来のデータ
転送方式では、バス１に接続されたＩ／Ｏボード５1 、
５2 、…、５n がメモリリードするたびに、バス１とバ
ス２をアクセスしてメモリ７より受けたデータをバス変
換機能２６で必要なデータだけ取り出しバス１のデータ
バス４のサイズに変換しているため、ダイレクトメモリ
アクセス（以後ＤＭＡと称する）による連続したアドレ
スのデータ転送の場合、例えばバス２がバス１の２倍の
サイズであれば、バス変換機能２６では図６（ａ）に示
すように、最初にバス１のデータバス４のバスサイズに
見合うバス２の１／２に当る下位バイト２７をバス変換
レジスタ２９に送ってバス１のデータバス４に出力し、
バス１のアドレスバス３が次の連続したアドレスを出力
するとバス２では同じアドレスのデータを再度読み出し
て今度は図６（ｂ）に示すように、バス１のデータバス
４のバスサイズに見合うバス２の１／２に当る上位バイ
ト２８をバス変換レジスタ２９に送ってバス１のデータ
バス４に出力する。このため、バス２を占有する割合が
多くなり、さらに、バス２はデータの連続転送が可能で
あるにも拘らずバス１のデータバス４はシングル転送し
かできないため、バス２もシングル転送しかできないの
で転送効率が悪いという欠点がある。
転送方式では、バス１に接続されたＩ／Ｏボード５1 、
５2 、…、５n がメモリリードするたびに、バス１とバ
ス２をアクセスしてメモリ７より受けたデータをバス変
換機能２６で必要なデータだけ取り出しバス１のデータ
バス４のサイズに変換しているため、ダイレクトメモリ
アクセス（以後ＤＭＡと称する）による連続したアドレ
スのデータ転送の場合、例えばバス２がバス１の２倍の
サイズであれば、バス変換機能２６では図６（ａ）に示
すように、最初にバス１のデータバス４のバスサイズに
見合うバス２の１／２に当る下位バイト２７をバス変換
レジスタ２９に送ってバス１のデータバス４に出力し、
バス１のアドレスバス３が次の連続したアドレスを出力
するとバス２では同じアドレスのデータを再度読み出し
て今度は図６（ｂ）に示すように、バス１のデータバス
４のバスサイズに見合うバス２の１／２に当る上位バイ
ト２８をバス変換レジスタ２９に送ってバス１のデータ
バス４に出力する。このため、バス２を占有する割合が
多くなり、さらに、バス２はデータの連続転送が可能で
あるにも拘らずバス１のデータバス４はシングル転送し
かできないため、バス２もシングル転送しかできないの
で転送効率が悪いという欠点がある。
【０００４】本発明の目的は、データの転送がシングル
転送のみ可能な第１のバスに接続されたＩ／Ｏボードか
らデータの連続転送が可能で第１のバスよりもバスサイ
ズの大きい第２のバスに接続されたメモリにＤＭＡによ
りリードアクセスしてデータを連続転送する場合、メモ
リが接続されたバスの占有率を大きくせず効率よくデー
タ転送が行なえる情報処理装置を提供することである。
転送のみ可能な第１のバスに接続されたＩ／Ｏボードか
らデータの連続転送が可能で第１のバスよりもバスサイ
ズの大きい第２のバスに接続されたメモリにＤＭＡによ
りリードアクセスしてデータを連続転送する場合、メモ
リが接続されたバスの占有率を大きくせず効率よくデー
タ転送が行なえる情報処理装置を提供することである。
【０００５】
【課題を解決するための手段】本発明の情報処理装置
は、バス変換機能は、Ｉ／Ｏボードがメモリリードアク
セスしようとしたときのアドレスを保持するアドレスレ
ジスタと、データレジスタに格納されたデータのバスサ
イズを第１のバスのバスサイズに変換するバス変換レジ
スタと、前記Ｉ／Ｏボードが第１のバスを通してダイレ
クトメモリアクセスによる前記メモリへのメモリリード
をしようとしたとき、前記Ｉ／Ｏボードからのアドレス
を前記アドレスレジスタに格納されているアドレスと比
較し、前記データレジスタに格納されている範囲外のア
ドレスであれば該アドレスを第２のバスの規格に合わせ
て前記メモリにリードアクセスして連続転送を行ない、
メモリから読み出したデータを前記データレジスタへ格
納するとともに前記アドレスレジスタの内容をアクセス
したアドレスに更新し、次に前記Ｉ／Ｏボードからメモ
リリードアクセスを受けたとき、第１のバスを通して送
られてきたアドレスと前記アドレスレジスタに格納され
ているアドレスを比較して、データレジスタに格納され
ている範囲内のアドレスであれば、前記データレジスタ
から該当するアドレスのデータをセレクトして前記バス
変換レジスタにより第１のバスのバスサイズにサイズを
変換してＩ／Ｏボード側に送出し、かつ第２のバスをコ
マンド監視して前記データレジスタに格納されている範
囲内のアドレスでメモリライトアクセスがあれば前記デ
ータレジスタ内部のデータを無効にするレジスタ制御回
路とを含む。
は、バス変換機能は、Ｉ／Ｏボードがメモリリードアク
セスしようとしたときのアドレスを保持するアドレスレ
ジスタと、データレジスタに格納されたデータのバスサ
イズを第１のバスのバスサイズに変換するバス変換レジ
スタと、前記Ｉ／Ｏボードが第１のバスを通してダイレ
クトメモリアクセスによる前記メモリへのメモリリード
をしようとしたとき、前記Ｉ／Ｏボードからのアドレス
を前記アドレスレジスタに格納されているアドレスと比
較し、前記データレジスタに格納されている範囲外のア
ドレスであれば該アドレスを第２のバスの規格に合わせ
て前記メモリにリードアクセスして連続転送を行ない、
メモリから読み出したデータを前記データレジスタへ格
納するとともに前記アドレスレジスタの内容をアクセス
したアドレスに更新し、次に前記Ｉ／Ｏボードからメモ
リリードアクセスを受けたとき、第１のバスを通して送
られてきたアドレスと前記アドレスレジスタに格納され
ているアドレスを比較して、データレジスタに格納され
ている範囲内のアドレスであれば、前記データレジスタ
から該当するアドレスのデータをセレクトして前記バス
変換レジスタにより第１のバスのバスサイズにサイズを
変換してＩ／Ｏボード側に送出し、かつ第２のバスをコ
マンド監視して前記データレジスタに格納されている範
囲内のアドレスでメモリライトアクセスがあれば前記デ
ータレジスタ内部のデータを無効にするレジスタ制御回
路とを含む。
【０００６】
【作用】ＤＭＡ転送による連続したアドレスのメモリリ
ードを行ったときに、第１のバスを通じてＩ／Ｏボード
と対応するバス変換部の各チャンネルごとにデータレジ
スタにデータが、アドレスレジスタにアドレスが保持さ
れ、第１のバスがメモリリードのデータ転送を１ワード
もしくは１バイトごとの転送をするたびに第２のバスの
獲得要求を出してバスをアクセスせずに目的のアドレス
であれば前記データレジスタにアクセスして格納されて
いるデータを引き取ることができるので、メモリリード
時の第２のバスのバス占有率を下げることができる。ま
た、第２のバスがデータの連続転送が可能であるにも関
らず第１のバスがシングル転送しかできないことから第
２のバス２もシングル転送しかできなかったことによる
効率不足も併せて解消される。
ードを行ったときに、第１のバスを通じてＩ／Ｏボード
と対応するバス変換部の各チャンネルごとにデータレジ
スタにデータが、アドレスレジスタにアドレスが保持さ
れ、第１のバスがメモリリードのデータ転送を１ワード
もしくは１バイトごとの転送をするたびに第２のバスの
獲得要求を出してバスをアクセスせずに目的のアドレス
であれば前記データレジスタにアクセスして格納されて
いるデータを引き取ることができるので、メモリリード
時の第２のバスのバス占有率を下げることができる。ま
た、第２のバスがデータの連続転送が可能であるにも関
らず第１のバスがシングル転送しかできないことから第
２のバス２もシングル転送しかできなかったことによる
効率不足も併せて解消される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の情報処理装置の一実施例の
ブロック図、図２は図１のバス変換部８1 、８2 、…、
８n のブロック図、図３は図２のデータレジスタ１３の
詳細図、図４は図２のバス変換レジスタ１５におけるバ
スサイズ変換を示す図である。
ブロック図、図２は図１のバス変換部８1 、８2 、…、
８n のブロック図、図３は図２のデータレジスタ１３の
詳細図、図４は図２のバス変換レジスタ１５におけるバ
スサイズ変換を示す図である。
【０００９】この情報処理装置はバス１とバス２とＩ／
Ｏボード５1 、５2、…、５n とバス変換機能６とメモリ
７とから構成されている。
Ｏボード５1 、５2、…、５n とバス変換機能６とメモリ
７とから構成されている。
【００１０】バス１は各々独立したアドレスバス３とデ
ータバス４とからなり、データバス４の幅は１６ビット
でデータ転送はシングル転送のみが可能である。バス２
はコマンドアドレスとデータを時分割で使用するバスで
３２ビットデータ幅で４回の連続転送が可能であり、メ
モリ７が接続されている。Ｉ／Ｏボード５1 、５2 、
…、５n はバス１に接続されており、メモリ７にメモリ
リードしようとするときはメモリリードコマンド信号９
とバスリクエスト信号１２1 、１２2 、…、１２ n を発
行しバス１のバス使用権を獲得してビジー信号１０を出
力し、アドレスバス３にアドレスを出力する。Ｉ／Ｏボ
ード５1 、５2 …、５n はさらにＤＭＡによるデータ転
送であればＤＭＡサイクル信号１１をアクティブする。
バス変換機能６はバス変換部８1 、８2 、…、８n を備
えている。バス変換部８1 、８2 、…、８n はそれぞれ
対応するＩ／Ｏボード５1、５2 、…、５n とチャンネ
ルを形成しており、データレジスタ１３とアドレスレジ
スタ１４とバス変換レジスタ１５とレジスタ制御回路１
６を備え、Ｉ／Ｏボード５1 、５2 、…、５nからのメ
モリリードコマンド信号９とバスリクエスト信号１２
1 、１２2 、…、１２nを受けて選択される。各バス変
換部８1 、８2 、…、８n 内での処理は次の通りであ
る。
ータバス４とからなり、データバス４の幅は１６ビット
でデータ転送はシングル転送のみが可能である。バス２
はコマンドアドレスとデータを時分割で使用するバスで
３２ビットデータ幅で４回の連続転送が可能であり、メ
モリ７が接続されている。Ｉ／Ｏボード５1 、５2 、
…、５n はバス１に接続されており、メモリ７にメモリ
リードしようとするときはメモリリードコマンド信号９
とバスリクエスト信号１２1 、１２2 、…、１２ n を発
行しバス１のバス使用権を獲得してビジー信号１０を出
力し、アドレスバス３にアドレスを出力する。Ｉ／Ｏボ
ード５1 、５2 …、５n はさらにＤＭＡによるデータ転
送であればＤＭＡサイクル信号１１をアクティブする。
バス変換機能６はバス変換部８1 、８2 、…、８n を備
えている。バス変換部８1 、８2 、…、８n はそれぞれ
対応するＩ／Ｏボード５1、５2 、…、５n とチャンネ
ルを形成しており、データレジスタ１３とアドレスレジ
スタ１４とバス変換レジスタ１５とレジスタ制御回路１
６を備え、Ｉ／Ｏボード５1 、５2 、…、５nからのメ
モリリードコマンド信号９とバスリクエスト信号１２
1 、１２2 、…、１２nを受けて選択される。各バス変
換部８1 、８2 、…、８n 内での処理は次の通りであ
る。
【００１１】データレジスタ１３には、メモリリード時
にバス２を通してメモリ７から読み出されたデータが格
納される。アドレスレジスタ１４にはメモリリード時に
バス１のアドレスバス３がバス２を通してメモリ７をア
クセスしたアドレスが格納される。バス変換レジスタ１
５はメモリ７からバス２を通して読み出されデータレジ
スタ１３に格納されたデータのバスサイズをバス１のデ
ータバス４のバスサイズに変換する。レジスタ制御回路
１６は対応するＩ／Ｏボード５1 、５2 、…、５n から
ビジー信号１０とアドレスバス３を通してアドレスを受
けると、ＤＭＡサイクル信号１１がディセーブル状態で
あれば受けたアドレスをそのままバス２の規格に変換し
てメモリ７に出力して該当するアドレスのデータを転送
させる。また、ＤＭＡサイクル信号１１がイネーブル状
態の時は比較した結果、アドレスバス３からのアドレス
がデータレジスタ１３に格納されている範囲外のアドレ
ス誤差があれば、バス２に対するリードコマンドを生成
しアドレスバス３からのアドレスをバス２の規格に変換
しバス２を通してメモリ７から該当するアドレスのデー
タを連続転送させ、データレジスタ１３へは１から順に
４回転送分格納する。そしてアドレスレジスタ１４の内
容をこの時のアドレスに更新させておく。レジスタ制御
回路１６はデータが格納されたデータレジスタ１３から
バス１へ出力する為の指定されたデータをデータレジス
タセレクト信号１７でセレクトしバス変換レジスタ１５
へ送りバス１のデータバス４のバスサイズに変換させそ
のデータをバス１のデータバス４へ出す。次に、レジス
タ制御回路１６は、アドレスバス３から送られたアドレ
スとアドレスレジスタ１４の内容を比較した結果データ
レジスタ１３に格納されている範囲内の誤差ならばデー
タレジスタセレクト信号１７でデータレジスタ１３から
指定されたデータをセレクトしバス変換レジスタ１５へ
送ってデータバス４のバスサイズに変換したのちバス１
のデータバス４ヘ出力する。
にバス２を通してメモリ７から読み出されたデータが格
納される。アドレスレジスタ１４にはメモリリード時に
バス１のアドレスバス３がバス２を通してメモリ７をア
クセスしたアドレスが格納される。バス変換レジスタ１
５はメモリ７からバス２を通して読み出されデータレジ
スタ１３に格納されたデータのバスサイズをバス１のデ
ータバス４のバスサイズに変換する。レジスタ制御回路
１６は対応するＩ／Ｏボード５1 、５2 、…、５n から
ビジー信号１０とアドレスバス３を通してアドレスを受
けると、ＤＭＡサイクル信号１１がディセーブル状態で
あれば受けたアドレスをそのままバス２の規格に変換し
てメモリ７に出力して該当するアドレスのデータを転送
させる。また、ＤＭＡサイクル信号１１がイネーブル状
態の時は比較した結果、アドレスバス３からのアドレス
がデータレジスタ１３に格納されている範囲外のアドレ
ス誤差があれば、バス２に対するリードコマンドを生成
しアドレスバス３からのアドレスをバス２の規格に変換
しバス２を通してメモリ７から該当するアドレスのデー
タを連続転送させ、データレジスタ１３へは１から順に
４回転送分格納する。そしてアドレスレジスタ１４の内
容をこの時のアドレスに更新させておく。レジスタ制御
回路１６はデータが格納されたデータレジスタ１３から
バス１へ出力する為の指定されたデータをデータレジス
タセレクト信号１７でセレクトしバス変換レジスタ１５
へ送りバス１のデータバス４のバスサイズに変換させそ
のデータをバス１のデータバス４へ出す。次に、レジス
タ制御回路１６は、アドレスバス３から送られたアドレ
スとアドレスレジスタ１４の内容を比較した結果データ
レジスタ１３に格納されている範囲内の誤差ならばデー
タレジスタセレクト信号１７でデータレジスタ１３から
指定されたデータをセレクトしバス変換レジスタ１５へ
送ってデータバス４のバスサイズに変換したのちバス１
のデータバス４ヘ出力する。
【００１２】また、レジスタ制御回路６では常にバス２
に接続されているボード（不図示）がメモリアクセスし
たときの状態を監視しており、データレジスタ１３に格
納している範囲内のアドレスでメモリライトのコマンド
が発行されているのを検出すると、アドレスレジスタ１
４をイニシャライズしてデータレジスタ１３の内容を無
効にする。
に接続されているボード（不図示）がメモリアクセスし
たときの状態を監視しており、データレジスタ１３に格
納している範囲内のアドレスでメモリライトのコマンド
が発行されているのを検出すると、アドレスレジスタ１
４をイニシャライズしてデータレジスタ１３の内容を無
効にする。
【００１３】次に、レジスタ制御回路１６におけるアド
レス比較について説明する。まず比較するアドレスは下
位４ビット以外のアドレスである。バス２は３２ビット
（４バイト）であり１度に４回分（１６バイト）転送を
するのでアドレスバス３の下位４ビットを見る必要はな
く、下位４ビット以外の比較で一致すれば、データレジ
スタセレクト信号１７を下位４ビットで生成する。図３
に示すように、下位４ビットの内の上位２ビット（Ａ
３、Ａ２）のアドレスの比較で４個ある３２ビットデー
タレジスタ１３の内斜線で示された１個を選択する。図
３（ａ）のように、Ａ３＝０、Ａ２＝０の時は１を選択
し、図３（ｂ）のように、Ａ３＝０、Ａ２＝１の時は＃
２を選択し、図３（ｃ）のように、Ａ３＝１、Ａ２＝０
の時は＃３を選択し、図３（ｄ）のように、Ａ３＝１、
Ａ２＝１の時＃４を選択する。次に、セレクトされたデ
ータレジスタ１３を下位２ビット（Ａ１、Ａ０）のアド
レスで選択しバス１のデータバス４のバスサイズに変換
する。図４（ａ）のように、Ａ１＝１、Ａ０＝０の時は
上位２バイト、図４（ｂ）のように、Ａ１＝０、Ａ０＝
０の時は下位２バイトのデータをバス変換レジスタ１５
へ出力しバス１のデータバス４へ出力する。図４（ｃ）
のように、Ａ１＝１、Ａ０＝１の時は上位２バイトの内
の上位１バイト、図４（ｄ）のように、Ａ１＝０、Ａ０
＝１の時は下位２バイトの内の上位１バイトをバス変換
レジスタ１５の下位バイト側にデータを送り、上位バイ
ト側は前のデータのままバス１のデータバス４に出力す
る。
レス比較について説明する。まず比較するアドレスは下
位４ビット以外のアドレスである。バス２は３２ビット
（４バイト）であり１度に４回分（１６バイト）転送を
するのでアドレスバス３の下位４ビットを見る必要はな
く、下位４ビット以外の比較で一致すれば、データレジ
スタセレクト信号１７を下位４ビットで生成する。図３
に示すように、下位４ビットの内の上位２ビット（Ａ
３、Ａ２）のアドレスの比較で４個ある３２ビットデー
タレジスタ１３の内斜線で示された１個を選択する。図
３（ａ）のように、Ａ３＝０、Ａ２＝０の時は１を選択
し、図３（ｂ）のように、Ａ３＝０、Ａ２＝１の時は＃
２を選択し、図３（ｃ）のように、Ａ３＝１、Ａ２＝０
の時は＃３を選択し、図３（ｄ）のように、Ａ３＝１、
Ａ２＝１の時＃４を選択する。次に、セレクトされたデ
ータレジスタ１３を下位２ビット（Ａ１、Ａ０）のアド
レスで選択しバス１のデータバス４のバスサイズに変換
する。図４（ａ）のように、Ａ１＝１、Ａ０＝０の時は
上位２バイト、図４（ｂ）のように、Ａ１＝０、Ａ０＝
０の時は下位２バイトのデータをバス変換レジスタ１５
へ出力しバス１のデータバス４へ出力する。図４（ｃ）
のように、Ａ１＝１、Ａ０＝１の時は上位２バイトの内
の上位１バイト、図４（ｄ）のように、Ａ１＝０、Ａ０
＝１の時は下位２バイトの内の上位１バイトをバス変換
レジスタ１５の下位バイト側にデータを送り、上位バイ
ト側は前のデータのままバス１のデータバス４に出力す
る。
【００１４】バス１のデータバス４を通して送られてき
たデータはＩ／Ｏボード５1 、５2、…５n 側で必要に
応じて１６ビット全てか下位８ビットのデータがボード
内に引き取られる。
たデータはＩ／Ｏボード５1 、５2、…５n 側で必要に
応じて１６ビット全てか下位８ビットのデータがボード
内に引き取られる。
【００１５】上記の処理を行うことによって、例えばバ
ス１に接続されるＩ／Ｏボード５1と５2 がＤＭＡによ
るメモリリードのデータ転送を同時に行おうとしている
場合、バス１を交互にアクセスしてもデータレジスタ１
３を各Ｉ／Ｏボードごとに独立して持っているために、
Ｉ／Ｏボード５1 がメモリリードした後にＩ／Ｏボード
５2 がメモリリードしてもＩ／Ｏボード５1 のデータレ
ジスタ１３は中身を破壊されることなく、Ｉ／Ｏボード
５が、再度メモリリードしたときにアドレスレジスタ１
３に格納されている範囲内のアドレスであればデータレ
ジスタ１３からデータを引き取ることが出来るので、メ
モリリード時のバス２のバス占有率を下げることができ
る。すなわち、本実施例ではバス２の１回のメモリリー
ド転送でバス１の１回から最大１６回分のデータ転送が
でき、バス１とバス２のデータ転送能力の相異から、バ
ス２もバス１と同等のシングル転送しかできなかったこ
とによる効率不良も解消される。
ス１に接続されるＩ／Ｏボード５1と５2 がＤＭＡによ
るメモリリードのデータ転送を同時に行おうとしている
場合、バス１を交互にアクセスしてもデータレジスタ１
３を各Ｉ／Ｏボードごとに独立して持っているために、
Ｉ／Ｏボード５1 がメモリリードした後にＩ／Ｏボード
５2 がメモリリードしてもＩ／Ｏボード５1 のデータレ
ジスタ１３は中身を破壊されることなく、Ｉ／Ｏボード
５が、再度メモリリードしたときにアドレスレジスタ１
３に格納されている範囲内のアドレスであればデータレ
ジスタ１３からデータを引き取ることが出来るので、メ
モリリード時のバス２のバス占有率を下げることができ
る。すなわち、本実施例ではバス２の１回のメモリリー
ド転送でバス１の１回から最大１６回分のデータ転送が
でき、バス１とバス２のデータ転送能力の相異から、バ
ス２もバス１と同等のシングル転送しかできなかったこ
とによる効率不良も解消される。
【００１６】
【発明の効果】以上説明したように本発明は、バスサイ
ズの小さい第１のバスが、メモリの接続されている第１
のバスよりバスサイズの大きい第２のバスにＤＭＡ転送
による連続したアドレスのメモリリードを行ったときに
第２のバスを通じて各チャンネルごとにデータレジスタ
にデータを、またアドレスレジスタにアドレスを保持さ
せ、第１のバスがメモリリードのデータ転送を１ワード
もしくは１バイトごとの転送をするたびに第２のバスの
獲得要求を出しバスをアクセスせずに目的のアドレスで
あれば前記データレジスタへアクセスして格納されてい
るデータを引き取ることにより、メモリリード時の第２
のバスのバス占有率を下げることができ、第１のバスが
データのシングル転送しかできないので、第２のバスが
連続転送が可能であるにも拘らず、データのシングル転
送しかできなかったことによる効率不良も解消されると
いう効果がある。
ズの小さい第１のバスが、メモリの接続されている第１
のバスよりバスサイズの大きい第２のバスにＤＭＡ転送
による連続したアドレスのメモリリードを行ったときに
第２のバスを通じて各チャンネルごとにデータレジスタ
にデータを、またアドレスレジスタにアドレスを保持さ
せ、第１のバスがメモリリードのデータ転送を１ワード
もしくは１バイトごとの転送をするたびに第２のバスの
獲得要求を出しバスをアクセスせずに目的のアドレスで
あれば前記データレジスタへアクセスして格納されてい
るデータを引き取ることにより、メモリリード時の第２
のバスのバス占有率を下げることができ、第１のバスが
データのシングル転送しかできないので、第２のバスが
連続転送が可能であるにも拘らず、データのシングル転
送しかできなかったことによる効率不良も解消されると
いう効果がある。
【図１】本発明の情報処理装置の一実施例のブロック図
である。
である。
【図２】図１のバス変換部８1 、８2、…、８n のブロッ
ク図である。
ク図である。
【図３】図２のデータレジスタ１３の詳細図である。
【図４】図２のバス変換レジスタ１５におけるバスサイ
ズ変換を示す図である。
ズ変換を示す図である。
【図５】情報処理装置の従来例のブロック図である。
【図６】図５の情報処理装置におけるバスサイズ変換を
示す図である。
示す図である。
１、２ バス ３ アドレスバス ４ データバス ５1 、５2 、…、５n Ｉ／Ｏボード ６ バス変換機能 ７ メモリ ８1 、８2 、…、８n バス変換部 ９ メモリリードコマンド信号 １０ ビジー信号 １１ ＤＭＡサイクル信号 １２1 、１２2 、…、１２n バスリクエスト信号 １３ データレジスタ １４ アドレスレジスタ １５ バス変換レジスタ １６ レジスタ制御回路 １７ データレジスタセレクト信号
Claims (1)
- 【請求項１】 データのシングル転送のみが可能な第１
のバスに接続されているＩ／Ｏボードから受けたリード
アクセスのためのアドレスを、データの連続転送が可能
で第１のバスのバスサイズより大きいバスサイズをもつ
第２のバスに接続されているメモリへ第２のバスの規格
に変換して出力し、前記メモリより読み出したデータの
うち、指定されたデータを第１のバスのバスサイズに変
換して前記Ｏ／Ｉボードに出力するバス変換機能を有す
る情報処理装置において、 前記バス変換機能は、 前記Ｉ／Ｏボードが前記メモリへリードアクセスしよう
としたときのアドレスを保持するアドレスレジスタと、 前記メモリより読み出されたデータが格納されるアドレ
スレジスタと、 前記データレジスタに格納されたデータのバスサイズを
第１のバスのバスサイズに変換するバス変換レジスタ
と、 前記Ｉ／Ｏボードが第１のバスを通してダイレクトメモ
リアクセスによる前記メモリへのメモリリードをしよう
としたとき、前記Ｉ／Ｏボードからのアドレスを前記ア
ドレスレジスタに格納されているアドレスと比較し、前
記データレジスタに格納されている範囲外のアドレスで
あれば該アドレスを第２のバスの規格に合わせて前記メ
モリにリードアクセスして連続転送を行ない、メモリか
ら読み出したデータを前記データレジスタへ格納すると
ともに前記アドレスレジスタの内容をアクセスしたアド
レスに更新し、次に前記Ｉ／Ｏボードからメモリリード
アクセスを受けたとき、第１のバスを通して送られてき
たアドレスと前記アドレスレジスタに格納されているア
ドレスを比較して、データレジスタに格納されている範
囲内のアドレスであれば、前記データレジスタから該当
するアドレスのデータをセレクトして前記バス変換レジ
スタにより第１のバスのバスサイズにサイズを変換して
Ｉ／Ｏボード側に送出し、かつ第２のバスをコマンド監
視して前記データレジスタに格納されている範囲内のア
ドレスでメモリライトアクセスがあれば前記データレジ
スタ内部のデータを無効にするレジスタ制御回路とを含
む、前記Ｉ／Ｏボードに対応して設けられたバス変換部
を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28804891A JPH05128048A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28804891A JPH05128048A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128048A true JPH05128048A (ja) | 1993-05-25 |
Family
ID=17725163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28804891A Pending JPH05128048A (ja) | 1991-11-01 | 1991-11-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128048A (ja) |
-
1991
- 1991-11-01 JP JP28804891A patent/JPH05128048A/ja active Pending
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