JPH05128854A - 信号発生回路 - Google Patents
信号発生回路Info
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- JPH05128854A JPH05128854A JP3293305A JP29330591A JPH05128854A JP H05128854 A JPH05128854 A JP H05128854A JP 3293305 A JP3293305 A JP 3293305A JP 29330591 A JP29330591 A JP 29330591A JP H05128854 A JPH05128854 A JP H05128854A
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Abstract
(57)【要約】
【目的】ＤＲＡＭにおいて、ワード線の電圧をブースト
するワード線ブースト回路を制御するワード線ブースト
制御信号発生回路、いわゆるＶＳＲ信号発生回路に関
し、消費電力の低減化を図ると共に、回路を簡素化し、
チップ面の有効利用を図る。 【構成】抵抗４７をＶＣＣレベル補償回路とし、スタン
バイ時、キャパシタ２５によってノード３７の電圧レベ
ルをＶＣＣ＋Ｖth以上とすることにより、ｎＭＯＳ３１
をＯＮとし、ＶＣＣ電源線２０とＶＳＲ信号線２１とを
ショートして、ＶＳＲ信号の電圧レベルを電源電圧ＶＣ
Ｃとした場合において、ノード３７の電圧レベルがジャ
ンクション・リークによって下降して、ＶＣＣ−Ｖth以
下となり、ｎＭＯＳ３１がＯＦＦとなってしまう場合で
あっても、ＶＳＲ信号の電圧レベルを、抵抗４７を介し
てＶＣＣ電源線２０から供給される電源電圧ＶＣＣに維
持する。
するワード線ブースト回路を制御するワード線ブースト
制御信号発生回路、いわゆるＶＳＲ信号発生回路に関
し、消費電力の低減化を図ると共に、回路を簡素化し、
チップ面の有効利用を図る。 【構成】抵抗４７をＶＣＣレベル補償回路とし、スタン
バイ時、キャパシタ２５によってノード３７の電圧レベ
ルをＶＣＣ＋Ｖth以上とすることにより、ｎＭＯＳ３１
をＯＮとし、ＶＣＣ電源線２０とＶＳＲ信号線２１とを
ショートして、ＶＳＲ信号の電圧レベルを電源電圧ＶＣ
Ｃとした場合において、ノード３７の電圧レベルがジャ
ンクション・リークによって下降して、ＶＣＣ−Ｖth以
下となり、ｎＭＯＳ３１がＯＦＦとなってしまう場合で
あっても、ＶＳＲ信号の電圧レベルを、抵抗４７を介し
てＶＣＣ電源線２０から供給される電源電圧ＶＣＣに維
持する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ダイナミック
ＲＡＭ（以下、ＤＲＡＭという）において、ワード線の
電圧レベルをブーストするワード線ブースト回路を制御
するワード線ブースト制御信号発生回路、いわゆるＶＳ
Ｒ信号発生回路などに適用される信号発生回路に関す
る。
ＲＡＭ（以下、ＤＲＡＭという）において、ワード線の
電圧レベルをブーストするワード線ブースト回路を制御
するワード線ブースト制御信号発生回路、いわゆるＶＳ
Ｒ信号発生回路などに適用される信号発生回路に関す
る。
【０００２】
【従来の技術】従来、ＤＲＡＭにおいて、ワード線の選
択を行うワードデコーダ及び選択されたワード線を電源
電圧以上の電圧にブーストするワード線ブースト回路と
して、図５に示すようなものが知られている。なお、１
がワードデコーダ、２がワード線ブースト回路である。
択を行うワードデコーダ及び選択されたワード線を電源
電圧以上の電圧にブーストするワード線ブースト回路と
して、図５に示すようなものが知られている。なお、１
がワードデコーダ、２がワード線ブースト回路である。
【０００３】ここに、ワードデコーダ１において、３は
電源電圧ＶＣＣ、例えば、５［Ｖ］を供給するＶＣＣ電
源線、４はリセット信号φRが入力されるｐＭＯＳトラ
ンジスタ（以下、ｐＭＯＳという）、５、６、７はそれ
ぞれロウアドレスＲＡ１、ＲＡ２、ＲＡ３が入力される
ｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、８は
インバータである。
電源電圧ＶＣＣ、例えば、５［Ｖ］を供給するＶＣＣ電
源線、４はリセット信号φRが入力されるｐＭＯＳトラ
ンジスタ（以下、ｐＭＯＳという）、５、６、７はそれ
ぞれロウアドレスＲＡ１、ＲＡ２、ＲＡ３が入力される
ｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、８は
インバータである。
【０００４】また、ワード線ブースト回路２において、
９はワード線ＷＬの電圧レベルをＷＤＤ信号（ワード線
ブースト信号）の電圧レベルに引き上げるためのｎＭＯ
Ｓ、１０はワード線ＷＬの電圧レベルを接地（ＧＮＤ）
電圧レベル、０［Ｖ］に引き下げるためのｎＭＯＳ、１
１はワード線ブースト制御信号、いわゆるＶＳＲ信号に
基づいてｎＭＯＳ９を制御するｎＭＯＳ、１２はｎＭＯ
Ｓ１０を制御するインバータである。
９はワード線ＷＬの電圧レベルをＷＤＤ信号（ワード線
ブースト信号）の電圧レベルに引き上げるためのｎＭＯ
Ｓ、１０はワード線ＷＬの電圧レベルを接地（ＧＮＤ）
電圧レベル、０［Ｖ］に引き下げるためのｎＭＯＳ、１
１はワード線ブースト制御信号、いわゆるＶＳＲ信号に
基づいてｎＭＯＳ９を制御するｎＭＯＳ、１２はｎＭＯ
Ｓ１０を制御するインバータである。
【０００５】ここに、ワードデコーダ１及びワード線ブ
ースト回路２は、図６にその動作波形図を示すように動
作する。即ち、まず、スタンバイ時（ロウアドレス・ス
トローブ信号ＲＡＳバー及びコラムアドレス・ストロー
ブ信号ＣＡＳバーが共にＨレベルで内部回路が殆ど動作
していない状態時）、リセット信号φRはＬレベルとさ
れ、図７に示すように、ｐＭＯＳ４がＯＮ（オン）とさ
れると共に、ロウアドレスＲＡ１〜ＲＡ３はＬレベル
で、ｎＭＯＳ５〜７はＯＦＦ（オフ）とされる。
ースト回路２は、図６にその動作波形図を示すように動
作する。即ち、まず、スタンバイ時（ロウアドレス・ス
トローブ信号ＲＡＳバー及びコラムアドレス・ストロー
ブ信号ＣＡＳバーが共にＨレベルで内部回路が殆ど動作
していない状態時）、リセット信号φRはＬレベルとさ
れ、図７に示すように、ｐＭＯＳ４がＯＮ（オン）とさ
れると共に、ロウアドレスＲＡ１〜ＲＡ３はＬレベル
で、ｎＭＯＳ５〜７はＯＦＦ（オフ）とされる。
【０００６】この結果、ノード１３の電圧レベルはＶＣ
Ｃ、ノード１４の電圧レベルはＧＮＤ電圧である０
［Ｖ］、ノード１５の電圧レベルはＶＣＣとなり、ｎＭ
ＯＳ１０がＯＮとされる。
Ｃ、ノード１４の電圧レベルはＧＮＤ電圧である０
［Ｖ］、ノード１５の電圧レベルはＶＣＣとなり、ｎＭ
ＯＳ１０がＯＮとされる。
【０００７】また、この場合、ＶＳＲ信号はＶＣＣで、
ｎＭＯＳ１１はＯＮとされ、この結果、ノード１６の電
圧レベルは０［Ｖ］とされ、ｎＭＯＳ９はＯＦＦとされ
る。したがって、ワード線ＷＬの電圧レベルは０［Ｖ］
とされている。
ｎＭＯＳ１１はＯＮとされ、この結果、ノード１６の電
圧レベルは０［Ｖ］とされ、ｎＭＯＳ９はＯＦＦとされ
る。したがって、ワード線ＷＬの電圧レベルは０［Ｖ］
とされている。
【０００８】ここに、アクティブ時（内部回路が活性化
され、リード動作やライト動作が行われる状態時）にな
ると、リセット信号φRはＬレベルからＨレベルに変化
し、図８に示すように、ｐＭＯＳ４がＯＦＦとされると
共に、ＶＳＲ信号はＶＣＣ＋Ｖth（ｎＭＯＳのスレッシ
ョルド電圧）に上昇される。
され、リード動作やライト動作が行われる状態時）にな
ると、リセット信号φRはＬレベルからＨレベルに変化
し、図８に示すように、ｐＭＯＳ４がＯＦＦとされると
共に、ＶＳＲ信号はＶＣＣ＋Ｖth（ｎＭＯＳのスレッシ
ョルド電圧）に上昇される。
【０００９】そして、ワード線ＷＬの選択が行われる
と、ロウアドレスＲＡ１〜ＲＡ３がＬレベルからＨレベ
ルに反転し、ｎＭＯＳ５〜７がＯＮとされ、ノード１３
の電圧レベルは０［Ｖ］となる。
と、ロウアドレスＲＡ１〜ＲＡ３がＬレベルからＨレベ
ルに反転し、ｎＭＯＳ５〜７がＯＮとされ、ノード１３
の電圧レベルは０［Ｖ］となる。
【００１０】この結果、ノード１４の電圧レベルはＶＣ
Ｃとなり、ノード１５の電圧レベルは０［Ｖ］、ノード
１６の電圧レベルはＶＣＣとなるが、続いて、ＶＳＲ信
号がＶＣＣ＋ＶthからＶＣＣに下降されると共に、ＷＤ
Ｄ信号が０［Ｖ］からＶＣＣ＋Ｖthに上昇される。
Ｃとなり、ノード１５の電圧レベルは０［Ｖ］、ノード
１６の電圧レベルはＶＣＣとなるが、続いて、ＶＳＲ信
号がＶＣＣ＋ＶthからＶＣＣに下降されると共に、ＷＤ
Ｄ信号が０［Ｖ］からＶＣＣ＋Ｖthに上昇される。
【００１１】この結果、図９に示すように、ｎＭＯＳ９
のゲート・ドレイン間容量１７により、ｎＭＯＳ９のゲ
ート電圧は、ＶＣＣ＋２×Ｖth以上、例えば、７［Ｖ］
に上昇する。
のゲート・ドレイン間容量１７により、ｎＭＯＳ９のゲ
ート電圧は、ＶＣＣ＋２×Ｖth以上、例えば、７［Ｖ］
に上昇する。
【００１２】このとき、ＶＳＲ信号はＶＣＣとなってい
るので、ｎＭＯＳ１１はＯＮとはならず、ｎＭＯＳ９の
ゲート電圧は７［Ｖ］に維持される。したがって、ｎＭ
ＯＳ９の出力、即ち、ワード線ＷＬの電圧はＶＣＣ＋Ｖ
thにブーストされる。
るので、ｎＭＯＳ１１はＯＮとはならず、ｎＭＯＳ９の
ゲート電圧は７［Ｖ］に維持される。したがって、ｎＭ
ＯＳ９の出力、即ち、ワード線ＷＬの電圧はＶＣＣ＋Ｖ
thにブーストされる。
【００１３】このようにして、ブースト回路２によるブ
ースト動作が行われるが、ｎＭＯＳ１１を制御するＶＳ
Ｒ信号を発生するＶＳＲ信号発生回路として、従来、図
１０にその回路図を示すようなものが使用されていた。
ースト動作が行われるが、ｎＭＯＳ１１を制御するＶＳ
Ｒ信号を発生するＶＳＲ信号発生回路として、従来、図
１０にその回路図を示すようなものが使用されていた。
【００１４】図中、１８はＶＳＲ信号を発生する主回
路、１９はスタンバイ時にＶＳＲ信号のレベルをＶＣＣ
に維持するためのＶＣＣレベル補償回路であり、２０は
ＶＣＣ電源線、２１はＶＳＲ信号が出力されるＶＳＲ信
号線、２２〜２４はインバータ、２５〜２７はｎＭＯＳ
からなるキャパシタ、２８〜３５はｎＭＯＳである。
路、１９はスタンバイ時にＶＳＲ信号のレベルをＶＣＣ
に維持するためのＶＣＣレベル補償回路であり、２０は
ＶＣＣ電源線、２１はＶＳＲ信号が出力されるＶＳＲ信
号線、２２〜２４はインバータ、２５〜２７はｎＭＯＳ
からなるキャパシタ、２８〜３５はｎＭＯＳである。
【００１５】ここに、主回路１８は図１１にその動作波
形図を示すように動作する。即ち、アクティブ時になる
と、制御信号φQは、０［Ｖ］からＶＣＣに上昇する。
この結果、ノード３６の電圧レベルは０［Ｖ］、ノード
３７の電圧レベルはＶＣＣ−Ｖthとなり、ｎＭＯＳ３１
はＯＦＦとされると共に、後述するようにＶＳＲ信号線
側２６ＡをＶＣＣに充電されていたキャパシタ２６がイ
ンバータ２３、２４を介して供給される制御信号φQに
よってポンピングされ、ＶＳＲ信号線２１の電圧レベル
はＶＣＣ＋Ｖthにブーストされる。
形図を示すように動作する。即ち、アクティブ時になる
と、制御信号φQは、０［Ｖ］からＶＣＣに上昇する。
この結果、ノード３６の電圧レベルは０［Ｖ］、ノード
３７の電圧レベルはＶＣＣ−Ｖthとなり、ｎＭＯＳ３１
はＯＦＦとされると共に、後述するようにＶＳＲ信号線
側２６ＡをＶＣＣに充電されていたキャパシタ２６がイ
ンバータ２３、２４を介して供給される制御信号φQに
よってポンピングされ、ＶＳＲ信号線２１の電圧レベル
はＶＣＣ＋Ｖthにブーストされる。
【００１６】その後、スタンバイ時になると、制御信号
φQは、ＶＣＣから０［Ｖ］に下降する。この結果、ｎ
ＭＯＳ２９がＯＦＦすると共に、ノード３６の電圧レベ
ルはＶＣＣに上昇するため、キャパシタ２５がポンピン
グされて、ノード３７の電圧レベルは、ＶＣＣ−Ｖthか
らＶＣＣ以上に上昇する。
φQは、ＶＣＣから０［Ｖ］に下降する。この結果、ｎ
ＭＯＳ２９がＯＦＦすると共に、ノード３６の電圧レベ
ルはＶＣＣに上昇するため、キャパシタ２５がポンピン
グされて、ノード３７の電圧レベルは、ＶＣＣ−Ｖthか
らＶＣＣ以上に上昇する。
【００１７】この結果、ｎＭＯＳ３１がＯＮとされ、Ｖ
ＣＣ電源線２０とＶＳＲ信号線２１がショートし、ＶＳ
Ｒ信号線２１のレベルはＶＣＣとなる。なお、この時、
キャパシタ２６はＶＣＣに充電される。
ＣＣ電源線２０とＶＳＲ信号線２１がショートし、ＶＳ
Ｒ信号線２１のレベルはＶＣＣとなる。なお、この時、
キャパシタ２６はＶＣＣに充電される。
【００１８】その後、スタンバイ状態が続くと、ノード
３７のレベルは、ジャンクション・リークによって徐々
に下降するが、スタンバイ状態が余りに長く続くと、ノ
ード３７のレベルがＶＣＣ−Ｖthにまで下降し、ｎＭＯ
Ｓ３１がＯＦＦし、ＶＳＲ信号線２１の電圧レベルをＶ
ＣＣレベルに維持することができなくなる。そこで、Ｖ
ＣＣレベル補償回路１９が必要となる。
３７のレベルは、ジャンクション・リークによって徐々
に下降するが、スタンバイ状態が余りに長く続くと、ノ
ード３７のレベルがＶＣＣ−Ｖthにまで下降し、ｎＭＯ
Ｓ３１がＯＦＦし、ＶＳＲ信号線２１の電圧レベルをＶ
ＣＣレベルに維持することができなくなる。そこで、Ｖ
ＣＣレベル補償回路１９が必要となる。
【００１９】ここに、ＶＣＣレベル補償回路１９は、図
１２にその動作波形図を示すように動作する。即ち、ス
タンバイ時、制御信号φQは０［Ｖ］にあるので、ｎＭ
ＯＳ３３はＯＦＦとなる。
１２にその動作波形図を示すように動作する。即ち、ス
タンバイ時、制御信号φQは０［Ｖ］にあるので、ｎＭ
ＯＳ３３はＯＦＦとなる。
【００２０】ここに、クロックパルスφPが０［Ｖ］に
ある場合、ノード３８の電圧レベルは、ｎＭＯＳ３２に
よってＶcc−Ｖthとなり、キャパシタ２７はＶＣＣ−Ｖ
thに充電される。
ある場合、ノード３８の電圧レベルは、ｎＭＯＳ３２に
よってＶcc−Ｖthとなり、キャパシタ２７はＶＣＣ−Ｖ
thに充電される。
【００２１】そこで、クロックパルスφPがＶＣＣに上
昇すると、キャパシタ２７はポンピングされ、ノード３
８の電圧レベルはＶcc＋Ｖth以上に上昇する。この結
果、ｎＭＯＳ３５はＯＮとなって、ＶＣＣ電源線２０と
ＶＳＲ信号線２１はショートされ、ＶＳＲ信号線２１の
電圧レベルはＶＣＣとされる。
昇すると、キャパシタ２７はポンピングされ、ノード３
８の電圧レベルはＶcc＋Ｖth以上に上昇する。この結
果、ｎＭＯＳ３５はＯＮとなって、ＶＣＣ電源線２０と
ＶＳＲ信号線２１はショートされ、ＶＳＲ信号線２１の
電圧レベルはＶＣＣとされる。
【００２２】その後、クロックパルスφPが０［Ｖ］に
下降すると、ノード３８の電圧レベルはＶＣＣ−Ｖthと
なり、ｎＭＯＳ３５はＯＦＦとなる。この結果、ＶＳＲ
信号線２１の電圧レベルはジャンクション・リークによ
って、僅かではあるが、徐々に下降する。その後、クロ
ックパルスφPがＶＣＣに上昇し、以上の動作が繰り返
されて、ＶＳＲ信号線２１のレベルは概ねＶＣＣに維持
される。
下降すると、ノード３８の電圧レベルはＶＣＣ−Ｖthと
なり、ｎＭＯＳ３５はＯＦＦとなる。この結果、ＶＳＲ
信号線２１の電圧レベルはジャンクション・リークによ
って、僅かではあるが、徐々に下降する。その後、クロ
ックパルスφPがＶＣＣに上昇し、以上の動作が繰り返
されて、ＶＳＲ信号線２１のレベルは概ねＶＣＣに維持
される。
【００２３】
【発明が解決しようとする課題】かかる図１０に示す従
来のＶＳＲ信号発生回路は、スタンバイ時、クロックパ
ルスφPを供給しなければならないため、消費電力が増
大するという問題点があると共に、回路構成が複雑で、
その占める面積が大きく、チップ面を有効に利用できな
いという問題点があった。
来のＶＳＲ信号発生回路は、スタンバイ時、クロックパ
ルスφPを供給しなければならないため、消費電力が増
大するという問題点があると共に、回路構成が複雑で、
その占める面積が大きく、チップ面を有効に利用できな
いという問題点があった。
【００２４】本発明は、かかる点に鑑み、ＤＲＡＭにお
いて使用されるＶＳＲ信号発生回路のように、一の電圧
を低電圧レベルとし、この一の電圧をブーストしてなる
電圧を高電圧レベルとする２値信号を出力する信号発生
回路に関し、消費電力の低減化を図ると共に、回路を簡
素化し、チップ面の有効利用を図ることができるように
することを目的とする。
いて使用されるＶＳＲ信号発生回路のように、一の電圧
を低電圧レベルとし、この一の電圧をブーストしてなる
電圧を高電圧レベルとする２値信号を出力する信号発生
回路に関し、消費電力の低減化を図ると共に、回路を簡
素化し、チップ面の有効利用を図ることができるように
することを目的とする。
【００２５】
【課題を解決するための手段】図１は、本発明の原理説
明図であり、本発明による電圧発生回路は、そのドレイ
ンを所定の直流電圧ＶＡを供給する直流電圧線３９に接
続され、そのソースを出力信号を得るための出力信号線
４０に接続されたｎＭＯＳ４１と、その一端をｎＭＯＳ
４１のゲートに接続されたキャパシタ４２を有し、２値
信号からなる制御信号φOに基づいて、ｎＭＯＳ４１の
オン、オフ動作を制御するｎＭＯＳ制御回路４３と、出
力信号線４０にその一端を接続されたキャパシタ４４と
を有してなる主回路４５と、直流電圧線３９と出力信号
線４０との間に接続された抵抗素子４６とを設け、制御
信号φOが第１の電圧レベルから第２の電圧レベルに変
化した場合には、ｎＭＯＳ制御回路４３は、キャパシタ
４２をポンピングしてｎＭＯＳ４１のゲート電圧を上
げ、ｎＭＯＳ４１をオンとし、出力信号線４０の電圧レ
ベルを直流電圧ＶＡと同一値として、出力信号の電圧レ
ベルを直流電圧ＶＡと同一値とし、制御信号φOが第２
の電圧レベルから第１の電圧レベルに変化した場合に
は、ｎＭＯＳ制御回路４３は、ｎＭＯＳ４１をオフと
し、また、キャパシタ４４は、ポンピングされて、出力
信号線４０の電圧レベルを直流電圧ＶＡ以上の電圧と
し、出力信号の電圧レベルを直流電圧ＶＡ以上の電圧と
するように構成される。
明図であり、本発明による電圧発生回路は、そのドレイ
ンを所定の直流電圧ＶＡを供給する直流電圧線３９に接
続され、そのソースを出力信号を得るための出力信号線
４０に接続されたｎＭＯＳ４１と、その一端をｎＭＯＳ
４１のゲートに接続されたキャパシタ４２を有し、２値
信号からなる制御信号φOに基づいて、ｎＭＯＳ４１の
オン、オフ動作を制御するｎＭＯＳ制御回路４３と、出
力信号線４０にその一端を接続されたキャパシタ４４と
を有してなる主回路４５と、直流電圧線３９と出力信号
線４０との間に接続された抵抗素子４６とを設け、制御
信号φOが第１の電圧レベルから第２の電圧レベルに変
化した場合には、ｎＭＯＳ制御回路４３は、キャパシタ
４２をポンピングしてｎＭＯＳ４１のゲート電圧を上
げ、ｎＭＯＳ４１をオンとし、出力信号線４０の電圧レ
ベルを直流電圧ＶＡと同一値として、出力信号の電圧レ
ベルを直流電圧ＶＡと同一値とし、制御信号φOが第２
の電圧レベルから第１の電圧レベルに変化した場合に
は、ｎＭＯＳ制御回路４３は、ｎＭＯＳ４１をオフと
し、また、キャパシタ４４は、ポンピングされて、出力
信号線４０の電圧レベルを直流電圧ＶＡ以上の電圧と
し、出力信号の電圧レベルを直流電圧ＶＡ以上の電圧と
するように構成される。
【００２６】
【作用】かかる本発明によれば、ｎＭＯＳ４１をＯＮと
し、出力信号線４０の電圧レベルを直流電圧ＶＡとする
場合において、ｎＭＯＳ４１のゲート電圧、即ち、キャ
パシタ４２の充電電圧がジャンクション・リークによっ
て下降し、ｎＭＯＳ４１がＯＦＦとなってしまう場合で
あっても、出力信号線４０の電圧レベルを、抵抗素子４
６を介して直流電圧線３９から供給される直流電圧ＶＡ
に維持することができる。
し、出力信号線４０の電圧レベルを直流電圧ＶＡとする
場合において、ｎＭＯＳ４１のゲート電圧、即ち、キャ
パシタ４２の充電電圧がジャンクション・リークによっ
て下降し、ｎＭＯＳ４１がＯＦＦとなってしまう場合で
あっても、出力信号線４０の電圧レベルを、抵抗素子４
６を介して直流電圧線３９から供給される直流電圧ＶＡ
に維持することができる。
【００２７】
【実施例】以下、図２〜図４を参照して、本発明の第１
実施例及び第２実施例につき、本発明をＤＲＡＭに搭載
されるＶＳＲ信号発生回路に適用した場合を例にして説
明する。なお、図２、図３において、図１０に対応する
部分には同一符号を付し、その重複説明は省略する。
実施例及び第２実施例につき、本発明をＤＲＡＭに搭載
されるＶＳＲ信号発生回路に適用した場合を例にして説
明する。なお、図２、図３において、図１０に対応する
部分には同一符号を付し、その重複説明は省略する。
【００２８】第１実施例・・図２ 図２は本発明の第１実施例を示す回路図であり、この第
１実施例は、ＶＣＣ電源線２０とＶＳＲ信号線２１との
間に高抵抗、例えば、５［ＫΩ］の抵抗４７を接続し、
この抵抗４７をＶＣＣレベル補償回路とし、その他につ
いては、図１０に示す従来のＶＳＲ信号発生回路と同様
に構成したものである。
１実施例は、ＶＣＣ電源線２０とＶＳＲ信号線２１との
間に高抵抗、例えば、５［ＫΩ］の抵抗４７を接続し、
この抵抗４７をＶＣＣレベル補償回路とし、その他につ
いては、図１０に示す従来のＶＳＲ信号発生回路と同様
に構成したものである。
【００２９】この第１実施例によれば、スタンバイ時、
キャパシタ２５によってノード３７の電圧レベルをＶＣ
Ｃ＋Ｖth以上とすることにより、ｎＭＯＳ３１をＯＮと
し、ＶＣＣ電源線２０とＶＳＲ信号線２１とをショート
して、ＶＳＲ信号の電圧レベルを電源電圧ＶＣＣとした
場合において、ノード３７の電圧レベルがジャンクショ
ン・リークによって下降して、ＶＣＣ−Ｖth以下とな
り、ｎＭＯＳ３１がＯＦＦとなってしまう場合であって
も、ＶＳＲ信号の電圧レベルは、抵抗４７を介してＶＣ
Ｃ電源線２０から供給される電源電圧ＶＣＣに維持され
る。
キャパシタ２５によってノード３７の電圧レベルをＶＣ
Ｃ＋Ｖth以上とすることにより、ｎＭＯＳ３１をＯＮと
し、ＶＣＣ電源線２０とＶＳＲ信号線２１とをショート
して、ＶＳＲ信号の電圧レベルを電源電圧ＶＣＣとした
場合において、ノード３７の電圧レベルがジャンクショ
ン・リークによって下降して、ＶＣＣ−Ｖth以下とな
り、ｎＭＯＳ３１がＯＦＦとなってしまう場合であって
も、ＶＳＲ信号の電圧レベルは、抵抗４７を介してＶＣ
Ｃ電源線２０から供給される電源電圧ＶＣＣに維持され
る。
【００３０】このように、この第１実施例によれば、抵
抗４７によってＶＣＣレベル補償回路を構成しているの
で、図１０に示す従来のＶＳＲ信号発生回路が必要とす
るクロックパルスφPを必要とせず、消費電力の低減化
を図ることができると共に、回路を簡素化し、チップ面
の有効利用を図ることができる。
抗４７によってＶＣＣレベル補償回路を構成しているの
で、図１０に示す従来のＶＳＲ信号発生回路が必要とす
るクロックパルスφPを必要とせず、消費電力の低減化
を図ることができると共に、回路を簡素化し、チップ面
の有効利用を図ることができる。
【００３１】第２実施例・・図３、図４ 図３は本発明の第２実施例を示す回路図であり、この第
２実施例は、ｐＭＯＳトランジスタ４８を設け、そのソ
ースをＶＣＣ電源線２０に接続し、そのゲートを接地
し、そのドレインをＶＳＲ信号線２１に接続し、このｐ
ＭＯＳ４８をＯＮ抵抗を利用した抵抗素子としてＶＣＣ
レベル補償回路を構成し、その他については、図１０に
示す従来のＶＳＲ信号発生回路と同様に構成したもので
ある。なお、このｐＭＯＳ４８のバックゲート電圧は、
ＶＳＲ信号の電圧レベルとされる。
２実施例は、ｐＭＯＳトランジスタ４８を設け、そのソ
ースをＶＣＣ電源線２０に接続し、そのゲートを接地
し、そのドレインをＶＳＲ信号線２１に接続し、このｐ
ＭＯＳ４８をＯＮ抵抗を利用した抵抗素子としてＶＣＣ
レベル補償回路を構成し、その他については、図１０に
示す従来のＶＳＲ信号発生回路と同様に構成したもので
ある。なお、このｐＭＯＳ４８のバックゲート電圧は、
ＶＳＲ信号の電圧レベルとされる。
【００３２】ここに、このｐＭＯＳ４８は、例えば、図
４にその断面図を示すように構成することができる。図
中、４９はＰ型シリコン基板、５０はＮウエル、５１は
ソース領域をなすＰ型拡散層、５２はドレイン領域をな
すＰ型拡散層、５３はゲート電極である。
４にその断面図を示すように構成することができる。図
中、４９はＰ型シリコン基板、５０はＮウエル、５１は
ソース領域をなすＰ型拡散層、５２はドレイン領域をな
すＰ型拡散層、５３はゲート電極である。
【００３３】この第２実施例によれば、スタンバイ時、
キャパシタ２５によってノード３７の電圧レベルをＶＣ
Ｃ＋Ｖth以上とすることにより、ｎＭＯＳ３１をＯＮと
し、ＶＣＣ電源線２０とＶＳＲ信号線２１とをショート
して、ＶＳＲ信号の電圧レベルを電源電圧ＶＣＣとした
場合において、ノード３７の電圧レベルがジャンクショ
ン・リークにより下降して、ＶＣＣ−Ｖth以下となり、
ｎＭＯＳ３１がＯＦＦとなってしまう場合であっても、
ＶＳＲ信号の電圧レベルは、ｐＭＯＳ４８を介してＶＣ
Ｃ電源線２０から供給される電源電圧ＶＣＣに維持され
る。
キャパシタ２５によってノード３７の電圧レベルをＶＣ
Ｃ＋Ｖth以上とすることにより、ｎＭＯＳ３１をＯＮと
し、ＶＣＣ電源線２０とＶＳＲ信号線２１とをショート
して、ＶＳＲ信号の電圧レベルを電源電圧ＶＣＣとした
場合において、ノード３７の電圧レベルがジャンクショ
ン・リークにより下降して、ＶＣＣ−Ｖth以下となり、
ｎＭＯＳ３１がＯＦＦとなってしまう場合であっても、
ＶＳＲ信号の電圧レベルは、ｐＭＯＳ４８を介してＶＣ
Ｃ電源線２０から供給される電源電圧ＶＣＣに維持され
る。
【００３４】このように、この第２実施例によれば、ｐ
ＭＯＳ４８によってＶＣＣレベル補償回路を構成してい
るので、図１０に示す従来のＶＳＲ信号発生回路が必要
とするクロックパルスφPを必要とせず、消費電力の低
減化を図ることができると共に、回路を簡素化し、チッ
プ面の有効利用を図ることができる。
ＭＯＳ４８によってＶＣＣレベル補償回路を構成してい
るので、図１０に示す従来のＶＳＲ信号発生回路が必要
とするクロックパルスφPを必要とせず、消費電力の低
減化を図ることができると共に、回路を簡素化し、チッ
プ面の有効利用を図ることができる。
【００３５】
【発明の効果】本発明によれば、抵抗素子によって出力
信号の低電圧レベルを補償するようにしているので、こ
の低電圧レベルを補償するための制御信号を必要とせ
ず、消費電力の低減化を図ることができると共に、回路
を簡素化でき、チップ面の有効利用を図ることができ
る。
信号の低電圧レベルを補償するようにしているので、こ
の低電圧レベルを補償するための制御信号を必要とせ
ず、消費電力の低減化を図ることができると共に、回路
を簡素化でき、チップ面の有効利用を図ることができ
る。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の回路図である。
【図３】本発明の第２実施例の回路図である。
【図４】本発明の第２実施例におけるＶＣＣレベル補償
回路を構成するｐＭＯＳの断面図である。
回路を構成するｐＭＯＳの断面図である。
【図５】ワードデコーダ及びワード線ブースト回路の回
路図である。
路図である。
【図６】図５に示すワードデコーダ及びワード線ブース
ト回路の動作波形図である。
ト回路の動作波形図である。
【図７】図５に示すワードデコーダ及びワード線ブース
ト回路の動作を示す回路図である。
ト回路の動作を示す回路図である。
【図８】図５に示すワードデコーダ及びワード線ブース
ト回路の動作を示す回路図である。
ト回路の動作を示す回路図である。
【図９】図５に示すワードデコーダ及びワード線ブース
ト回路の動作を示す回路図である。
ト回路の動作を示す回路図である。
【図１０】従来のＶＳＲ信号発生回路の回路図である。
【図１１】図１０に示すＶＳＲ信号発生回路を構成する
主回路の動作波形図である。
主回路の動作波形図である。
【図１２】図１０に示すＶＳＲ信号発生回路を構成する
ＶＣＣレベル補償回路の動作波形図である。
ＶＣＣレベル補償回路の動作波形図である。
３９ 直流電圧線 ４０ 出力信号線 ４１ ｎＭＯＳ ４２ キャパシタ ４３ ｎＭＯＳ制御回路 ４４ キャパシタ ４５ 主回路 φO 制御信号 ＶＡ 直流電圧
Claims (2)
- 【請求項１】そのドレインを所定の直流電圧（ＶＡ）を
供給する直流電圧線（３９）に接続され、そのソースを
出力信号を得るための出力信号線（４０）に接続された
ｎＭＯＳトランジスタ（４１）と、その一端を前記ｎＭ
ＯＳトランジスタ（４１）のゲートに接続された第１の
キャパシタ（４２）を有し、２値信号からなる制御信号
（φO）に基づいて、前記ｎＭＯＳトランジスタ（４
１）のオン、オフ動作を制御するｎＭＯＳトランジスタ
制御回路（４３）と、前記出力信号線（４０）にその一
端を接続された第２のキャパシタ（４４）とを有してな
る主回路（４５）と、 前記直流電圧線（３９）と前記出力信号線（４０）との
間に接続された抵抗素子（４６）とを設け、 前記制御信号（φO）が第１の電圧レベルから第２の電
圧レベルに変化した場合には、前記ｎＭＯＳトランジス
タ制御回路（４３）は、前記第１のキャパシタ（４２）
をポンピングして前記ｎＭＯＳトランジスタ（４１）の
ゲート電圧を上げ、前記ｎＭＯＳトランジスタ（４１）
をオンとし、前記出力信号線（４０）の電圧レベルを前
記所定の直流電圧（ＶＡ）と同一値として、前記出力信
号の電圧レベルを前記所定の直流電圧（ＶＡ）と同一値
とし、 前記制御信号（φO）が前記第２の電圧レベルから前記
第１の電圧レベルに変化した場合には、前記ｎＭＯＳト
ランジスタ制御回路（４３）は、前記ｎＭＯＳトランジ
スタ（４１）をオフとし、また、前記第２のキャパシタ
（４４）は、ポンピングされて、前記出力信号線（４
０）の電圧レベルを前記所定の直流電圧（ＶＡ）以上の
電圧とし、前記出力信号の電圧レベルを前記所定の直流
電圧（ＶＡ）以上の電圧とするように構成されているこ
とを特徴とする信号発生回路。 - 【請求項２】そのドレインを第１の電源電圧（ＶＣＣ）
を供給する第１の電源線（２０）に接続され、そのソー
スをワード線ブースト制御信号（ＶＳＲ）を得るための
ワード線ブースト制御信号線（２１）に接続された第１
のｎＭＯＳトランジスタ（３１）と、その入力端子に２
値信号からなる制御信号（φQ）が入力される第１のイ
ンバータ（２２）と、その一端を前記第１のインバータ
（２２）の出力端子に接続され、その他端を前記第１の
ｎＭＯＳトランジスタ（３１）のゲートに接続された第
１のキャパシタ（２５）と、そのドレイン及びゲートを
前記第１の電源線（２０）に接続され、そのソースを前
記第１のｎＭＯＳトランジスタ（３１）のゲートに接続
された第２のｎＭＯＳトランジスタ（２８）と、そのド
レインを前記第１のｎＭＯＳトランジスタ（３１）のゲ
ートに接続され、そのゲートに前記制御信号（φQ）が
入力される第３のｎＭＯＳトランジスタ（２９）と、そ
のドレインを前記第３のｎＭＯＳトランジスタ（２９）
のソースに接続され、そのゲートを前記第１の電源線
（２０）に接続され、そのソースを前記第１の電源電圧
（ＶＣＣ）よりも低電圧を供給する第２の電源線に接続
された第４のｎＭＯＳトランジスタ（３０）と、その入
力端子に前記制御信号（φQ）が入力される第２のイン
バータ（２３）と、その入力端子を前記第２のインバー
タ（２３）の出力端子に接続された第３のインバータ
（２４）と、その一端を前記第３のインバータ（２４）
の出力端子に接続され、その他端を前記ワード線ブース
ト制御信号線（２１）に接続された第２のキャパシタ
（２６）とからなる主回路（１８）と、 前記第１の電源線（２０）と前記ワード線ブースト制御
信号線（２１）との間に接続された抵抗素子（４７、４
８）とを設け、 前記制御信号（φQ）が高電圧レベルから低電圧レベル
に変化した場合には、前記第１のキャパシタ（２５）を
ポンピングして前記第１のｎＭＯＳトランジスタ（３
１）のゲート電圧を上げ、前記第１のｎＭＯＳトランジ
スタ（３１）をオンとし、前記ワード線ブースト制御信
号線（２１）の電圧レベルを前記第１の電源電圧（ＶＣ
Ｃ）と同一値として、前記ワード線ブースト制御信号
（ＶＳＲ）の電圧レベルを前記第１の電源電圧（ＶＣ
Ｃ）と同一値とし、 前記制御信号（φQ）が低電圧レベルから高電圧レベル
に変化した場合には、前記第１のｎＭＯＳトランジスタ
（３１）のゲート電圧を下げ、前記第１のｎＭＯＳトラ
ンジスタ（３１）をオフとし、また、前記第２のキャパ
シタ（２６）は、ポンピングされて、前記ワード線ブー
スト制御信号線（２１）の電圧レベルを前記第１の電源
電圧（ＶＣＣ）以上の電圧とし、前記ワード線ブースト
制御信号（ＶＳＲ）の電圧レベルを前記第１の電源電圧
（ＶＣＣ）以上の電圧とするように構成されていること
を特徴とする信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293305A JP3109184B2 (ja) | 1991-11-08 | 1991-11-08 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293305A JP3109184B2 (ja) | 1991-11-08 | 1991-11-08 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128854A true JPH05128854A (ja) | 1993-05-25 |
| JP3109184B2 JP3109184B2 (ja) | 2000-11-13 |
Family
ID=17793116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03293305A Expired - Fee Related JP3109184B2 (ja) | 1991-11-08 | 1991-11-08 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109184B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191093A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 半導体メモリ装置のワードライン駆動方法 |
-
1991
- 1991-11-08 JP JP03293305A patent/JP3109184B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191093A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 半導体メモリ装置のワードライン駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109184B2 (ja) | 2000-11-13 |
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