JPH05128896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05128896A JPH05128896A JP3287488A JP28748891A JPH05128896A JP H05128896 A JPH05128896 A JP H05128896A JP 3287488 A JP3287488 A JP 3287488A JP 28748891 A JP28748891 A JP 28748891A JP H05128896 A JPH05128896 A JP H05128896A
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- JP
- Japan
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- shift register
- memory array
- column
- row
- semiconductor memory
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- Pending
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 試験時間を大幅に短縮できる半導体記憶装置
を提供する。 【構成】 メモリアレイ２０と行デコーダ３０との間,
メモリアレイ２０と列デコーダ４０との間に、それぞれ
行シフトレジスタ１,列シフトレジスタ２を設ける。制
御手段(パターン制御回路)３が出力する制御信号ＵＰ,
ＤＮ,ＴＨ,ＣＫによって行シフトレジスタ１,列シフト
レジスタ２を制御する。
を提供する。 【構成】 メモリアレイ２０と行デコーダ３０との間,
メモリアレイ２０と列デコーダ４０との間に、それぞれ
行シフトレジスタ１,列シフトレジスタ２を設ける。制
御手段(パターン制御回路)３が出力する制御信号ＵＰ,
ＤＮ,ＴＨ,ＣＫによって行シフトレジスタ１,列シフト
レジスタ２を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より詳しくは、内部に自己の機能試験を行う試験回
路を有する半導体記憶装置に関する。
し、より詳しくは、内部に自己の機能試験を行う試験回
路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は、記憶容量の増
大に伴って機能試験に要する時間が長大化し困難になり
つつある。記憶容量が２倍になれば、その試験パターン
は２のＮ乗倍(Ｎは整数)になるからである。そこで、試
験時間を少しでも短縮するために、一般に、半導体記憶
装置内部に自己の機能試験を行う試験回路が設けられて
いる。例えば、図５に示すように、試験回路として並列
読み出し回路１１０を有するものがある。この半導体記
憶装置は、メモリアレイ１２０内の複数のメモリセル
(行デコーダ１３０で選択される)に同一のデータを書き
込んだ後、並列読み出し回路１１０によって列デコーダ
１４０のアドレス指定を一定の進み方で変化させて、複
数の読み出しデータ線１０８,…を通して並列かつ同時
にデータの読み出しを行う。並列かつ同時に読み出しを
行うことによって、試験時間をある程度短縮することが
できる。なお、図６に示すように、並列に読み出したデ
ータを比較できる並列試験回路１１１を内蔵して、装置
内部で良否の判定を行うようにしたものもある。
大に伴って機能試験に要する時間が長大化し困難になり
つつある。記憶容量が２倍になれば、その試験パターン
は２のＮ乗倍(Ｎは整数)になるからである。そこで、試
験時間を少しでも短縮するために、一般に、半導体記憶
装置内部に自己の機能試験を行う試験回路が設けられて
いる。例えば、図５に示すように、試験回路として並列
読み出し回路１１０を有するものがある。この半導体記
憶装置は、メモリアレイ１２０内の複数のメモリセル
(行デコーダ１３０で選択される)に同一のデータを書き
込んだ後、並列読み出し回路１１０によって列デコーダ
１４０のアドレス指定を一定の進み方で変化させて、複
数の読み出しデータ線１０８,…を通して並列かつ同時
にデータの読み出しを行う。並列かつ同時に読み出しを
行うことによって、試験時間をある程度短縮することが
できる。なお、図６に示すように、並列に読み出したデ
ータを比較できる並列試験回路１１１を内蔵して、装置
内部で良否の判定を行うようにしたものもある。
【０００３】
【発明が解決しようとする課題】ところで、メモリアレ
イ内で対角方向のメモリセルに書き込みを行うダイアゴ
ナル系試験パターンは、比較的、不良検出率が高いこと
が知られている。例えば、メモリアレイ内に市松模様の
ように交互にデータを書き込むチェッカーボードパター
ン,メモリアレイの対角線上にデータを書き込むダイア
ゴナルパターンなどが挙げられる。しかしながら、上記
従来の半導体記憶装置では、アドレス指定がシーケンシ
ャル(順次変化)にしかならないため、ダイアゴナル系試
験パターンを採用できず、不良検出率を高めることがで
きない。この結果、試験時間を十分には短縮できないと
いう問題がある。さらに、書き込みと読み出しの制御を
装置外部から行っているため、制御信号が伝わるのに時
間がかかり、動作速度が遅くなっている。この結果、試
験時間を十分には短縮できないという問題がある。
イ内で対角方向のメモリセルに書き込みを行うダイアゴ
ナル系試験パターンは、比較的、不良検出率が高いこと
が知られている。例えば、メモリアレイ内に市松模様の
ように交互にデータを書き込むチェッカーボードパター
ン,メモリアレイの対角線上にデータを書き込むダイア
ゴナルパターンなどが挙げられる。しかしながら、上記
従来の半導体記憶装置では、アドレス指定がシーケンシ
ャル(順次変化)にしかならないため、ダイアゴナル系試
験パターンを採用できず、不良検出率を高めることがで
きない。この結果、試験時間を十分には短縮できないと
いう問題がある。さらに、書き込みと読み出しの制御を
装置外部から行っているため、制御信号が伝わるのに時
間がかかり、動作速度が遅くなっている。この結果、試
験時間を十分には短縮できないという問題がある。
【０００４】そこで、この発明の目的は、試験時間を大
幅に短縮できる半導体記憶装置を提供することにある。
幅に短縮できる半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体記憶装置は、上記行列状に配され
たメモリアレイと、このメモリアレイの行方向の選択を
行う行デコーダとの間に設けられ、制御信号を受けてシ
フトを行う行シフトレジスタと、上記メモリアレイと、
このメモリアレイの列方向の選択を行う列デコーダとの
間に設けられ、制御信号を受けてシフトを行う列シフト
レジスタと、制御信号を出力して、上記行シフトレジス
タおよび列シフトレジスタを制御する制御手段を備えた
ことを特徴としている。
め、この発明の半導体記憶装置は、上記行列状に配され
たメモリアレイと、このメモリアレイの行方向の選択を
行う行デコーダとの間に設けられ、制御信号を受けてシ
フトを行う行シフトレジスタと、上記メモリアレイと、
このメモリアレイの列方向の選択を行う列デコーダとの
間に設けられ、制御信号を受けてシフトを行う列シフト
レジスタと、制御信号を出力して、上記行シフトレジス
タおよび列シフトレジスタを制御する制御手段を備えた
ことを特徴としている。
【０００６】また、上記制御手段は上記行シフトレジス
タと列シフトレジスタとを同時にシフトさせるのが望ま
しい。
タと列シフトレジスタとを同時にシフトさせるのが望ま
しい。
【０００７】
【作用】この半導体記憶装置は、メモリアレイと行デコ
ーダとの間,メモリアレイと列デコーダとの間に、それ
ぞれ制御信号によって制御される行シフトレジスタ,列
シフトレジスタを有しているので、制御手段が様々な制
御信号を発生することによって、アドレス指定を様々な
パターンで変化させることができる。したがって、不良
検出率の高い試験パターンを採用でき、この結果、試験
時間が短縮される。また、装置内部で書き込み,読み出
しの動作を制御するので、従来に比して動作速度が極め
て速くなり、試験時間がさらに短縮される。
ーダとの間,メモリアレイと列デコーダとの間に、それ
ぞれ制御信号によって制御される行シフトレジスタ,列
シフトレジスタを有しているので、制御手段が様々な制
御信号を発生することによって、アドレス指定を様々な
パターンで変化させることができる。したがって、不良
検出率の高い試験パターンを採用でき、この結果、試験
時間が短縮される。また、装置内部で書き込み,読み出
しの動作を制御するので、従来に比して動作速度が極め
て速くなり、試験時間がさらに短縮される。
【０００８】また、上記制御手段は上記行シフトレジス
タと列シフトレジスタとを同時にシフトさせる場合、不
良検出率の高いダイアゴナル系試験パターンを採用する
ことができる。すなわち、行シフトレジスタ,列シフト
レジスタにそれぞれ論理“１"を書き込んだ後、上記行
シフトレジスタ,列シフトレジスタを同時にシフトさせ
つつメモリアレイにデータを書き込む。これにより、メ
モリアレイ内で対角方向のメモリセルにデータが書き込
まれる。したがって、機能試験が高速に行なわれる。
タと列シフトレジスタとを同時にシフトさせる場合、不
良検出率の高いダイアゴナル系試験パターンを採用する
ことができる。すなわち、行シフトレジスタ,列シフト
レジスタにそれぞれ論理“１"を書き込んだ後、上記行
シフトレジスタ,列シフトレジスタを同時にシフトさせ
つつメモリアレイにデータを書き込む。これにより、メ
モリアレイ内で対角方向のメモリセルにデータが書き込
まれる。したがって、機能試験が高速に行なわれる。
【０００９】
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。
より詳細に説明する。
【００１０】図１は、この発明の一実施例の半導体記憶
装置を示している。この半導体記憶装置は、行列状に配
されたメモリアレイ２０と、メモリアレイ２０の行方向
の選択を行う行デコーダ３０と、メモリアレイ２０の列
方向の選択を行う列デコーダ４０を備え、また、標準的
な読み出し書き込み回路１０を備えている。上記メモリ
アレイ２０と行デコーダ３０との間に行シフトレジスタ
１が設けられる一方、メモリアレイ２０と列デコーダ４
０との間に列シフトレジスタ２が設けられている。上記
行シフトレジスタ１,列シフトレジスタ２は、パターン
制御回路(制御手段)３からの制御信号ＵＰ,ＤＮ,ＴＨに
よってシフトアップ,シフトダウンまたはシフト停止を
行う。
装置を示している。この半導体記憶装置は、行列状に配
されたメモリアレイ２０と、メモリアレイ２０の行方向
の選択を行う行デコーダ３０と、メモリアレイ２０の列
方向の選択を行う列デコーダ４０を備え、また、標準的
な読み出し書き込み回路１０を備えている。上記メモリ
アレイ２０と行デコーダ３０との間に行シフトレジスタ
１が設けられる一方、メモリアレイ２０と列デコーダ４
０との間に列シフトレジスタ２が設けられている。上記
行シフトレジスタ１,列シフトレジスタ２は、パターン
制御回路(制御手段)３からの制御信号ＵＰ,ＤＮ,ＴＨに
よってシフトアップ,シフトダウンまたはシフト停止を
行う。
【００１１】この行シフトレジスタ１,列シフトレジス
タ２の単位セルは、図２に示すように、フリップフロッ
プ５０と、上記制御信号ＴＨによって制御されるスイッ
チＳＷを有している。機能試験を行わない通常動作時に
は、パターン制御回路３が発生する制御信号ＴＨは高
(Ｈ)レベルとなって、シフトレジスタ１,２の各単位セ
ルは透過モードとなる(図２に示す状態)。透過モードで
は、各単位セルがデコーダ３０,４０からの信号をメモ
リアレイ２０側へメモリアレイ２０側へそのまま通過さ
せる。したがって、動作速度を損なわずに試験機能を停
止することができる。一方、機能試験を行う時は、上記
制御信号ＴＨは低(Ｌ)レベルとなる。シフトレジスタ
１,２のシフトの向きは各フリップフロップ５０のＤ端
子に入力される制御信号ＵＰ,ＤＮによって定まり、実
際のシフトはφ端子にパルス状のクロック信号ＣＫが入
力されたタイミングで起こる。
タ２の単位セルは、図２に示すように、フリップフロッ
プ５０と、上記制御信号ＴＨによって制御されるスイッ
チＳＷを有している。機能試験を行わない通常動作時に
は、パターン制御回路３が発生する制御信号ＴＨは高
(Ｈ)レベルとなって、シフトレジスタ１,２の各単位セ
ルは透過モードとなる(図２に示す状態)。透過モードで
は、各単位セルがデコーダ３０,４０からの信号をメモ
リアレイ２０側へメモリアレイ２０側へそのまま通過さ
せる。したがって、動作速度を損なわずに試験機能を停
止することができる。一方、機能試験を行う時は、上記
制御信号ＴＨは低(Ｌ)レベルとなる。シフトレジスタ
１,２のシフトの向きは各フリップフロップ５０のＤ端
子に入力される制御信号ＵＰ,ＤＮによって定まり、実
際のシフトはφ端子にパルス状のクロック信号ＣＫが入
力されたタイミングで起こる。
【００１２】また、上記パターン制御回路３は、読み出
し書き込み制御回路１０に対して書き込みを指示する書
き込み信号ＷＲと読み出しを指示する読み出し信号ＲＤ
を出力する。読み出し書き込み制御回路１０は、上記信
号ＷＲ,ＲＤを受けたとき通常の手順でメモリアレイ２
０にデータを書き込み、読み出しを行う。なお、反転信
号Ｘは、装置外部から入力された書き込みデータを反転
させる信号である。
し書き込み制御回路１０に対して書き込みを指示する書
き込み信号ＷＲと読み出しを指示する読み出し信号ＲＤ
を出力する。読み出し書き込み制御回路１０は、上記信
号ＷＲ,ＲＤを受けたとき通常の手順でメモリアレイ２
０にデータを書き込み、読み出しを行う。なお、反転信
号Ｘは、装置外部から入力された書き込みデータを反転
させる信号である。
【００１３】図５は、メモリアレイ２０にチェッカーボ
ードパターンを書き込む場合のタイミングチャートを例
示している。この例では、まず、シフトレジスタ１,２
を初期化する。すなわち、同図に示すようにアドレスデ
ータを反転させつつ、パルス状のクロック信号ＣＫを発
生させて、シフトレジスタ１,２に交互のパターンをセ
ットする。この動作は、シフトレジスタ１,２をセット
するだけであるから、高速に行うことができる。この
後、反転信号Ｘ,読み出し信号ＲＤ,書き込み信号ＷＲ,
クロック信号ＣＫをそれぞれ所定のレベルに変化させ
て、メモリアレイ２０に論理“０",論理“１"を書き込
む。この手順によれば、市松模様の最小単位（２行２
列）を構成する４つの書き込みサイクルと４つのシフト
サイクルでもって、メモリアレイ２０の全領域にチェッ
カーボードパターンを書き込むことができる。したがっ
て、従来に比して試験時間を大幅に短縮することができ
る。
ードパターンを書き込む場合のタイミングチャートを例
示している。この例では、まず、シフトレジスタ１,２
を初期化する。すなわち、同図に示すようにアドレスデ
ータを反転させつつ、パルス状のクロック信号ＣＫを発
生させて、シフトレジスタ１,２に交互のパターンをセ
ットする。この動作は、シフトレジスタ１,２をセット
するだけであるから、高速に行うことができる。この
後、反転信号Ｘ,読み出し信号ＲＤ,書き込み信号ＷＲ,
クロック信号ＣＫをそれぞれ所定のレベルに変化させ
て、メモリアレイ２０に論理“０",論理“１"を書き込
む。この手順によれば、市松模様の最小単位（２行２
列）を構成する４つの書き込みサイクルと４つのシフト
サイクルでもって、メモリアレイ２０の全領域にチェッ
カーボードパターンを書き込むことができる。したがっ
て、従来に比して試験時間を大幅に短縮することができ
る。
【００１４】図６は、メモリアレイ２０にダイアゴナル
パターンを書き込むタイミングチャートを例示してい
る。同図に示すように、ダイアゴナルパターンは、行シ
フトレジスタ１,列シフトレジスタ２を同時にシフトさ
せることで短時間で容易に書き込むことができる。した
がって、従来に比して試験時間を大幅に短縮することが
できる。
パターンを書き込むタイミングチャートを例示してい
る。同図に示すように、ダイアゴナルパターンは、行シ
フトレジスタ１,列シフトレジスタ２を同時にシフトさ
せることで短時間で容易に書き込むことができる。した
がって、従来に比して試験時間を大幅に短縮することが
できる。
【００１５】また、上に述べた試験パターンは、装置内
部で書き込み,読み出しの動作を制御するので、従来に
比して動作を高速化でき、試験時間をさらに短縮するこ
とができる。
部で書き込み,読み出しの動作を制御するので、従来に
比して動作を高速化でき、試験時間をさらに短縮するこ
とができる。
【００１６】
【発明の効果】以上より明らかなように、この発明の発
明の半導体記憶装置は、メモリアレイと行デコーダとの
間,メモリアレイと列デコーダとの間に、それぞれ行シ
フトレジスタ,列シフトレジスタを設けて、制御手段が
出力する制御信号によって上記行シフトレジスタ,列シ
フトレジスタを制御しているので、アドレス指定を様々
なパターンで変化させることができる。したがって、不
良検出率の高い試験パターンを採用でき、この結果、試
験時間を短縮するこができる。また、装置内部で書き込
み,読み出しの動作を制御するので、従来に比して動作
を高速化でき、試験時間をさらに短縮することができ
る。
明の半導体記憶装置は、メモリアレイと行デコーダとの
間,メモリアレイと列デコーダとの間に、それぞれ行シ
フトレジスタ,列シフトレジスタを設けて、制御手段が
出力する制御信号によって上記行シフトレジスタ,列シ
フトレジスタを制御しているので、アドレス指定を様々
なパターンで変化させることができる。したがって、不
良検出率の高い試験パターンを採用でき、この結果、試
験時間を短縮するこができる。また、装置内部で書き込
み,読み出しの動作を制御するので、従来に比して動作
を高速化でき、試験時間をさらに短縮することができ
る。
【００１７】また、上記制御手段は上記行シフトレジス
タと列シフトレジスタとを同時にシフトさせる場合、不
良検出率の高いダイアゴナル系試験パターンを採用し
て、メモリアレイ内で対角方向のメモリセルにデータを
書き込むことができる。したがって、機能試験を高速に
行うことができる。
タと列シフトレジスタとを同時にシフトさせる場合、不
良検出率の高いダイアゴナル系試験パターンを採用し
て、メモリアレイ内で対角方向のメモリセルにデータを
書き込むことができる。したがって、機能試験を高速に
行うことができる。
【図１】 この発明の一実施例の半導体記憶装置の構成
を示す図である。
を示す図である。
【図２】 上記半導体記憶装置を構成する行シフトレジ
スタ,列シフトレジスタの単位セルを示す図である。
スタ,列シフトレジスタの単位セルを示す図である。
【図３】 チェッカーボードパターンを書き込む場合の
上記半導体記憶装置の動作タイミングを示す図である。
上記半導体記憶装置の動作タイミングを示す図である。
【図４】 ダイアゴナルパターンを書き込む場合の上記
半導体記憶装置の動作タイミングを示す図である。
半導体記憶装置の動作タイミングを示す図である。
【図５】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図６】 従来の半導体記憶装置の構成を示す図であ
る。
る。
１ 行シフトレジスタ ２ 列シフトレジスタ ３ パターン制御回路 ４,５,６,７,８９,１１ 制御信号線 １０ 読み出し書き込み回路 ２０ メモリアレイ ３０ 行デコーダ ４０ 列デコーダ ５０ フリップフロップ
Claims (2)
- 【請求項１】 上記行列状に配されたメモリアレイと、
このメモリアレイの行方向の選択を行う行デコーダとの
間に設けられ、制御信号を受けてシフトを行う行シフト
レジスタと、 上記メモリアレイと、このメモリアレイの列方向の選択
を行う列デコーダとの間に設けられ、制御信号を受けて
シフトを行う列シフトレジスタと、 制御信号を出力して、上記行シフトレジスタおよび列シ
フトレジスタを制御する制御手段を備えたことを特徴と
する半導体記憶装置。 - 【請求項２】 上記制御手段は、上記行シフトレジスタ
と列シフトレジスタとを同時にシフトさせることを特徴
とする請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287488A JPH05128896A (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287488A JPH05128896A (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128896A true JPH05128896A (ja) | 1993-05-25 |
Family
ID=17717994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287488A Pending JPH05128896A (ja) | 1991-11-01 | 1991-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871696B1 (ko) * | 2007-01-08 | 2008-12-05 | 삼성전자주식회사 | 메모리 진단 테스트 회로 및 그 테스트 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 |
-
1991
- 1991-11-01 JP JP3287488A patent/JPH05128896A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128644A (ja) * | 1973-04-09 | 1974-12-10 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871696B1 (ko) * | 2007-01-08 | 2008-12-05 | 삼성전자주식회사 | 메모리 진단 테스트 회로 및 그 테스트 방법 |
| US7747914B2 (en) | 2007-01-08 | 2010-06-29 | Samsung Electronics Co., Ltd. | Memory diagnosis test circuit and test method using the same |
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