JPH05129552A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05129552A JPH05129552A JP3285324A JP28532491A JPH05129552A JP H05129552 A JPH05129552 A JP H05129552A JP 3285324 A JP3285324 A JP 3285324A JP 28532491 A JP28532491 A JP 28532491A JP H05129552 A JPH05129552 A JP H05129552A
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Abstract
(57)【要約】
【目的】ＤＲＡＭのメモリセルアレー端でリフロー性を
有する絶縁膜が薄くなるために、ビット線が他の導体層
と短絡してしまうことを防止する。 【構成】ビット線１１２に平行な方向のメモリセルアレ
ー領域の端で、ビット線コンタクトＣ２ａと隣接する領
域との間にメモリセルを構成する導体層の少くとも１つ
以上を、メモリセルとほほ同一パターンで挿入すること
により、メモリセルアレー端のビット線コンタクトでビ
ット線と他に導体層とが短絡することを防止するように
した。
有する絶縁膜が薄くなるために、ビット線が他の導体層
と短絡してしまうことを防止する。 【構成】ビット線１１２に平行な方向のメモリセルアレ
ー領域の端で、ビット線コンタクトＣ２ａと隣接する領
域との間にメモリセルを構成する導体層の少くとも１つ
以上を、メモリセルとほほ同一パターンで挿入すること
により、メモリセルアレー端のビット線コンタクトでビ
ット線と他に導体層とが短絡することを防止するように
した。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関し、特にダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）とその製造方法に関する。
の製造方法に関し、特にダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）とその製造方法に関する。
【０００２】
【従来の技術】従来のキャパシタをＭＯＳトランジスタ
のゲート電極上に積上げた構造のＤＲＡＭメモリセル
（以下スタック型メモリセルと示す）を有するＤＲＡＭ
のセンス増幅器もしくは、プリチャージ回路側のメモリ
セルアレー端部の形状を図６に示す。また図６のＡ−Ａ
線断面図およびＢ−Ｂ線断面図をそれぞれ図７および図
８に示す。ただし、便宜上、図７および図８にはビット
線を示していない。
のゲート電極上に積上げた構造のＤＲＡＭメモリセル
（以下スタック型メモリセルと示す）を有するＤＲＡＭ
のセンス増幅器もしくは、プリチャージ回路側のメモリ
セルアレー端部の形状を図６に示す。また図６のＡ−Ａ
線断面図およびＢ−Ｂ線断面図をそれぞれ図７および図
８に示す。ただし、便宜上、図７および図８にはビット
線を示していない。
【０００３】増幅器もしくはプリチャージ回路側のメモ
リセルアレー端部にはビット線１２の１本おきにビット
線コンタクト（ビット線とＮ+ 型拡散層のコンタクトＣ
２αａ）が配列されている。
リセルアレー端部にはビット線１２の１本おきにビット
線コンタクト（ビット線とＮ+ 型拡散層のコンタクトＣ
２αａ）が配列されている。
【０００４】
【発明が解決しようとする課題】この従来のスタック型
ＤＲＡＭの場合メモリセルアレー領域にはキャパシタの
電荷蓄積電極（以下スタックポリシリコン電極と記す）
および容量対向電極（以下容量ポリシリコン電極と記
す）が存在するため、メモリセルアレー領域と、隣接領
域例えばセンス増幅器領域およびプリチャージ回路領域
とでかなり大きな段差が存在する。
ＤＲＡＭの場合メモリセルアレー領域にはキャパシタの
電荷蓄積電極（以下スタックポリシリコン電極と記す）
および容量対向電極（以下容量ポリシリコン電極と記
す）が存在するため、メモリセルアレー領域と、隣接領
域例えばセンス増幅器領域およびプリチャージ回路領域
とでかなり大きな段差が存在する。
【０００５】具体的には、スタックポリシリコン電極７
の膜厚が３００ｎｍ、容量ポリシリコン電極９の膜厚が
１５０ｎｍの場合、メモリセルアレー領域と隣接領域と
の段差は約５０ｎｍとなる。容量ポリシリコン電極９の
パターニング終了後、厚さ１００ｎｍ程度の酸化シリコ
ン膜を第２層間絶縁膜１０としてＣＶＤ法により形成し
た後、厚さ５００ｎｍ程度のＢＰＳＧ膜を成長し、熱処
理によりリフローした後の第３層間絶縁膜１１形状がそ
れぞれ図７および図８に示されているが、前述した段差
のためにリフロー時にＢＰＳＧ膜が凸部から凹部に流れ
こみメモリセルアレー端部では図４に示すように容量ポ
リシリコン電極９のコーナー部でＢＰＳＧの膜厚が非常
に薄くなってしまう。
の膜厚が３００ｎｍ、容量ポリシリコン電極９の膜厚が
１５０ｎｍの場合、メモリセルアレー領域と隣接領域と
の段差は約５０ｎｍとなる。容量ポリシリコン電極９の
パターニング終了後、厚さ１００ｎｍ程度の酸化シリコ
ン膜を第２層間絶縁膜１０としてＣＶＤ法により形成し
た後、厚さ５００ｎｍ程度のＢＰＳＧ膜を成長し、熱処
理によりリフローした後の第３層間絶縁膜１１形状がそ
れぞれ図７および図８に示されているが、前述した段差
のためにリフロー時にＢＰＳＧ膜が凸部から凹部に流れ
こみメモリセルアレー端部では図４に示すように容量ポ
リシリコン電極９のコーナー部でＢＰＳＧの膜厚が非常
に薄くなってしまう。
【０００６】ビット線１２としては通常タングステンシ
リサイド等の導電膜が用いられるが、ビット線コンタク
トでのカバレッジを良好にするために公知のウェットエ
ッチングとドライエッチング技術を順次用いてコンタク
ト孔を形成する。そうすると図示のように上部の凹みＣ
２ａ，Ｃ２αａとその底部の垂直な孔Ｃ２ｂ，Ｃ２αｂ
とからなるコンタクト孔が形成される。前述したカバレ
ッジを良好にするためウェットエッチを十分に行なう方
がよいけれども、そうすると容量ポリシリコン電極のコ
ーナー部のＢＰＳＧ膜および酸化シリコン膜がエッチン
グされすぎて、メモリセルアレーの端部で容量ポリシリ
コン電極９とビット線１２とが短絡してしまうおそれが
ある。
リサイド等の導電膜が用いられるが、ビット線コンタク
トでのカバレッジを良好にするために公知のウェットエ
ッチングとドライエッチング技術を順次用いてコンタク
ト孔を形成する。そうすると図示のように上部の凹みＣ
２ａ，Ｃ２αａとその底部の垂直な孔Ｃ２ｂ，Ｃ２αｂ
とからなるコンタクト孔が形成される。前述したカバレ
ッジを良好にするためウェットエッチを十分に行なう方
がよいけれども、そうすると容量ポリシリコン電極のコ
ーナー部のＢＰＳＧ膜および酸化シリコン膜がエッチン
グされすぎて、メモリセルアレーの端部で容量ポリシリ
コン電極９とビット線１２とが短絡してしまうおそれが
ある。
【０００７】この問題を回避するために、ウェットエッ
チ量を少なくすると、今度はメモリセルアレーの内部領
域におけるコンタクト孔の上部の凹みＣ２ａが小さくな
りビット線コンタクトのカバレッジが悪くなるという問
題点があった。
チ量を少なくすると、今度はメモリセルアレーの内部領
域におけるコンタクト孔の上部の凹みＣ２ａが小さくな
りビット線コンタクトのカバレッジが悪くなるという問
題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、ＭＩＳトランジスタのスタック型キャパシタからな
るＤＲＡＭセルをビット線とワード線の交差位置に配し
てなるメモリセルアレーを有する半導体記憶装置におい
て、前記メモリセルアレーの前記ビット線と平行な方向
の端部に、前記ＤＲＡＭセルのＭＩＳトランジスタのゲ
ート電極をワード線方向に連結したワード電極と同形同
層のダミーワード電極、前記スタック型キャパシタを構
成する電荷蓄積電極および対向電極とそれぞれ同層で前
記ダミーワード電極の外側に配置された所定形状のダミ
ー第１導電膜およびダミー第２導電膜の３者のうち少な
くとも一つを設けて前記メモリセルアレー内におけるビ
ット線とＭＩＳトランジスタのソース・ドレイン領域を
つなぐコンタクト孔の形状の差異を少なくしたというも
のである。
は、ＭＩＳトランジスタのスタック型キャパシタからな
るＤＲＡＭセルをビット線とワード線の交差位置に配し
てなるメモリセルアレーを有する半導体記憶装置におい
て、前記メモリセルアレーの前記ビット線と平行な方向
の端部に、前記ＤＲＡＭセルのＭＩＳトランジスタのゲ
ート電極をワード線方向に連結したワード電極と同形同
層のダミーワード電極、前記スタック型キャパシタを構
成する電荷蓄積電極および対向電極とそれぞれ同層で前
記ダミーワード電極の外側に配置された所定形状のダミ
ー第１導電膜およびダミー第２導電膜の３者のうち少な
くとも一つを設けて前記メモリセルアレー内におけるビ
ット線とＭＩＳトランジスタのソース・ドレイン領域を
つなぐコンタクト孔の形状の差異を少なくしたというも
のである。
【０００９】また本発明の半導体記憶装置の製造方法
は、第１導電型半導体基板の表面部に選択的に素子分離
絶縁構造体を形成することによってメモリセルアレーを
形成する所定領域にアレー状に配置された複数のトラン
ジスタ形成領域を区画する工程と、前記トランジスタ形
成領域の前記第１導電型半導体基板表面にゲート絶縁膜
を形成する工程と、前記トランジスタ形成領域上を横断
するワード線を形成する予定領域のうち周辺部を除く部
分にワード電極を形成する工程と、前記ワード電極およ
び素子分離絶縁構造体をマスクとしてイオン注入を行な
い前記ワード電極の両側に一対の第２導電型拡散層を形
成する工程と、第１層間絶縁膜を堆積する工程と、前記
第１層間絶縁膜の前記第２導電型拡散層の一方の上部に
第１のコンタクト孔を形成する工程と、前記第１のコン
タクト孔部とその近傍に選択的に第１導電膜を形成する
工程と、前記第１導電膜の表面にキャパシタ絶縁膜を形
成する工程と、前記第１のコンタクト孔の設けられてい
ない他方の第２導電型拡散層の上部とその近傍を除く領
域に第２導電膜を形成する工程と、第２層間絶縁および
熱流動性の第３層間絶縁膜を形成したのち加熱してリフ
ロー処理を行なう工程と、前記他方の第２導電型拡散層
上にウェットエッチングとドライエッチングにより第２
のコンタクト孔を形成する工程と、前記第２のコンタク
ト孔部で前記他方の第２導電型拡散層に接触するビッド
線を形成する工程とを有し、前記周辺のワード線を形成
する予定領域に前記ワード線と同時にダミーワード線を
形成する工程、前記周辺のワード線を形成する予定領域
上に前記第１導電膜と同時にダミー第１導電膜を形成す
る工程または前記ダミー第１導電膜もしくはその予定領
域上に前記第２導電膜と同時にダミー第２導電膜を形成
する工程の少なくとも一つを有するというものである。
は、第１導電型半導体基板の表面部に選択的に素子分離
絶縁構造体を形成することによってメモリセルアレーを
形成する所定領域にアレー状に配置された複数のトラン
ジスタ形成領域を区画する工程と、前記トランジスタ形
成領域の前記第１導電型半導体基板表面にゲート絶縁膜
を形成する工程と、前記トランジスタ形成領域上を横断
するワード線を形成する予定領域のうち周辺部を除く部
分にワード電極を形成する工程と、前記ワード電極およ
び素子分離絶縁構造体をマスクとしてイオン注入を行な
い前記ワード電極の両側に一対の第２導電型拡散層を形
成する工程と、第１層間絶縁膜を堆積する工程と、前記
第１層間絶縁膜の前記第２導電型拡散層の一方の上部に
第１のコンタクト孔を形成する工程と、前記第１のコン
タクト孔部とその近傍に選択的に第１導電膜を形成する
工程と、前記第１導電膜の表面にキャパシタ絶縁膜を形
成する工程と、前記第１のコンタクト孔の設けられてい
ない他方の第２導電型拡散層の上部とその近傍を除く領
域に第２導電膜を形成する工程と、第２層間絶縁および
熱流動性の第３層間絶縁膜を形成したのち加熱してリフ
ロー処理を行なう工程と、前記他方の第２導電型拡散層
上にウェットエッチングとドライエッチングにより第２
のコンタクト孔を形成する工程と、前記第２のコンタク
ト孔部で前記他方の第２導電型拡散層に接触するビッド
線を形成する工程とを有し、前記周辺のワード線を形成
する予定領域に前記ワード線と同時にダミーワード線を
形成する工程、前記周辺のワード線を形成する予定領域
上に前記第１導電膜と同時にダミー第１導電膜を形成す
る工程または前記ダミー第１導電膜もしくはその予定領
域上に前記第２導電膜と同時にダミー第２導電膜を形成
する工程の少なくとも一つを有するというものである。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例のメモリセルアレ
ーの端部を示す半導体チップの平面図、図２は図１のＡ
−Ａ線断面図である。ただし、図２には便宜上ビット線
は示していない。
ーの端部を示す半導体チップの平面図、図２は図１のＡ
−Ａ線断面図である。ただし、図２には便宜上ビット線
は示していない。
【００１２】メモリセルアレーのビット線１１２と平行
な方向の端部（センス増幅器もしくはプリチャージ回路
側の端部）のビット線コンタクト孔Ｃ２ａ，Ｃ２ｂの外
側にダミーゲート酸化膜１０３ａ，ダミーワード電極１
０４ａ，ダミースタックポリシリコン膜１０７ｂ，ダミ
ー容量絶縁膜１０８ａ，ダミー容量ポリシリコン膜１０
９ａが設けられている。従って、ビット線コンタクト孔
をエッチングで形成するとき、メモリセルアレーの全域
において条件は均一となるので、従来問題となっていた
メモリセルアレー端でビット線と容量ポリシリコン膜１
０９の短絡を防ぐことができる。ビット線を形成するシ
リサイド膜がビット線コンタクト部で十分なカバレッジ
を有するように、ウェットおよびドライエッチングを併
用してビット線コンタクト孔を形成する際にウェットエ
ッチングを十分に行なうことができる。
な方向の端部（センス増幅器もしくはプリチャージ回路
側の端部）のビット線コンタクト孔Ｃ２ａ，Ｃ２ｂの外
側にダミーゲート酸化膜１０３ａ，ダミーワード電極１
０４ａ，ダミースタックポリシリコン膜１０７ｂ，ダミ
ー容量絶縁膜１０８ａ，ダミー容量ポリシリコン膜１０
９ａが設けられている。従って、ビット線コンタクト孔
をエッチングで形成するとき、メモリセルアレーの全域
において条件は均一となるので、従来問題となっていた
メモリセルアレー端でビット線と容量ポリシリコン膜１
０９の短絡を防ぐことができる。ビット線を形成するシ
リサイド膜がビット線コンタクト部で十分なカバレッジ
を有するように、ウェットおよびドライエッチングを併
用してビット線コンタクト孔を形成する際にウェットエ
ッチングを十分に行なうことができる。
【００１３】なお、本実施例において、ダミーワード電
極１０４ａはワード電極１０４と同じ幅を有している
が、ダミー容量ポリシリコン膜１０９ａ等は、ビット線
１１２方向で短くなっている。いわばダミーキャパシタ
は動作上不要のものであるから、前述したビット線コン
タクト孔を均一化できる範囲で適当に寸法を定めればよ
い。
極１０４ａはワード電極１０４と同じ幅を有している
が、ダミー容量ポリシリコン膜１０９ａ等は、ビット線
１１２方向で短くなっている。いわばダミーキャパシタ
は動作上不要のものであるから、前述したビット線コン
タクト孔を均一化できる範囲で適当に寸法を定めればよ
い。
【００１４】次に、この実施例の製造方法（半導体記憶
装置の製造方法の一実施例にあたる）について説明す
る。
装置の製造方法の一実施例にあたる）について説明す
る。
【００１５】まず、図２，図３に示すようにＰ型シリコ
ン基板の表面部に選択的にフィールド酸化膜１０２（素
子分離絶縁構造体）を形成することによってメモリセル
アレーを形成する所定領域にアレー状に複数のトランジ
スタ形成領域１１３を区画する。ここでトランジスタ形
成領域のうちアレー端部のものはダミートランジスタ形
成領域と称すべきであるが、特に誤解を生じる恐れはな
いと思われるので区別しない。以下、説明の便宜上、必
要のない場合はダミーなる語は省略することがある。次
に、トランジスタ形成領域１１３のＰ型シリコン基板表
面にゲート酸化膜（図２の１０３）を形成し、トランジ
スタ形成領域１１３を横断するワード電極１０４および
ダミーワード電極１０４ａを形成し、フィールド酸化膜
１０２およびワード電極１０４，１０４ａをマスクとし
てイオン注入を行ないワード電極１０４，１０４ａの両
側に一対のＮ+ 型拡散層１０５（図２に斜線で表示）を
形成する。
ン基板の表面部に選択的にフィールド酸化膜１０２（素
子分離絶縁構造体）を形成することによってメモリセル
アレーを形成する所定領域にアレー状に複数のトランジ
スタ形成領域１１３を区画する。ここでトランジスタ形
成領域のうちアレー端部のものはダミートランジスタ形
成領域と称すべきであるが、特に誤解を生じる恐れはな
いと思われるので区別しない。以下、説明の便宜上、必
要のない場合はダミーなる語は省略することがある。次
に、トランジスタ形成領域１１３のＰ型シリコン基板表
面にゲート酸化膜（図２の１０３）を形成し、トランジ
スタ形成領域１１３を横断するワード電極１０４および
ダミーワード電極１０４ａを形成し、フィールド酸化膜
１０２およびワード電極１０４，１０４ａをマスクとし
てイオン注入を行ないワード電極１０４，１０４ａの両
側に一対のＮ+ 型拡散層１０５（図２に斜線で表示）を
形成する。
【００１６】次に、図２，図４に示すように、第１層間
絶縁膜１０６を堆積し、ワード電極１０４の両側のＮ+
型拡散層１０４の一方の上部に第１のコンタクト孔Ｃ１
を形成する。第１のコンタクト孔Ｃ１はダミーワード電
極１０４ａの両側のＮ+ 型拡散層上には形成しない。次
に、第１のコンタクト孔部とその近傍にスタックポリシ
リコン膜１０７（第１導電膜）を形成する。このとき、
ダミーワード電極１０４ａの外側の、もしワード電極な
ら第１のコンタクト孔を設けたであろう箇所（図４に２
点鎖線で囲った部分）のダミーワード電極１０４ａ寄り
にダミースタックポリシリコン膜１０７ａ，１０７ｂを
形成する。次に、図２，図５に示すように、スタックポ
リシリコン膜１０７，ダミースタックポリシリコン膜１
０７ａ，１０７ｂ上にそれぞれ容量絶縁膜１０８，ダミ
ー容量絶縁膜１０８ａ，さらに容量ポリシリコン膜１０
９（対向電極）を形成する。ここで容量ポリシリコン膜
１０９はダミー容量絶縁膜上にも延びていて、ダミー容
量ポリシリコン膜と一体になっている。また、ビット線
コンタクトを設ける部分には８角形の穴がある。次に、
第２層間絶縁膜１１０，第３層間絶縁膜１１１（ＢＰＳ
Ｇ膜）を堆積し、リフロー処理を行ない、ウェットエッ
チングにより第２のコンタクト孔（ビット線コンタクト
孔）の上部の凹みＣ２ａを形成したのみ、ドライエッチ
ングにより垂直孔Ｃ２ｂを形成する。このように、ダミ
ーを設けることによって全てのビット線コンタクト孔の
形状を均一にできる。従って、次に、形成するタングス
テンシリサイドなどのビット線１１２のカバレッジを良
好にし、かつ、容量ポリシリコン膜１０９との短絡を防
止できる。
絶縁膜１０６を堆積し、ワード電極１０４の両側のＮ+
型拡散層１０４の一方の上部に第１のコンタクト孔Ｃ１
を形成する。第１のコンタクト孔Ｃ１はダミーワード電
極１０４ａの両側のＮ+ 型拡散層上には形成しない。次
に、第１のコンタクト孔部とその近傍にスタックポリシ
リコン膜１０７（第１導電膜）を形成する。このとき、
ダミーワード電極１０４ａの外側の、もしワード電極な
ら第１のコンタクト孔を設けたであろう箇所（図４に２
点鎖線で囲った部分）のダミーワード電極１０４ａ寄り
にダミースタックポリシリコン膜１０７ａ，１０７ｂを
形成する。次に、図２，図５に示すように、スタックポ
リシリコン膜１０７，ダミースタックポリシリコン膜１
０７ａ，１０７ｂ上にそれぞれ容量絶縁膜１０８，ダミ
ー容量絶縁膜１０８ａ，さらに容量ポリシリコン膜１０
９（対向電極）を形成する。ここで容量ポリシリコン膜
１０９はダミー容量絶縁膜上にも延びていて、ダミー容
量ポリシリコン膜と一体になっている。また、ビット線
コンタクトを設ける部分には８角形の穴がある。次に、
第２層間絶縁膜１１０，第３層間絶縁膜１１１（ＢＰＳ
Ｇ膜）を堆積し、リフロー処理を行ない、ウェットエッ
チングにより第２のコンタクト孔（ビット線コンタクト
孔）の上部の凹みＣ２ａを形成したのみ、ドライエッチ
ングにより垂直孔Ｃ２ｂを形成する。このように、ダミ
ーを設けることによって全てのビット線コンタクト孔の
形状を均一にできる。従って、次に、形成するタングス
テンシリサイドなどのビット線１１２のカバレッジを良
好にし、かつ、容量ポリシリコン膜１０９との短絡を防
止できる。
【００１７】本実施例ではメモリセルアレー端のビット
線コンタクト孔の形状を他の領域のビット線コンタクト
孔と全く同じ形状になるようにダミーワード線，ダミー
スタックポリシリコン膜およびダミー容量ポリシリコン
膜の全てをメモリセルアレー端のビット線コンタクト孔
より隣接領域側に存在するようにしたが、これらのダミ
ーのうちの１つだけを設けてもメモリセルアレー部の凸
部から隣接領域（凹部）に流れ込むＢＰＳＧの量を少な
くすることができコンタクト孔形成のためのウェットエ
ッチ量を多くしてもビット線と容量ポリシリコン膜の短
絡防止に寄与することは明らかである。ダミーワード線
のみを設けるときは、メモリセルアレー部と隣接領域の
間に挿入するパターンのサイズを特に小さくすることが
できる。
線コンタクト孔の形状を他の領域のビット線コンタクト
孔と全く同じ形状になるようにダミーワード線，ダミー
スタックポリシリコン膜およびダミー容量ポリシリコン
膜の全てをメモリセルアレー端のビット線コンタクト孔
より隣接領域側に存在するようにしたが、これらのダミ
ーのうちの１つだけを設けてもメモリセルアレー部の凸
部から隣接領域（凹部）に流れ込むＢＰＳＧの量を少な
くすることができコンタクト孔形成のためのウェットエ
ッチ量を多くしてもビット線と容量ポリシリコン膜の短
絡防止に寄与することは明らかである。ダミーワード線
のみを設けるときは、メモリセルアレー部と隣接領域の
間に挿入するパターンのサイズを特に小さくすることが
できる。
【００１８】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のセンス増幅器もしくはプリチャージ回路側のメモリセ
ルアレー端のビット線コンタクトと前述の回路との間
に、ワード電極およびスタック型キャパシタを構成する
導電膜の少くとも１つをダミーとして設けたのでメモリ
セルアレー端でリフロー性を有する絶縁膜が薄くなりビ
ット線と対向電極が短絡することを防止することがで
き、半導体記憶装置の歩留りや信頼性を向上させること
ができるという効果を有する。
のセンス増幅器もしくはプリチャージ回路側のメモリセ
ルアレー端のビット線コンタクトと前述の回路との間
に、ワード電極およびスタック型キャパシタを構成する
導電膜の少くとも１つをダミーとして設けたのでメモリ
セルアレー端でリフロー性を有する絶縁膜が薄くなりビ
ット線と対向電極が短絡することを防止することがで
き、半導体記憶装置の歩留りや信頼性を向上させること
ができるという効果を有する。
【図１】本発明の半導体記憶装置の一実施例のメモリセ
ルアレーの一部を示す半導体チップの平面図である。
ルアレーの一部を示す半導体チップの平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明の半導体記憶装置の製造方法の一実施例
の説明に使用する平面図である。
の説明に使用する平面図である。
【図４】本発明の半導体記憶装置の製造方法の一実施例
の説明に使用する平面図である。
の説明に使用する平面図である。
【図５】本発明の半導体記憶装置の製造方法の一実施例
の説明に使用する平面図である。
の説明に使用する平面図である。
【図６】従来技術の説明に使用するメモリセルアレーの
一部を示す半導体チップの平面図である。
一部を示す半導体チップの平面図である。
【図７】図６のＡ−Ａ線断面図である。
【図８】図６のＢ−Ｂ線断面図である。
１，１０１ Ｐ型シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 １０３ａ ダミーゲート酸化膜 ４，１０４ ワード電極 １０４ａ ダミーワード電極 ５，１０５ Ｎ+ 型拡散層 ６，１０６ 第１層間絶縁膜 ７，１０７ スタックポリシリコン膜（電荷蓄積電
極） １０７ａ，１０７ｂ ダミースタックポリシリコン膜
（ダミー第１導電膜） ８，１０８ 容量絶縁膜 １０８ａ ダミー容量絶縁膜 ９，１０９ 容量ポリシリコン膜（対向電極） １０，１１０ 第２層間絶縁膜 １１，１１１ 第３層間絶縁膜（ＢＰＳＧ膜） ２，１１２ ビット線 １１３ トランジスタ形成領域
極） １０７ａ，１０７ｂ ダミースタックポリシリコン膜
（ダミー第１導電膜） ８，１０８ 容量絶縁膜 １０８ａ ダミー容量絶縁膜 ９，１０９ 容量ポリシリコン膜（対向電極） １０，１１０ 第２層間絶縁膜 １１，１１１ 第３層間絶縁膜（ＢＰＳＧ膜） ２，１１２ ビット線 １１３ トランジスタ形成領域
Claims (2)
- 【請求項１】 ＭＩＳトランジスタのスタック型キャパ
シタからなるＤＲＡＭセルをビット線とワード線の交差
位置に配してなるメモリセルアレーを有する半導体記憶
装置において、前記メモリセルアレーの前記ビット線と
平行な方向の端部に、前記ＤＲＡＭセルのＭＩＳトラン
ジスタのゲート電極をワード線方向に連結したワード電
極と同形同層のダミーワード電極、前記スタック型キャ
パシタを構成する電荷蓄積電極および対向電極とそれぞ
れ同層で前記ダミーワード電極の外側に配置された所定
形状のダミー第１導電膜およびダミー第２導電膜の３者
のうち少なくとも一つを設けて前記メモリセルアレー内
におけるビット線とＭＩＳトランジスタのソース・ドレ
イン領域をつなぐコンタクト孔の形状の差異を少なくし
たことを特徴とする半導体記憶装置。 - 【請求項２】 第１導電型半導体基板の表面部に選択的
に素子分離絶縁構造体を形成することによってメモリセ
ルアレーを形成する所定領域にアレー状に配置された複
数のトランジスタ形成領域を区画する工程と、前記トラ
ンジスタ形成領域の前記第１導電型半導体基板表面にゲ
ート絶縁膜を形成する工程と、前記トランジスタ形成領
域上を横断するワード線を形成する予定領域のうち周辺
部を除く部分にワード電極を形成する工程と、前記ワー
ド電極および素子分離絶縁構造体をマスクとしてイオン
注入を行ない前記ワード電極の両側に一対の第２導電型
拡散層を形成する工程と、第１層間絶縁膜を堆積する工
程と、前記第１層間絶縁膜の前記第２導電型拡散層の一
方の上部に第１のコンタクト孔を形成する工程と、前記
第１のコンタクト孔部とその近傍に選択的に第１導電膜
を形成する工程と、前記第１導電膜の表面にキャパシタ
絶縁膜を形成する工程と、前記第１のコンタクト孔の設
けられていない他方の第２導電型拡散層の上部とその近
傍を除く領域に第２導電膜を形成する工程と、第２層間
絶縁および熱流動性の第３層間絶縁膜を形成したのち加
熱してリフロー処理を行なう工程と、前記他方の第２導
電型拡散層上にウェットエッチングとドライエッチング
により第２のコンタクト孔を形成する工程と、前記第２
のコンタクト孔部で前記他方の第２導電型拡散層に接触
するビッド線を形成する工程とを有し、前記周辺のワー
ド線を形成する予定領域に前記ワード線と同時にダミー
ワード線を形成する工程、前記周辺のワード線を形成す
る予定領域上に前記第１導電膜と同時にダミー第１導電
膜を形成する工程または前記ダミー第１導電膜もしくは
その予定領域上に前記第２導電膜と同時にダミー第２導
電膜を形成する工程の少なくとも一つを有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03285324A JP3128896B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03285324A JP3128896B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129552A true JPH05129552A (ja) | 1993-05-25 |
| JP3128896B2 JP3128896B2 (ja) | 2001-01-29 |
Family
ID=17690073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03285324A Expired - Lifetime JP3128896B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128896B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7022531B2 (en) | 2000-09-20 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of fabricating the same |
| JP2011054990A (ja) * | 2010-11-11 | 2011-03-17 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-10-31 JP JP03285324A patent/JP3128896B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7022531B2 (en) | 2000-09-20 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of fabricating the same |
| JP2011054990A (ja) * | 2010-11-11 | 2011-03-17 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128896B2 (ja) | 2001-01-29 |
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