JPH05129593A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH05129593A JPH05129593A JP28780591A JP28780591A JPH05129593A JP H05129593 A JPH05129593 A JP H05129593A JP 28780591 A JP28780591 A JP 28780591A JP 28780591 A JP28780591 A JP 28780591A JP H05129593 A JPH05129593 A JP H05129593A
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- semiconductor substrate
- oxide film
- heat treatment
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Abstract
(57)【要約】
【構成】 サイドウォールが形成されたゲート電極がゲ
ート酸化膜を介して配設されている半導体基板のソース
/ドレイン領域となる部分に、酸化膜を介して不純物を
イオン注入して第1の熱処理を行う工程、半導体基板上
の酸化膜を除去した後、シリサイド膜を積層してコンタ
クトパッドを形成する工程、しかる後、第2の熱処理を
行う工程を含む半導体装置の製造方法。
【効果】 酸化膜を通してイオン注入された半導体基板
に生じる挿入型の欠陥を、シリサイドを半導体基板上に
直接堆積させ、高温処理を行うことにより、消失させる
ことができる。また、そのシリサイドをビットラインの
コンタクトパッドとして利用することにより、ステップ
カバレージを改善することができる。従って、リーク電
流を低下させることが可能となるとともに、信頼性の高
い半導体装置を歩留りよく製造することが可能となる。(57) [Summary] [Structure] Impurity is ion-implanted through the oxide film into the source / drain region of the semiconductor substrate in which the gate electrode having the sidewall is provided through the gate oxide film. Then, the first heat treatment is performed, the oxide film on the semiconductor substrate is removed, a silicide film is laminated to form a contact pad, and then the second heat treatment is performed. Method. [Effect] Insertion type defects that occur in the semiconductor substrate ion-implanted through the oxide film can be eliminated by directly depositing silicide on the semiconductor substrate and performing high temperature treatment. Further, the step coverage can be improved by using the silicide as the contact pad of the bit line. Therefore, it is possible to reduce the leak current and to manufacture a highly reliable semiconductor device with high yield.
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはMOS型半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a MOS type semiconductor device.
【0002】[0002]
【従来の技術】従来のLDD(Lightly Doped Drain)構
造を有するMOS型メモリセルの製造方法を図2に基づ
いて説明する。まず、P型のシリコン基板(11)上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてSiO2 膜(12)が形成された素子
形成領域上に3500〜4000Åの厚さのポリシリコ
ンからなるゲート電極(13)を形成し、CVD法でS
iO2 膜を2500〜3500Åの厚さで堆積させ、ゲ
ート電極(13)に、SiO2 からなるサイドウォール
(14)を反応性イオンエッチング(RIE)法及びH
Fウェットエッチング法によって形成するとともに、シ
リコン基板(11)上に約100〜400ÅのSiO2
膜(21)を形成する。2. Description of the Related Art A method of manufacturing a conventional MOS type memory cell having an LDD (Lightly Doped Drain) structure will be described with reference to FIG. First, an element isolation region including an active region and a field oxide film is formed on a P-type silicon substrate (11) to secure an element formation region, and then a SiO 2 film (12) is formed as a gate oxide film. A gate electrode (13) made of polysilicon having a thickness of 3500 to 4000 Å is formed on the device forming region, and S is formed by a CVD method.
An iO 2 film is deposited to a thickness of 2500 to 3500Å, and a sidewall (14) made of SiO 2 is formed on the gate electrode (13) by a reactive ion etching (RIE) method and H.
It is formed by the F wet etching method, and about 100 to 400 Å SiO 2 is formed on the silicon substrate (11).
A film (21) is formed.
【0003】次いで、ゲート電極(13)をマスクとし
てソース/ドレイン領域(16)となる領域にSiO2
膜(21)を介してAs等のN型不純物のイオン注入を
行う(図2(a))。そして、ソース/ドレイン領域
(16)の不純物を拡散させるため、例えば、800℃
の温度で1時間の第1の熱処理を行う。Then, using the gate electrode (13) as a mask, SiO 2 is formed in the regions to be the source / drain regions (16).
Ion implantation of N-type impurities such as As is performed through the film (21) (FIG. 2A). Then, in order to diffuse the impurities in the source / drain regions (16), for example, 800 ° C.
The first heat treatment is performed at the temperature of 1 hour.
【0004】その後、ソース/ドレイン領域(16)の
外方拡散を抑制するためにSiO2 膜(21)上にNS
G膜(17)を堆積し、その上にNSG膜(17)上の
層間段差を少なくするためにBPSG膜(18)を堆積
して、例えば950℃で30分間の第2の熱処理を行
い、ソース/ドレイン領域(16)を形成する。そして
ソース/ドレイン領域(16)上方にコンタクトホール
(22)をフォトエッチング工程で開口し、第1配線層
となる、たとえばAlSi(19)を堆積してビットラ
インを形成する(図2(b))。After that, in order to suppress out-diffusion of the source / drain regions (16), NS is formed on the SiO 2 film (21).
A G film (17) is deposited, a BPSG film (18) is deposited thereon to reduce the interlayer step on the NSG film (17), and a second heat treatment is performed at 950 ° C. for 30 minutes, for example. Source / drain regions (16) are formed. Then, a contact hole (22) is opened above the source / drain region (16) by a photoetching process, and, for example, AlSi (19) to be a first wiring layer is deposited to form a bit line (FIG. 2B). ).
【0005】[0005]
【発明が解決しようとする課題】微細MOS型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス/ドレイン領域(16)の結晶欠陥(20)の存在が
あげられるが、上記した半導体装置の製造方法において
は、イオン注入がSiO2 膜(21)を通して行われる
ので、注入されるイオンがSiO2 膜(21)を通過す
る際に、SiO2 膜(21)中の酸素原子が反跳されて
注入イオンとともにシリコン基板(11)に打ち込まれ
ることとなり、シリコン基板(11)に打ち込まれた酸
素はシリコン基板(11)内に結晶欠陥(20)を発生
させるという課題があった。The existence of crystal defects (20) in the source / drain regions (16) can be cited as one of the causes of fluctuations in various characteristics of the fine MOS transistor. of the manufacturing method, since the ion implantation is performed through the SiO 2 film (21), when implanted ions pass through the SiO 2 film (21), an oxygen atom of the SiO 2 film (21) in the recoil As a result, the ions are implanted into the silicon substrate (11) together with the implanted ions, and the oxygen implanted in the silicon substrate (11) has a problem that crystal defects (20) are generated in the silicon substrate (11).
【0006】また、この結晶欠陥(20)はその後の熱
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという課題もあった。本
発明はこのような課題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。Further, there has been a problem that the crystal defects (20) are not eliminated even by the subsequent heat treatment, which causes an electric leak of the semiconductor device and a decrease in yield. The present invention has been made in view of such problems, and an object thereof is to provide a method for manufacturing a semiconductor device having a high yield without causing crystal defects.
【0007】[0007]
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース/ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第1の熱処理を行う工
程、半導体基板上の酸化膜を除去した後、シリサイド膜
を積層してコンタクトパッドを形成する工程、しかる
後、第2の熱処理を行う工程を含むことを特徴としてい
る。In order to solve the above-mentioned problems, according to the present invention, a source / drain of a semiconductor substrate in which a gate electrode having a sidewall is provided via a gate oxide film A step of ion-implanting an impurity into a region to be a region and performing a first heat treatment; a step of removing an oxide film on a semiconductor substrate and thereafter forming a silicide film to form a contact pad; It is characterized by including a step of performing a second heat treatment afterwards.
【0008】本発明においては、半導体基板(例えば、
シリコン基板)に予めゲート酸化膜(例えばSiO
2 膜)を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に酸化膜(例えばSiO
2 膜)が形成される。この酸化膜を介して半導体基板の
ソース/ドレイン領域となる部分に不純物であるAs、
P等のイオン注入が、公知の方法によって行われる。In the present invention, a semiconductor substrate (for example,
A gate oxide film (eg, SiO 2) is previously formed on the silicon substrate.
The gate electrode is formed by forming the sidewall through the two films). Then, this semiconductor substrate has an oxide film (for example, SiO 2) on the entire surface including the gate electrode portion.
2 film) is formed. As, which is an impurity, is diffused through the oxide film into the source / drain regions of the semiconductor substrate.
Ion implantation of P or the like is performed by a known method.
【0009】その後、本発明ではこの不純物をソース/
ドレイン領域に拡散させるために、第1の熱処理が行わ
れる。この第1の熱処理は約750〜850℃の温度範
囲で、30〜60分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、シリサイド膜を積層してコンタク
トパッドを形成する。コンタクトパッドとして形成する
シリサイドにはMoSi2 、WSi2 、TiSi2 を使
用することができ、スパッタリング法等の公知の方法
で、WSi膜を300〜800Å積層するのが好まし
い。そしてしかる後、第2の熱処理を行う。第2の熱処
理としては、約800〜900℃、10〜30分間行う
ことによって、欠陥のない不純物拡散領域を形成するこ
とができる。Then, in the present invention, this impurity is added to the source / source.
A first heat treatment is performed to diffuse into the drain region. This first heat treatment can be achieved by performing the first heat treatment in the temperature range of about 750 to 850 ° C. for about 30 to 60 minutes. Then, after removing the oxide film of the semiconductor substrate by a known method, a silicide film is laminated to form a contact pad. MoSi 2 , WSi 2 , or TiSi 2 can be used for the silicide formed as the contact pad, and it is preferable to stack the WSi film by 300 to 800 Å by a known method such as a sputtering method. Then, after that, a second heat treatment is performed. By performing the second heat treatment at about 800 to 900 ° C. for 10 to 30 minutes, a defect-free impurity diffusion region can be formed.
【0010】[0010]
【作用】上記した方法によれば、酸化膜を介してソース
/ドレイン領域にイオン注入した際に半導体基板内に生
じる挿入型の積層欠陥等の結晶欠陥を、シリサイドを半
導体基板上に直接堆積させ、第2の処理を行うことによ
り消失させるものである。つまり、シリサイドであるW
Si膜は半導体基板であるシリコン基板上で引っ張り応
力を受けるが、その応力を緩和するためにSi/WSi
界面において、Si原子が半導体基板からWSi膜内に
導入されることとなり、空孔がシリコン基板に強制的に
導入されて欠陥のない不純物拡散領域が形成されること
となる。According to the method described above, crystal defects such as insertion type stacking faults that occur in the semiconductor substrate when ions are implanted into the source / drain regions through the oxide film are formed by directly depositing silicide on the semiconductor substrate. , The second processing causes the second processing to disappear. That is, W that is a silicide
The Si film receives tensile stress on the silicon substrate, which is a semiconductor substrate, and Si / WSi is used to relax the stress.
At the interface, Si atoms are introduced from the semiconductor substrate into the WSi film, and the vacancies are forcedly introduced into the silicon substrate to form a defect-free impurity diffusion region.
【0011】また、半導体基板上に直接堆積させるシリ
サイドを、ビットラインのコンタクトパッドに利用する
ことで、ステップカバレージが改善されることとなる。Further, the step coverage is improved by utilizing the silicide deposited directly on the semiconductor substrate for the contact pad of the bit line.
【0012】[0012]
【実施例】本発明に係る半導体装置の製造方法の実施例
を図1に基づいて説明する。まず、シリコン基板(1)
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてSiO2 膜(2)を積層したのち、こ
の素子形成領域上に3500〜4000Åの厚さのポリ
シリコンからなるゲート電極(3)を形成する。そし
て、ゲート電極(3)上にCVD法で酸化膜としてSi
O2 膜を2500〜3500Åの厚さで堆積させ、ゲー
ト電極(3)にSiO2 からなるサイドウォール(4)
を反応性イオンエッチング(RIE)法及びHFウェッ
トエッチング法によって形成するとともに、シリコン基
板(1)上に約100〜400ÅのSiO2 膜を形成す
る。次いで、ゲート電極(3)をマスクとしてソース/
ドレイン領域(9)となる領域に、SiO2 膜を介して
As等の不純物を80KeV、5×1015ions/c
m2 でイオン注入してソース/ドレイン領域(9)を形
成する(図1(a))。そして、生成したソース/ドレ
イン領域(9)の不純物を拡散させるため、例えば、8
00℃の温度で1時間の第1の熱処理を行う。EXAMPLE An example of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. First, silicon substrate (1)
An element formation region is secured by forming an element isolation region composed of an active region and a field oxide film thereon, and a SiO 2 film (2) is laminated as a gate oxide film. Then, 3500 to 4000 Å Forming a gate electrode (3) of polysilicon having a thickness of. Then, Si is formed as an oxide film on the gate electrode (3) by a CVD method.
An O 2 film is deposited to a thickness of 2500 to 3500Å, and a sidewall (4) made of SiO 2 is formed on the gate electrode (3).
Is formed by reactive ion etching (RIE) method and HF wet etching method, and a SiO 2 film of about 100 to 400 Å is formed on the silicon substrate (1). Then, using the gate electrode (3) as a mask, the source /
Impurities such as As are added to the region to be the drain region (9) through the SiO 2 film at 80 KeV, 5 × 10 15 ions / c.
Ion implantation is performed with m 2 to form source / drain regions (9) (FIG. 1A). Then, in order to diffuse the generated impurities in the source / drain regions (9), for example, 8
A first heat treatment is performed at a temperature of 00 ° C. for 1 hour.
【0013】その後、ゲート電極(3)及びシリコン基
板(1)上のSiO2 膜を除去し、WSi膜を、例えば
スパッタリング法により800Å程度積層させ、さらに
このWSi膜をフォトエッチング法によりコンタクトパ
ッド(5)に形成する(図1(a))。そして、ゲート
電極(3)及びコンタクトパッド(5)上にNSG膜
(6)を堆積し、その上にNSG膜(6)上の層間段差
を少なくするためにBPSG膜(7)を堆積して、例え
ば950℃で30分間の第2の熱処理を行い、ソース/
ドレイン領域(9)を形成する。次いで、コンタクトパ
ッド(5)上方のNSG膜(6)及びBPSG膜(7)
にコンタクトホール(10)を、フォトエッチング工程
で開口し、第1配線層となる、たとえばAlSiを
(8)を堆積してビットラインを形成する(図1
(b))。After that, the SiO 2 film on the gate electrode (3) and the silicon substrate (1) is removed, and a WSi film is laminated to about 800 Å by, for example, a sputtering method. 5) (FIG. 1A). Then, an NSG film (6) is deposited on the gate electrode (3) and the contact pad (5), and a BPSG film (7) is deposited on the NSG film (6) to reduce an interlayer step on the NSG film (6). , A second heat treatment for 30 minutes at 950 ° C.
A drain region (9) is formed. Then, the NSG film (6) and the BPSG film (7) above the contact pad (5)
A contact hole (10) is opened by a photoetching process, and a first wiring layer, for example, AlSi (8) is deposited to form a bit line (FIG. 1).
(B)).
【0014】[0014]
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、シリサイドを半導体基板上に直接堆積させ、第2
の熱処理を行うことにより、空孔を半導体基板に強制的
に導入して、半導体基板内に生じる挿入型の積層欠陥等
の結晶欠陥を消失させることができる。また、半導体基
板上に堆積したシリサイドをビットラインのコンタクト
パッドとして利用することにより、ステップカバレージ
を改善することができる。According to the method of manufacturing the semiconductor device of the present invention, the silicide is directly deposited on the semiconductor substrate, and the second
By performing the heat treatment of (1), voids can be forcibly introduced into the semiconductor substrate, and crystal defects such as insertion type stacking faults generated in the semiconductor substrate can be eliminated. Further, the step coverage can be improved by using the silicide deposited on the semiconductor substrate as the contact pad of the bit line.
【0015】従って、欠陥のない不純物拡散領域が形成
でき、リーク電流を低下させることが可能となるととも
に、信頼性の高い半導体装置を歩留りよく製造すること
が可能となる。Therefore, a defect-free impurity diffusion region can be formed, a leak current can be reduced, and a highly reliable semiconductor device can be manufactured with a high yield.
【図1】本発明に係わる半導体装置の製造方法の実施例
を示す腰部の概略断面図である。FIG. 1 is a schematic cross-sectional view of a waist showing an embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図2】従来の半導体装置の製造方法の製造工程を示す
腰部の概略断面図である。FIG. 2 is a schematic cross-sectional view of a waist showing a manufacturing process of a conventional semiconductor device manufacturing method.
1 シリコン基板(半導体基板) 2 SiO2 膜(ゲート酸化膜) 3 ゲート電極 4 サイドウォール 5 コンタクトパッド 9 ソース/ドレイン領域1 Silicon substrate (semiconductor substrate) 2 SiO 2 film (gate oxide film) 3 Gate electrode 4 Sidewall 5 Contact pad 9 Source / drain region
Claims (1)
がゲート酸化膜を介して配設されている半導体基板のソ
ース/ドレイン領域となる部分に、酸化膜を介して不純
物をイオン注入して第1の熱処理を行う工程、半導体基
板上の酸化膜を除去した後、シリサイド膜を積層してコ
ンタクトパッドを形成する工程、しかる後、第2の熱処
理を行う工程を含むことを特徴とする半導体装置の製造
方法。1. A first electrode is formed by ion-implanting an impurity through an oxide film into a portion of a semiconductor substrate in which a gate electrode having a sidewall is formed through a gate oxide film, which is to be a source / drain region. Of the semiconductor device, the step of removing the oxide film on the semiconductor substrate, the step of stacking a silicide film to form a contact pad, and the step of performing the second heat treatment. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780591A JPH05129593A (en) | 1991-11-01 | 1991-11-01 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28780591A JPH05129593A (en) | 1991-11-01 | 1991-11-01 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129593A true JPH05129593A (en) | 1993-05-25 |
Family
ID=17721983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28780591A Pending JPH05129593A (en) | 1991-11-01 | 1991-11-01 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129593A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199030B2 (en) | 2002-10-07 | 2007-04-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154784A (en) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | semiconductor equipment |
| JPS62177969A (en) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | Manufacture of semiconductor device |
| JPS63318779A (en) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| JPH02156542A (en) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1991
- 1991-11-01 JP JP28780591A patent/JPH05129593A/en active Pending
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