JPH05129913A - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPH05129913A JPH05129913A JP3287741A JP28774191A JPH05129913A JP H05129913 A JPH05129913 A JP H05129913A JP 3287741 A JP3287741 A JP 3287741A JP 28774191 A JP28774191 A JP 28774191A JP H05129913 A JPH05129913 A JP H05129913A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- latch
- pulse signal
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 回路規模の小さな位相比較回路を提供するこ
とである。 【構成】 Ｄ型フリップフロップ１に入力された第１パ
ルス信号“ＩＮ１”は、第２パルス信号“ＩＮ２”でラ
ッチされ、第１ラッチ信号“Ｑ１”が出力される。Ｄ型
フリップフロップ２に入力された第１ラッチ信号“Ｑ
１”は、第２パルス信号“ＩＮ２”の反転信号でラッチ
され、第２ラッチ信号“Ｑ２”が出力される。イクスク
ル―シブオア回路４からは第１位相差信号“Ｕ”が、イ
クスクル―シブオア回路５からは第２位相差信号“Ｄ”
が、それぞれ出力される。
とである。 【構成】 Ｄ型フリップフロップ１に入力された第１パ
ルス信号“ＩＮ１”は、第２パルス信号“ＩＮ２”でラ
ッチされ、第１ラッチ信号“Ｑ１”が出力される。Ｄ型
フリップフロップ２に入力された第１ラッチ信号“Ｑ
１”は、第２パルス信号“ＩＮ２”の反転信号でラッチ
され、第２ラッチ信号“Ｑ２”が出力される。イクスク
ル―シブオア回路４からは第１位相差信号“Ｕ”が、イ
クスクル―シブオア回路５からは第２位相差信号“Ｄ”
が、それぞれ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（Phase Locked
Loop ）回路等に用いる位相比較回路に関するものであ
る。
Loop ）回路等に用いる位相比較回路に関するものであ
る。
【０００２】
【従来の技術】ＰＬＬ回路等に用いる位相比較回路とし
ては、例えば特公平２−４９５７３号公報に記載されて
いるものがある。図３は、その公報に記載された位相比
較回路を示したものである。これによれば、第１パルス
信号“ＩＮ１”（例えば、ＥＦＭ信号）および第２パル
ス信号“ＩＮ２”（例えば、ＶＣＯ（電圧制御発振器）
からの制御パルス信号）を入力して、第１位相差信号を
反転した信号“Ｕバー”（例えば、ＶＣＯの周波数上昇
用信号）および第２位相差信号“Ｄ”（例えば、ＶＣＯ
の周波数下降用信号）を生じるものである。なお、これ
らの第１位相差信号“Ｕバー”および第２位相差信号
“Ｄ”は、例えばチャージポンプ回路に入力されるもの
である。
ては、例えば特公平２−４９５７３号公報に記載されて
いるものがある。図３は、その公報に記載された位相比
較回路を示したものである。これによれば、第１パルス
信号“ＩＮ１”（例えば、ＥＦＭ信号）および第２パル
ス信号“ＩＮ２”（例えば、ＶＣＯ（電圧制御発振器）
からの制御パルス信号）を入力して、第１位相差信号を
反転した信号“Ｕバー”（例えば、ＶＣＯの周波数上昇
用信号）および第２位相差信号“Ｄ”（例えば、ＶＣＯ
の周波数下降用信号）を生じるものである。なお、これ
らの第１位相差信号“Ｕバー”および第２位相差信号
“Ｄ”は、例えばチャージポンプ回路に入力されるもの
である。
【０００３】
【発明が解決しようとする課題】上記従来の回路では、
Ｄ型フリップフロップが４個必要であり、回路規模が大
きくなるという問題点があった。
Ｄ型フリップフロップが４個必要であり、回路規模が大
きくなるという問題点があった。
【０００４】本発明の目的は、回路規模の小さな位相比
較回路を提供することである。
較回路を提供することである。
【０００５】
【課題を解決するための手段】本発明における位相比較
回路は、第２パルス信号をクロック信号として第１パル
ス信号をラッチし第１ラッチ信号を出力する第１ラッチ
回路と、第２パルス信号の反転信号をクロック信号とし
て第１ラッチ信号をラッチし第２ラッチ信号を出力する
第２ラッチ回路と、第１パルス信号と第１ラッチ信号と
の排他的論理和により第１位相差信号を生じる第１論理
回路と、第１ラッチ信号と第２ラッチ信号との排他的論
理和により第２位相差信号を生じる第２論理回路とを有
することを特徴とする。
回路は、第２パルス信号をクロック信号として第１パル
ス信号をラッチし第１ラッチ信号を出力する第１ラッチ
回路と、第２パルス信号の反転信号をクロック信号とし
て第１ラッチ信号をラッチし第２ラッチ信号を出力する
第２ラッチ回路と、第１パルス信号と第１ラッチ信号と
の排他的論理和により第１位相差信号を生じる第１論理
回路と、第１ラッチ信号と第２ラッチ信号との排他的論
理和により第２位相差信号を生じる第２論理回路とを有
することを特徴とする。
【０００６】
【実施例】図１は、実施例を示した電気回路図であり、
ＰＬＬ回路等に用いる位相比較回路を示したものであ
る。
ＰＬＬ回路等に用いる位相比較回路を示したものであ
る。
【０００７】Ｄ型フリップフロップ１は、第１ラッチ回
路を構成するものであり、第１パルス信号“ＩＮ１”
（例えば、オ―ディオインタ―フェ―スに使われるバイ
フェ―ズ信号やＥＦＭ信号）および第２パルス信号“Ｉ
Ｎ２”（例えば、ＶＣＯ（電圧制御発振器）からの制御
パルス信号）を入力し、第１ラッチ信号“Ｑ１”を出力
するものである。Ｄ型フリップフロップ２は、第２ラッ
チ回路を構成するものであり、第１ラッチ信号“Ｑ１”
および第２パルス信号“ＩＮ２”をインバ―タ３で反転
した信号を入力し、第２ラッチ信号“Ｑ２”を出力する
ものである。イクスクル―シブオア回路４は、第１論理
回路を構成するものであり、第１パルス信号“ＩＮ１”
および第１ラッチ信号“Ｑ１”を入力し、第１位相差信
号“Ｕ”（例えば、ＶＣＯの周波数上昇用信号）を出力
するものである。イクスクル―シブオア回路５は、第２
論理回路を構成するものであり、第１ラッチ信号“Ｑ
１”および第２ラッチ信号“Ｑ２”を入力し、第２位相
差信号“Ｄ”（例えば、ＶＣＯの周波数下降用信号）を
出力するものである。なお、これらの各構成要素は、同
一の集積回路内に形成されている。
路を構成するものであり、第１パルス信号“ＩＮ１”
（例えば、オ―ディオインタ―フェ―スに使われるバイ
フェ―ズ信号やＥＦＭ信号）および第２パルス信号“Ｉ
Ｎ２”（例えば、ＶＣＯ（電圧制御発振器）からの制御
パルス信号）を入力し、第１ラッチ信号“Ｑ１”を出力
するものである。Ｄ型フリップフロップ２は、第２ラッ
チ回路を構成するものであり、第１ラッチ信号“Ｑ１”
および第２パルス信号“ＩＮ２”をインバ―タ３で反転
した信号を入力し、第２ラッチ信号“Ｑ２”を出力する
ものである。イクスクル―シブオア回路４は、第１論理
回路を構成するものであり、第１パルス信号“ＩＮ１”
および第１ラッチ信号“Ｑ１”を入力し、第１位相差信
号“Ｕ”（例えば、ＶＣＯの周波数上昇用信号）を出力
するものである。イクスクル―シブオア回路５は、第２
論理回路を構成するものであり、第１ラッチ信号“Ｑ
１”および第２ラッチ信号“Ｑ２”を入力し、第２位相
差信号“Ｄ”（例えば、ＶＣＯの周波数下降用信号）を
出力するものである。なお、これらの各構成要素は、同
一の集積回路内に形成されている。
【０００８】つぎに、図２に示したタイムチャ―トを参
照して、図１に示した位相比較回路の動作を説明する。
照して、図１に示した位相比較回路の動作を説明する。
【０００９】Ｄ型フリップフロップ１の入力端子“Ｄ”
に入力された第１パルス信号“ＩＮ１”は、そのクロッ
ク端子“Ｃ”に入力される第２パルス信号“ＩＮ２”の
立ち上がりでラッチされ、その出力端子“Ｑ”からは第
１ラッチ信号“Ｑ１”が出力される。Ｄ型フリップフロ
ップ２の入力端子“Ｄ”に入力された第１ラッチ信号
“Ｑ１”は、そのクロック端子“Ｃ”に入力される第２
パルス信号“ＩＮ２”の反転信号の立ち上がりでラッチ
され、その出力端子“Ｑ”からは第２ラッチ信号“Ｑ
２”が出力される。イクスクル―シブオア回路４には、
第１パルス信号“ＩＮ１”および第１ラッチ信号“Ｑ
１”が入力され、これらの信号の排他的論理和が第１位
相差信号“Ｕ”として出力される。イクスクル―シブオ
ア回路５には、第１ラッチ信号“Ｑ１”および第２ラッ
チ信号“Ｑ２”が入力され、これらの信号の排他的論理
和が第２位相差信号“Ｄ”として出力される。これらの
第１位相差信号“Ｕ”および第２位相差信号“Ｄ”は、
例えばチャージポンプ回路に入力される。
に入力された第１パルス信号“ＩＮ１”は、そのクロッ
ク端子“Ｃ”に入力される第２パルス信号“ＩＮ２”の
立ち上がりでラッチされ、その出力端子“Ｑ”からは第
１ラッチ信号“Ｑ１”が出力される。Ｄ型フリップフロ
ップ２の入力端子“Ｄ”に入力された第１ラッチ信号
“Ｑ１”は、そのクロック端子“Ｃ”に入力される第２
パルス信号“ＩＮ２”の反転信号の立ち上がりでラッチ
され、その出力端子“Ｑ”からは第２ラッチ信号“Ｑ
２”が出力される。イクスクル―シブオア回路４には、
第１パルス信号“ＩＮ１”および第１ラッチ信号“Ｑ
１”が入力され、これらの信号の排他的論理和が第１位
相差信号“Ｕ”として出力される。イクスクル―シブオ
ア回路５には、第１ラッチ信号“Ｑ１”および第２ラッ
チ信号“Ｑ２”が入力され、これらの信号の排他的論理
和が第２位相差信号“Ｄ”として出力される。これらの
第１位相差信号“Ｕ”および第２位相差信号“Ｄ”は、
例えばチャージポンプ回路に入力される。
【００１０】以上のように、本実施例に示した位相比較
回路では、図３に示した従来例と同様の入出力関係（入
力信号は“ＩＮ１”および“ＩＮ２”、出力信号は
“Ｕ”および“Ｄ”）が得られる。
回路では、図３に示した従来例と同様の入出力関係（入
力信号は“ＩＮ１”および“ＩＮ２”、出力信号は
“Ｕ”および“Ｄ”）が得られる。
【００１１】
【発明の効果】本発明では、回路規模の小さな位相比較
回路を得ることができる。
回路を得ることができる。
【図１】本発明の実施例を示した電気回路図である。
【図２】図１の動作を示したタイムチャ―トである。
【図３】従来例を示した電気回路図である。
１……Ｄ型フリップフロップ（第１ラッチ回路） ２……Ｄ型フリップフロップ（第２ラッチ回路） ４……イクスクル―シブオア回路（第１論理回路） ５……イクスクル―シブオア回路（第２論理回路）
Claims (1)
- 【請求項１】 第１パルス信号と第２パルス信号との位
相差に対応した位相差信号を生じる位相比較回路におい
て、 上記第２パルス信号をクロック信号として上記第１パル
ス信号をラッチし、ラッチされた第１ラッチ信号を出力
する第１ラッチ回路と、 上記第２パルス信号の反転信号をクロック信号として上
記第１ラッチ信号をラッチし、ラッチされた第２ラッチ
信号を出力する第２ラッチ回路と、 上記第１パルス信号と上記第１ラッチ信号との排他的論
理和により第１位相差信号を生じる第１論理回路と、 上記第１ラッチ信号と上記第２ラッチ信号との排他的論
理和により第２位相差信号を生じる第２論理回路とを有
することを特徴とする位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287741A JPH05129913A (ja) | 1991-11-01 | 1991-11-01 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287741A JPH05129913A (ja) | 1991-11-01 | 1991-11-01 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129913A true JPH05129913A (ja) | 1993-05-25 |
Family
ID=17721158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287741A Pending JPH05129913A (ja) | 1991-11-01 | 1991-11-01 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP5205517B2 (ja) * | 2009-09-29 | 2013-06-05 | 株式会社日立製作所 | データ判定／位相比較回路 |
-
1991
- 1991-11-01 JP JP3287741A patent/JPH05129913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP5205517B2 (ja) * | 2009-09-29 | 2013-06-05 | 株式会社日立製作所 | データ判定／位相比較回路 |
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