JPH05129933A - Ｉ２ｌ回路用電流バイアス - Google Patents
Ｉ２ｌ回路用電流バイアスInfo
- Publication number
- JPH05129933A JPH05129933A JP4097394A JP9739492A JPH05129933A JP H05129933 A JPH05129933 A JP H05129933A JP 4097394 A JP4097394 A JP 4097394A JP 9739492 A JP9739492 A JP 9739492A JP H05129933 A JPH05129933 A JP H05129933A
- Authority
- JP
- Japan
- Prior art keywords
- current
- collector
- injector
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Radar, Positioning & Navigation (AREA)
- Electromagnetism (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 負の帰還ループ２８〜３６から成るバイアス
回路２０を提供する。 【構成】 帰還ループは、２コレクタ型Ｉ2 Ｌゲート２
６を含み、このゲートの一方のコレクタはゲートの入力
に戻され、基準電流をゲートの２つのコレクタの他方に
供給し、ゲートのインジェクタのコレクタ電流は基準電
流に整合される。帰還ループはさらに、基準電流を供給
する電流源３０と、電流源とゲートのインジェクタ入力
との間に結合された一対のカスコード型エミッタ・フォ
ロワ・トランジスタ３２，３６とを含み、帰還ループは
インジェクタを流れる電流を基準電流に等しくなるよう
に調整する。帰還ループのゲートのインジェクタ入力
は、インジェクタ電流が十分に制御されるように、そこ
からバイアスされる同様なＩ2Ｌゲートのインジェクタ
入力に結合することができる。
回路２０を提供する。 【構成】 帰還ループは、２コレクタ型Ｉ2 Ｌゲート２
６を含み、このゲートの一方のコレクタはゲートの入力
に戻され、基準電流をゲートの２つのコレクタの他方に
供給し、ゲートのインジェクタのコレクタ電流は基準電
流に整合される。帰還ループはさらに、基準電流を供給
する電流源３０と、電流源とゲートのインジェクタ入力
との間に結合された一対のカスコード型エミッタ・フォ
ロワ・トランジスタ３２，３６とを含み、帰還ループは
インジェクタを流れる電流を基準電流に等しくなるよう
に調整する。帰還ループのゲートのインジェクタ入力
は、インジェクタ電流が十分に制御されるように、そこ
からバイアスされる同様なＩ2Ｌゲートのインジェクタ
入力に結合することができる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉ2 Ｌ( integrated i
njection logic：Ｉ2 Ｌ）回路の改善された電流バイア
スに関する。
njection logic：Ｉ2 Ｌ）回路の改善された電流バイア
スに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】周知
のように、Ｉ2Ｌ回路は集積回路内で構成され、複数の
オープン・コレクタと一つのｐｎｐインジェクタとを有
する反転ｎｐｎトランジスタ構造から成る。ｐｎｐイン
ジェクタのコレクタは、ｎｐｎトランジスタのベース入
力と共通して形成され、ｐｎｐトランジスタのベースは
ｎｐｎトランジスタのエミッタと共通して形成される。
一般に、Ｉ2 Ｌ回路のバイアスは、インジェクタのエミ
ッタから正の電圧に抵抗を接続することによって行なわ
れる。この方法は極めて単純であるが、インジェクタ・
アルファの正孔効率がインジェクタから反転ｎｐｎトラ
ンジスタのベースに供給される電流量を決定するという
欠点を有する。この電流は、Ｉ2 Ｌの入力ノード（ｎｐ
ｎトランジスタのベース）の充電に直接影響を与え、そ
して集積回路製造プロセスのバラツキに依存する。従っ
て、Ｉ2 Ｌ回路の動作速度は、このような回路の製造プ
ロセスの公差と共に変化する。このことは、回路が回路
仕様を満たさず、このようなＩ2 Ｌ回路を含む製造部品
の歩どまりを低減するという点で望ましくない。
のように、Ｉ2Ｌ回路は集積回路内で構成され、複数の
オープン・コレクタと一つのｐｎｐインジェクタとを有
する反転ｎｐｎトランジスタ構造から成る。ｐｎｐイン
ジェクタのコレクタは、ｎｐｎトランジスタのベース入
力と共通して形成され、ｐｎｐトランジスタのベースは
ｎｐｎトランジスタのエミッタと共通して形成される。
一般に、Ｉ2 Ｌ回路のバイアスは、インジェクタのエミ
ッタから正の電圧に抵抗を接続することによって行なわ
れる。この方法は極めて単純であるが、インジェクタ・
アルファの正孔効率がインジェクタから反転ｎｐｎトラ
ンジスタのベースに供給される電流量を決定するという
欠点を有する。この電流は、Ｉ2 Ｌの入力ノード（ｎｐ
ｎトランジスタのベース）の充電に直接影響を与え、そ
して集積回路製造プロセスのバラツキに依存する。従っ
て、Ｉ2 Ｌ回路の動作速度は、このような回路の製造プ
ロセスの公差と共に変化する。このことは、回路が回路
仕様を満たさず、このようなＩ2 Ｌ回路を含む製造部品
の歩どまりを低減するという点で望ましくない。
【０００３】従って、Ｉ2 Ｌ回路用の改善されたバイア
ス装置であって、集積回路製造プロセスの公差に起因す
る回路速度に対するインジェクタ・アルファの影響を最
小限に抑える装置が必要になる。
ス装置であって、集積回路製造プロセスの公差に起因す
る回路速度に対するインジェクタ・アルファの影響を最
小限に抑える装置が必要になる。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、Ｉ2 Ｌ回路のインジェクタ・トランジスタのコレ
クタ電流を基準電流に整合させる負の帰還ループによっ
て構成される電流バイアス装置が提供され、基準電流は
帰還ループを構成する２コレクタ型Ｉ2 Ｌゲートの第１
コレクタに供給され、その第２コレクタはゲートの入力
に接続され、この帰還ループはＩ2 Ｌゲートの第１コレ
クタとインジェクタ入力との間に結合された回路を含
み、これによりゲートのインジェクタを流れる電流を調
整し、そしてバイアス装置の出力はインジェクタ入力で
とられ、そこに結合された複数のＩ 2 Ｌ回路のインジェ
クタ入力を駆動する。
めに、Ｉ2 Ｌ回路のインジェクタ・トランジスタのコレ
クタ電流を基準電流に整合させる負の帰還ループによっ
て構成される電流バイアス装置が提供され、基準電流は
帰還ループを構成する２コレクタ型Ｉ2 Ｌゲートの第１
コレクタに供給され、その第２コレクタはゲートの入力
に接続され、この帰還ループはＩ2 Ｌゲートの第１コレ
クタとインジェクタ入力との間に結合された回路を含
み、これによりゲートのインジェクタを流れる電流を調
整し、そしてバイアス装置の出力はインジェクタ入力で
とられ、そこに結合された複数のＩ 2 Ｌ回路のインジェ
クタ入力を駆動する。
【０００５】
【実施例】図１，２において、入力１２，インジェクタ
・ノード１４および複数の出力１６，１８を含む従来の
Ｉ2 Ｌゲート１０が示されている。周知のように、Ｉ2
Ｌゲートは集積回路内で形成され、ｎエピタキシャル領
域はｎｐｎトランジスタ１９のエミッタと、ｐｎｐイン
ジェクタ・トランジスタ１７のベースとを形成し、これ
らは共通の動作電位に結合される。ｎｐｎトランジスタ
１９のベースは、エピタキシャル領域に拡散されたｐ型
材料によって形成され、これはインジェクタ１７のコレ
クタでもあり、これらは共に入力１２に結合される。複
数のコレクタ出力は、トランジスタ１９のベース領域に
拡散された複数のｎ型材料から成る。トランジスタ１９
は、端子１６，１８に結合された少なくとも２つのコレ
クタを有するように示されているが、さらにコレクタを
追加してもよい。インジェクタ１７のエミッタは、集積
回路のエピタキシャル領域内に個別に形成され、インジ
ェクタ・バイアス・ノード１４に結合されるｐ型材料か
ら成る。トランジスタ１９は概略的に示されており、以
下では反転トランジスタという。これは、Ｉ2 Ｌ構成内
のトランジスタ１９のコレクタは標準的な縦型ｎｐｎト
ランジスタのエミッタに対応し、前者のエミッタは後者
のコレクタに相当するという事実を指している。Ｉ2 Ｌ
ゲート１０の上記の構造は周知であり、新規なものでは
ない。
・ノード１４および複数の出力１６，１８を含む従来の
Ｉ2 Ｌゲート１０が示されている。周知のように、Ｉ2
Ｌゲートは集積回路内で形成され、ｎエピタキシャル領
域はｎｐｎトランジスタ１９のエミッタと、ｐｎｐイン
ジェクタ・トランジスタ１７のベースとを形成し、これ
らは共通の動作電位に結合される。ｎｐｎトランジスタ
１９のベースは、エピタキシャル領域に拡散されたｐ型
材料によって形成され、これはインジェクタ１７のコレ
クタでもあり、これらは共に入力１２に結合される。複
数のコレクタ出力は、トランジスタ１９のベース領域に
拡散された複数のｎ型材料から成る。トランジスタ１９
は、端子１６，１８に結合された少なくとも２つのコレ
クタを有するように示されているが、さらにコレクタを
追加してもよい。インジェクタ１７のエミッタは、集積
回路のエピタキシャル領域内に個別に形成され、インジ
ェクタ・バイアス・ノード１４に結合されるｐ型材料か
ら成る。トランジスタ１９は概略的に示されており、以
下では反転トランジスタという。これは、Ｉ2 Ｌ構成内
のトランジスタ１９のコレクタは標準的な縦型ｎｐｎト
ランジスタのエミッタに対応し、前者のエミッタは後者
のコレクタに相当するという事実を指している。Ｉ2 Ｌ
ゲート１０の上記の構造は周知であり、新規なものでは
ない。
【０００６】一般に、インジェクション・ノード１４
は、動作中に、抵抗（図示せず）を介して正の動作電位
に結合され、インジェクタのベースおよびトランジスタ
１９のエミッタは共通または接地電位に結合される。従
って、入力１２における正の入力信号はトランジスタ１
９をオンにし、このトランジスタにはインジェクタ１７
からベース電流駆動が供給される。出力１６，１８にお
ける電位は、トランジスタ１９がオンになると論理０に
なり、入力１２が論理０になると論理１になる。上述の
ように、インジェクタ１７の利得は、現在の集積回路製
造技術に見られる製造プロセスの公差によって大きく変
化する。インジェクタの利得が変化するにつれて、その
コレクタから供給されるベース電流量は制御されず、こ
れは入力１２に結合されたノードの充電に影響を与え
る。そのため、Ｉ2 Ｌゲートの動作速度が影響を受け
る。本発明は、インジェクタのコレクタ電流を制御し
て、良好に制御されたインジェクタ電流を設け、それに
よりゲート遅延（速度）をインジェクタ・トランジスタ
から独立させるバイアス回路およびその方法を提供す
る。
は、動作中に、抵抗（図示せず）を介して正の動作電位
に結合され、インジェクタのベースおよびトランジスタ
１９のエミッタは共通または接地電位に結合される。従
って、入力１２における正の入力信号はトランジスタ１
９をオンにし、このトランジスタにはインジェクタ１７
からベース電流駆動が供給される。出力１６，１８にお
ける電位は、トランジスタ１９がオンになると論理０に
なり、入力１２が論理０になると論理１になる。上述の
ように、インジェクタ１７の利得は、現在の集積回路製
造技術に見られる製造プロセスの公差によって大きく変
化する。インジェクタの利得が変化するにつれて、その
コレクタから供給されるベース電流量は制御されず、こ
れは入力１２に結合されたノードの充電に影響を与え
る。そのため、Ｉ2 Ｌゲートの動作速度が影響を受け
る。本発明は、インジェクタのコレクタ電流を制御し
て、良好に制御されたインジェクタ電流を設け、それに
よりゲート遅延（速度）をインジェクタ・トランジスタ
から独立させるバイアス回路およびその方法を提供す
る。
【０００７】図３を参照して、本発明の電流バイアス回
路２０について説明する。バイアス回路２０は、図１，
２に示されるような種類のＩ2 Ｌゲート２２，２４のよ
うなＩ2 Ｌ回路に既知で所定のインジェクタ電流を与え
るために用いられる。本発明のＩ2 Ｌインジェクタ・バ
イアス回路は、以下で説明するように、速度に対するイ
ンジェクタ・アルファの影響を最小限に抑え、インジェ
クタのコレクタ電流を十分制御された基準電流に整合さ
せる負の帰還ループによって構成される。
路２０について説明する。バイアス回路２０は、図１，
２に示されるような種類のＩ2 Ｌゲート２２，２４のよ
うなＩ2 Ｌ回路に既知で所定のインジェクタ電流を与え
るために用いられる。本発明のＩ2 Ｌインジェクタ・バ
イアス回路は、以下で説明するように、速度に対するイ
ンジェクタ・アルファの影響を最小限に抑え、インジェ
クタのコレクタ電流を十分制御された基準電流に整合さ
せる負の帰還ループによって構成される。
【０００８】バイアス回路２０は、２コレクタ型Ｉ2 Ｌ
ゲート２６を含み、その構造は図２に示されている。コ
レクタ出力１６，１８の一方は、入力１２に接続され
る。ゲート２６は、他方のコレクタ出力とインジェクタ
入力ノード１４との間に結合された回路と共に、負の帰
還ループを構成し、この帰還ループは、ｐｎｐインジェ
クタのコレクタ電流を制御された基準電流に整合させる
ために用いられる。従って、ゲート入力に戻されないゲ
ート２６のコレクタは、ｎｐｎトランジスタ２８のエミ
ッタに結合され、このトランジスタ２８のベースは電位
ＶB によってバイアスされる。トランジスタ２８のコレ
クタは電流源３０に結合され、この電流源３０は、ＶCC
が供給されている第１電源導体に戻される。電流源３０
は、所望のインジェクタ電流である制御された基準電流
を供給する。ｐｎｐトランジスタ３２は、トランジスタ
２８のコレクタに結合されたベースと、接地基準が印加
される第２電源導体に結合されたコレクタと、電流源３
４に結合されたエミッタとを有する。ＶCCに結合された
電流源３４は、ｎｐｎトランジスタ３６およびトランジ
スタ３２のベースにベース電流駆動を供給するのに十分
な電流を与える。トランジスタ３６のコレクタはＶCCに
接続され、そのエミッタは出力ノードＶO 、すなわちＩ
2 Ｌゲート２２，２４，２６のインジェクタ入力ノード
に結合される。
ゲート２６を含み、その構造は図２に示されている。コ
レクタ出力１６，１８の一方は、入力１２に接続され
る。ゲート２６は、他方のコレクタ出力とインジェクタ
入力ノード１４との間に結合された回路と共に、負の帰
還ループを構成し、この帰還ループは、ｐｎｐインジェ
クタのコレクタ電流を制御された基準電流に整合させる
ために用いられる。従って、ゲート入力に戻されないゲ
ート２６のコレクタは、ｎｐｎトランジスタ２８のエミ
ッタに結合され、このトランジスタ２８のベースは電位
ＶB によってバイアスされる。トランジスタ２８のコレ
クタは電流源３０に結合され、この電流源３０は、ＶCC
が供給されている第１電源導体に戻される。電流源３０
は、所望のインジェクタ電流である制御された基準電流
を供給する。ｐｎｐトランジスタ３２は、トランジスタ
２８のコレクタに結合されたベースと、接地基準が印加
される第２電源導体に結合されたコレクタと、電流源３
４に結合されたエミッタとを有する。ＶCCに結合された
電流源３４は、ｎｐｎトランジスタ３６およびトランジ
スタ３２のベースにベース電流駆動を供給するのに十分
な電流を与える。トランジスタ３６のコレクタはＶCCに
接続され、そのエミッタは出力ノードＶO 、すなわちＩ
2 Ｌゲート２２，２４，２６のインジェクタ入力ノード
に結合される。
【０００９】動作中、ＶB は十分な大きさ、すなわち少
なくとも２ベース・エミッタ間電圧降下の大きさであ
り、ゲート２６の反転トランジスタ１９が飽和するのを
防ぎ、コレクタ１８の過剰な逆バイアスによってこのト
ランジスタが破壊するのを防いでいる。従って、所定の
所望の電流ＩREF は、トランジスタ２８のコレクタ・エ
ミッタ間経路を介して、ゲート２６のコレクタ（１８）
に供給される。これにより、トランジスタ１９のベース
・エミッタ間電圧は生成値になる。トランジスタ１９の
他方のコレクタ（１６）をそのベース（ゲート２６の入
力）に戻して接続することにより、電流ミラーが生じ、
このコレクタは、ゲートの他方のコレクタに供給される
電流の大きさと同じ大きさの電流を取り込もうとする。
従って、ゲート２６のインジェクタ１７からそのトラン
ジスタ１９のベースに供給されるインジェクタ電流は、
既知の電流ＩREF に実質的になる。この帰還ループは、
インジェクタ電流が基準電流に整合されるまで、端子１
６に結合されたコレクタの電流を調整する。この調整さ
れた状態では、ＶO に現われる電圧は設定され、ノード
ＶO が別のＩ2 Ｌゲート２２，２４のインジェクタ入力
ノード１４に結合される場合、これらのゲートのインジ
ェクタ・トランジスタのベース・エミッタ間電圧降下
は、ゲート２６のインジェクタのそれと等しくなる。そ
の結果、すべてのゲートに実質的に同じインジェクタ電
流が流れ、それぞれはＩREFに等しい。
なくとも２ベース・エミッタ間電圧降下の大きさであ
り、ゲート２６の反転トランジスタ１９が飽和するのを
防ぎ、コレクタ１８の過剰な逆バイアスによってこのト
ランジスタが破壊するのを防いでいる。従って、所定の
所望の電流ＩREF は、トランジスタ２８のコレクタ・エ
ミッタ間経路を介して、ゲート２６のコレクタ（１８）
に供給される。これにより、トランジスタ１９のベース
・エミッタ間電圧は生成値になる。トランジスタ１９の
他方のコレクタ（１６）をそのベース（ゲート２６の入
力）に戻して接続することにより、電流ミラーが生じ、
このコレクタは、ゲートの他方のコレクタに供給される
電流の大きさと同じ大きさの電流を取り込もうとする。
従って、ゲート２６のインジェクタ１７からそのトラン
ジスタ１９のベースに供給されるインジェクタ電流は、
既知の電流ＩREF に実質的になる。この帰還ループは、
インジェクタ電流が基準電流に整合されるまで、端子１
６に結合されたコレクタの電流を調整する。この調整さ
れた状態では、ＶO に現われる電圧は設定され、ノード
ＶO が別のＩ2 Ｌゲート２２，２４のインジェクタ入力
ノード１４に結合される場合、これらのゲートのインジ
ェクタ・トランジスタのベース・エミッタ間電圧降下
は、ゲート２６のインジェクタのそれと等しくなる。そ
の結果、すべてのゲートに実質的に同じインジェクタ電
流が流れ、それぞれはＩREFに等しい。
【００１０】故に、一方のコレクタがゲートの入力に結
合され、駆動回路がゲートの他方のコレクタとそのイン
ジェクタ入力との間に結合されている負の帰還ループに
おいて２コレクタ型Ｉ2 Ｌゲートを用いることにより、
インジェクタ電流は、ゲートの他方のコレクタに供給さ
れる既知の基準電流に整合させることができる。この回
路は、バイアス回路の２コレクタ型ゲートのインジェク
タ入力に結合されたインジェクタ入力を有するＩ2 Ｌ回
路をバイアスするために用いることができる。
合され、駆動回路がゲートの他方のコレクタとそのイン
ジェクタ入力との間に結合されている負の帰還ループに
おいて２コレクタ型Ｉ2 Ｌゲートを用いることにより、
インジェクタ電流は、ゲートの他方のコレクタに供給さ
れる既知の基準電流に整合させることができる。この回
路は、バイアス回路の２コレクタ型ゲートのインジェク
タ入力に結合されたインジェクタ入力を有するＩ2 Ｌ回
路をバイアスするために用いることができる。
【図１】従来のＩ2 Ｌゲートの論理図である。
【図２】従来の別のＩ2 Ｌゲートの概略図である。
【図３】本発明の電流バイアス装置の実施例を示す概略
図である。
図である。
２０ 電流バイアス回路 ２２，２４，２６ Ｉ2 Ｌゲート ２８ ｎｐｎトランジスタ ３０ 電流源 ３２ ｐｎｐトランジスタ ３４ 電流源 ３６ ｎｐｎトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドン・ダブリユー・ゾベル アメリカ合衆国アリゾナ州マイアミ、ボツ ツクス・セブンハンドレツドアンドサーテ イーシツクス・ルート・フアースト (72)発明者 トニー・タケシアン アメリカ合衆国アリゾナ州チヤンドラー、 ノース、プライス・ロード3175
Claims (3)
- 【請求項１】バイアス回路の出力に結合されたＩ2 Ｌ回
路の電流バイアスを行なう集積バイアス回路であって：
少なくとも第１コレクタ（１６）および第２コレクタ
（１８）領域，エミッタ領域およびベース領域を有する
ｎｐｎトランジスタ（１９）と、前記ベース領域と共通
に形成されたコレクタ，前記エミッタ領域と共通に形成
されたベースおよびエミッタを有するｐｎｐインジェク
タ（１７）とを含むＩ2 Ｌゲート（２６）；前記第１コ
レクタ領域を前記ｎｐｎトランジスタのベース領域に結
合する手段；および第２コレクタ領域と前記ｐｎｐイン
ジェクタの前記エミッタとの間にそれぞれ結合された第
１および第２端子を有する帰還回路（２８〜３６）であ
って、前記Ｉ2 Ｌゲートに負の帰還を与えて、前記ｐｎ
ｐインジェクタの前記コレクタから供給される電流を、
前記回路手段の前記第１端子から前記Ｉ2 Ｌゲートの前
記第２コレクタ領域に供給される所定の電流に整合さ
せ、バイアス回路の出力に結合された前記第２端子にお
いて調整された電圧を生成する帰還回路（２８〜３
６）；によって構成されることを特徴とする集積化され
たバイアス回路。 - 【請求項２】Ｉ2 Ｌゲートのインジェクタ電流を所定の
電流に整合させる方法であって、このゲートは少なくと
も２つのコレクタ，ベースおよびエミッタを有する反転
ｎｐｎトランジスタと、該ｎｐｎトランジスタのベース
と共通に形成されたコレクタ，該ｎｐｎトランジスタの
エミッタと共通に形成されたベースおよびエミッタを有
するｐｎｐインジェクタ・トランジスタとを含むところ
の方法であって：ｎｐｎトランジスタの２つのコレクタ
の一方をそのトランジスタのベースに結合する手段を設
ける段階；ｎｐｎトランジスタの２つのコレクタの他方
に所定の電流を供給する段階；およびｎｐｎトランジス
タの２つのコレクタの他方と、インジェクタ・トランジ
スタのエミッタとの間に帰還ループを設けて、インジェ
クタ・トランジスタのエミッタ・コレクタ間導通経路を
流れる電流を所定の電流に整合させる段階；によって構
成されることを特徴とする方法。 - 【請求項３】電流が供給されるインジェクタ・トランジ
スタと、反転マルチ・コレクタｎｐｎトランジスタとを
含むＩ2 Ｌ回路であって、該マルチ・コレクタ・トラン
ジスタのベースはＩ2 Ｌ回路の入力であり、マルチ・コ
レクタのそれぞれはＩ2 Ｌ回路の出力であるＩ2Ｌ回路
において、インジェクタ・トランジスタに供給される電
流を所定の電流に整合させる電流バイアス回路によって
構成される改良であって、該電流バイアス回路は、所定
の電流を与える電流源と帰還ループとを含み、該帰還ル
ープは、ｎｐｎトランジスタのベースに結合された第１
コレクタを有する２コレクタ型反転ｎｐｎトランジスタ
を有するＩ2 Ｌ回路を含み、ｐｎｐインジェクタ・トラ
ンジスタは前記帰還ループのｎｐｎトランジスタのベー
スおよびエミッタとそれぞれ共通に形成されたコレクタ
とエミッタとを有し、ｎｐｎトランジスタの第２コレク
タは前記電流源に結合されており、回路手段は前記電流
源と前記帰還ループの前記インジェクタ・トランジスタ
の前記エミッタとの間に結合され、前記帰還ループは負
の帰還を行なって、前記インジェクタ・トランジスタを
流れる電流を、前記電流源から前記第２コレクタに供給
される前記電流に整合させて、前記帰還ループの前記イ
ンジェクタ・トランジスタの前記エミッタがＩ2 Ｌ回路
のインジェクタ・トランジスタに結合されることを特徴
とするＩ2 Ｌ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/674,477 US5093585A (en) | 1991-03-25 | 1991-03-25 | Current biasing for I2 L circuits |
| US674477 | 1996-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129933A true JPH05129933A (ja) | 1993-05-25 |
Family
ID=24706758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097394A Pending JPH05129933A (ja) | 1991-03-25 | 1992-03-25 | Ｉ２ｌ回路用電流バイアス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5093585A (ja) |
| EP (1) | EP0505755A3 (ja) |
| JP (1) | JPH05129933A (ja) |
| KR (1) | KR920019092A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796276A (en) * | 1994-12-30 | 1998-08-18 | Sgs-Thomson Microelectronics, Inc. | High-side-driver gate drive circuit |
| JP3628587B2 (ja) * | 2000-04-24 | 2005-03-16 | シャープ株式会社 | 電流スイッチ回路およびそれを用いるｄ／ａコンバータ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2837476A1 (de) * | 1978-08-28 | 1980-03-06 | Philips Patentverwaltung | Anordnung zur stromversorgung einer injektionslogikschaltung |
| US4593206A (en) * | 1984-01-16 | 1986-06-03 | Motorola, Inc. | Fixed slew rate bus driver circuit |
| EP0357815A1 (de) * | 1988-09-06 | 1990-03-14 | Siemens Aktiengesellschaft | Schaltbare Konstantstromquelle mit I2L-Gattern |
-
1991
- 1991-03-25 US US07/674,477 patent/US5093585A/en not_active Expired - Fee Related
-
1992
- 1992-02-27 EP EP19920103307 patent/EP0505755A3/en not_active Withdrawn
- 1992-03-23 KR KR1019920004946A patent/KR920019092A/ko not_active Withdrawn
- 1992-03-25 JP JP4097394A patent/JPH05129933A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0505755A2 (en) | 1992-09-30 |
| US5093585A (en) | 1992-03-03 |
| KR920019092A (ko) | 1992-10-22 |
| EP0505755A3 (en) | 1993-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4833344A (en) | Low voltage bias circuit | |
| US5206546A (en) | Logic circuit including variable impedance means | |
| US4429270A (en) | Switched current source for sourcing current to and sinking current from an output node | |
| JPH05129933A (ja) | Ｉ２ｌ回路用電流バイアス | |
| US4506176A (en) | Comparator circuit | |
| JPH0482319A (ja) | 論理回路 | |
| JP2557996B2 (ja) | 相補的エミツタ・フオロワ・ドライバ | |
| US5013936A (en) | BiCMOS logic circuit using complementary bipolar transistors having their emitters connected together | |
| EP1262852B1 (en) | Current source | |
| US4143284A (en) | Arrangement for supplying I2 L circuits with differing currents | |
| JP3735406B2 (ja) | 論理回路 | |
| US4185212A (en) | Level shifting circuit | |
| US4464589A (en) | IL Buffer having higher breakdown levels | |
| JP2585098B2 (ja) | バイポーラ論理素子のインターフェース | |
| EP0399126B1 (en) | Current source technology | |
| US4629912A (en) | Schottky shunt integrated injection | |
| JPH06343035A (ja) | 面積効率的低パワーバイポーラ電流モード論理 | |
| JPS6393207A (ja) | プツシユプル出力段回路 | |
| JPH0681033B2 (ja) | 半導体集積回路 | |
| KR930007564B1 (ko) | Fet 풀다운 부하를 가지는 ecl 회로 | |
| JP2674274B2 (ja) | 基準電圧回路 | |
| JPS5910615B2 (ja) | 論理ゲ−ト回路 | |
| Okamura et al. | A novel sub-2.0 V BiCMOS logic circuit with a BiCMOS charge pump | |
| JPS60245464A (ja) | チヤ−ジポンプ形昇圧回路 | |
| JP3337770B2 (ja) | Ｅｃｌゲート回路 |