JPH05134848A - 中央処理装置のデータシフト回路 - Google Patents
中央処理装置のデータシフト回路Info
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- JPH05134848A JPH05134848A JP3040298A JP4029891A JPH05134848A JP H05134848 A JPH05134848 A JP H05134848A JP 3040298 A JP3040298 A JP 3040298A JP 4029891 A JP4029891 A JP 4029891A JP H05134848 A JPH05134848 A JP H05134848A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本来のデータ幅でのシフトとその倍のデータ
幅でのシフトを可能としたデータシフト回路を実現す
る。 【構成】 本来のデータ幅の倍のデータ幅に対応するビ
ット数のシフトを可能とするシフタ２０と、シフト対象
となるデータを格納したレジスタＲ0 〜Ｒ3 で構成され
るレジスタ部２１と、レジスタ部２１とシフタ２０との
間に介在し、レジスタ指定信号の入力とともに、倍のデ
ータ幅でのシフト要求信号が選択的に入力し、倍のデー
タ幅でのシフト要求時には、指定されたレジスタのデー
タとこれに予め定められた関係で関連付けられた他のレ
ジスタのデータとをシフタ２０の上位ビットと下位ビッ
トにそれぞれ分けて入力させ、本来のデータ幅でのシフ
ト時には、指定されたレジスタのデータをシフタ２０の
上位ビットと下位ビットにそれぞれ入力させるデータ制
御手段２２とを備えている。
幅でのシフトを可能としたデータシフト回路を実現す
る。 【構成】 本来のデータ幅の倍のデータ幅に対応するビ
ット数のシフトを可能とするシフタ２０と、シフト対象
となるデータを格納したレジスタＲ0 〜Ｒ3 で構成され
るレジスタ部２１と、レジスタ部２１とシフタ２０との
間に介在し、レジスタ指定信号の入力とともに、倍のデ
ータ幅でのシフト要求信号が選択的に入力し、倍のデー
タ幅でのシフト要求時には、指定されたレジスタのデー
タとこれに予め定められた関係で関連付けられた他のレ
ジスタのデータとをシフタ２０の上位ビットと下位ビッ
トにそれぞれ分けて入力させ、本来のデータ幅でのシフ
ト時には、指定されたレジスタのデータをシフタ２０の
上位ビットと下位ビットにそれぞれ入力させるデータ制
御手段２２とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は電子計算機などで用いら
れる中央処理装置のデータシフト回路に関する。
れる中央処理装置のデータシフト回路に関する。
【０００２】
【従来の技術】中央処理装置（以下ＣＰＵという）内に
は、データのシフト操作を行うシフタという回路があ
る。
は、データのシフト操作を行うシフタという回路があ
る。
【０００３】図３はＣＰＵ内におけるシフタの機能の概
略を示す図で、１はシフタ、２はレジスタファイル、３
はＡＬＵ、４は内部バスである。このような構成におい
て、例えばレジスタファイル２内の、あるレジスタがセ
レクトされ、その内容がシフタ１に入力されると、予め
指定されたシフト量でシフトされて出力され、そのシフ
トされた出力を内部バス４を介してレジスタファイル２
に戻して、所定レジスタに書き込むことにより、１回の
シフト演算が行われるというような動作がなされる。
略を示す図で、１はシフタ、２はレジスタファイル、３
はＡＬＵ、４は内部バスである。このような構成におい
て、例えばレジスタファイル２内の、あるレジスタがセ
レクトされ、その内容がシフタ１に入力されると、予め
指定されたシフト量でシフトされて出力され、そのシフ
トされた出力を内部バス４を介してレジスタファイル２
に戻して、所定レジスタに書き込むことにより、１回の
シフト演算が行われるというような動作がなされる。
【０００４】ところで、このシフタの扱えるビット数
は、例えば16ビットマシンであれば、シフタも16ビット
というように、そのＣＰＵが扱うデータのビット数とな
るのが一般的であるが、ソフトウェア処理を容易にする
などの目的で、それの倍のシフト操作を必要とする場合
もある。
は、例えば16ビットマシンであれば、シフタも16ビット
というように、そのＣＰＵが扱うデータのビット数とな
るのが一般的であるが、ソフトウェア処理を容易にする
などの目的で、それの倍のシフト操作を必要とする場合
もある。
【０００５】そこで、従来よりシフト幅を倍にする操作
が行われている。このシフト幅を倍にする上で重要な点
は、本来のシフト幅との互換性を保つために、本来のシ
フタとしての機能はそのまま残す必要があるということ
である。例えば、本来16ビットのローテートシフト( ro
tate shift) が可能なものを、シフト幅を倍に操作した
ために、32ビットのローテートシフトが可能になったも
のの、16ビットのローテートシフトができなくなってし
まうというのでは、シフタとしての本来の機能を失って
しまうことにもなる。
が行われている。このシフト幅を倍にする上で重要な点
は、本来のシフト幅との互換性を保つために、本来のシ
フタとしての機能はそのまま残す必要があるということ
である。例えば、本来16ビットのローテートシフト( ro
tate shift) が可能なものを、シフト幅を倍に操作した
ために、32ビットのローテートシフトが可能になったも
のの、16ビットのローテートシフトができなくなってし
まうというのでは、シフタとしての本来の機能を失って
しまうことにもなる。
【０００６】これに鑑みてなされた従来の手段として
は、本来のシフト幅のものと、そのシフト幅の倍のシ
フト幅をもつものを２つ用意する、セレクタを用い
て、両方に対応可能なシフタとする、などが考えられ
る。
は、本来のシフト幅のものと、そのシフト幅の倍のシ
フト幅をもつものを２つ用意する、セレクタを用い
て、両方に対応可能なシフタとする、などが考えられ
る。
【０００７】上記の手段は、２つのシフタを用いると
いうことで、ハードウェアの量の点で問題があり、特に
ビット数の多い場合には、実用性に欠けたものとなる。
一方、の手段は、セレクタの操作により本来のビット
のローテートシフトと倍幅のローテートシフトとを可能
としたもので、以下この手段の概略を図４を参照して説
明する。
いうことで、ハードウェアの量の点で問題があり、特に
ビット数の多い場合には、実用性に欠けたものとなる。
一方、の手段は、セレクタの操作により本来のビット
のローテートシフトと倍幅のローテートシフトとを可能
としたもので、以下この手段の概略を図４を参照して説
明する。
【０００８】図４において、１０は２ビット／４ビット
の左バレルシフタであり、セレクタの操作により２ビッ
トの左バレルシフトと４ビットの左バレルシフトを選択
できるようになっている。ここで、左バレルシフタにつ
いて、４ビットの場合を例にとって簡単に説明する。
の左バレルシフタであり、セレクタの操作により２ビッ
トの左バレルシフトと４ビットの左バレルシフトを選択
できるようになっている。ここで、左バレルシフタにつ
いて、４ビットの場合を例にとって簡単に説明する。
【０００９】例えば「３・２・１・０」の４ビットをシ
フト量を１で左シフトすれば、「２・１・０・３」とな
り、さらに１ビット左シフトを行えば「１・０・３・
２」となる。このように、左側に順次シフトして行き、
左から出た分が右から入るというように、循環してシフ
トするものを言う。
フト量を１で左シフトすれば、「２・１・０・３」とな
り、さらに１ビット左シフトを行えば「１・０・３・
２」となる。このように、左側に順次シフトして行き、
左から出た分が右から入るというように、循環してシフ
トするものを言う。
【００１０】そして、上記２ビット／４ビットの左バレ
ルシフタ１０の構成は、４つの出力ビットに対応して、
それぞれ４個で１組のアンドゲート１１0 〜１１3 ，１
２0 〜１２3 ，１３0 〜１３3 ，１４0 〜１４3 とこれ
ら各アンドゲートの出力を受けるオアゲート１５〜１８
で構成されている。
ルシフタ１０の構成は、４つの出力ビットに対応して、
それぞれ４個で１組のアンドゲート１１0 〜１１3 ，１
２0 〜１２3 ，１３0 〜１３3 ，１４0 〜１４3 とこれ
ら各アンドゲートの出力を受けるオアゲート１５〜１８
で構成されている。
【００１１】上記各組のそれぞれの４つのアンドゲート
１１0 〜１１3 ，１２0 〜１２3 ，１３0 〜１３3 ，１
４0 〜１４3 には、シフト量を指定する信号が入力され
るようになっている。すなわち、シフト量０を指定する
信号はラインＬ0 を介してアンドゲート１１3 ，１
２3 ，１３3 ，１４3 のそれぞれ一方の入力端子に入力
され、シフト量１を指定する信号はラインＬ1 を介し
て、アンドゲート１１2 ，１２2 ，１３2 ，１４2 のそ
れぞれ一方の入力端子に入力され、シフト量２を指定す
る信号はラインＬ2 を介して、アンドゲート１１1 ，１
２1 ，１３1，１４1 のそれぞれ一方の入力端子に入力
され、シフト量３を指定する信号はラインＬ3 を介し
て、アンドゲート１１0 ，１２0 ，１３0 ，１４0 のそ
れぞれ一方の入力端子に入力される。
１１0 〜１１3 ，１２0 〜１２3 ，１３0 〜１３3 ，１
４0 〜１４3 には、シフト量を指定する信号が入力され
るようになっている。すなわち、シフト量０を指定する
信号はラインＬ0 を介してアンドゲート１１3 ，１
２3 ，１３3 ，１４3 のそれぞれ一方の入力端子に入力
され、シフト量１を指定する信号はラインＬ1 を介し
て、アンドゲート１１2 ，１２2 ，１３2 ，１４2 のそ
れぞれ一方の入力端子に入力され、シフト量２を指定す
る信号はラインＬ2 を介して、アンドゲート１１1 ，１
２1 ，１３1，１４1 のそれぞれ一方の入力端子に入力
され、シフト量３を指定する信号はラインＬ3 を介し
て、アンドゲート１１0 ，１２0 ，１３0 ，１４0 のそ
れぞれ一方の入力端子に入力される。
【００１２】そして、上記４個で１組の各組のアンドゲ
ート１１0 〜１１3 ，１２0 〜１２ 3 ，１３0 〜１
３3 ，１４0 〜１４3 の他方の入力端子には、Ｄin０，
Ｄin１，Ｄin２，Ｄin３の４ビットの入力データが入力
されるようになっているが、上記アンドゲート１２2 の
他方の入力端子には、セレクタ１９を介して入力データ
が入力されるようになっている。
ート１１0 〜１１3 ，１２0 〜１２ 3 ，１３0 〜１
３3 ，１４0 〜１４3 の他方の入力端子には、Ｄin０，
Ｄin１，Ｄin２，Ｄin３の４ビットの入力データが入力
されるようになっているが、上記アンドゲート１２2 の
他方の入力端子には、セレクタ１９を介して入力データ
が入力されるようになっている。
【００１３】上記セレクタ１９は２つのアンドゲート１
９1 ，１９2 とオアゲート１９3 で構成され、アンドゲ
ート１９1の一方の入力端子には、入力データＤin１が
入力されるようになっている。そしてアンドゲート１９
1 ，１９2 の他方の入力端子には、倍幅のシフト要求信
号が入力されるが、アンドゲート１９2 にはインバータ
１９4 を介して入力されるようになっている。
９1 ，１９2 とオアゲート１９3 で構成され、アンドゲ
ート１９1の一方の入力端子には、入力データＤin１が
入力されるようになっている。そしてアンドゲート１９
1 ，１９2 の他方の入力端子には、倍幅のシフト要求信
号が入力されるが、アンドゲート１９2 にはインバータ
１９4 を介して入力されるようになっている。
【００１４】上記倍幅シフト要求信号は倍幅シフト要求
時にハイレベルとなる。このような構成において、その
動作を説明する。最初に倍のデータ幅（４ビット）での
シフトの場合について説明する。この場合、倍幅要求信
号はハイレベルとなり、セレクタ１９はアンドゲート１
９2 が閉じられた状態となっている。
時にハイレベルとなる。このような構成において、その
動作を説明する。最初に倍のデータ幅（４ビット）での
シフトの場合について説明する。この場合、倍幅要求信
号はハイレベルとなり、セレクタ１９はアンドゲート１
９2 が閉じられた状態となっている。
【００１５】まず、シフト量指定信号が０（シフトしな
いことを意味する）のときは、ラインＬ0 の信号がハイ
レベルとなり、アンドゲート１１3 ，１２3 ，１３3 ，
１４ 3 のゲートが開いて、入力データＤin３はオアゲー
ト１５を通過し、入力データＤin２はオアゲート１６を
通過し、入力データＤin１はオアゲート１７を通過し、
入力データＤin０はオアゲート１８を通過する。これに
より、バレルシフタ１０の出力としては左から順に
「３，２，１，０」の順となる。そして、シフト量指定
信号が１（左側に１つシフト）となると、ラインＬ1 が
ハイレベルとなり、アンドゲート１１2 ，１２2 ，１３
2 ，１４2 のゲートが開いて、入力データＤ in２，Ｄin
１，Ｄin０，Ｄin３が各ゲートを通過し、バレルシフタ
１０の出力としては、左から「２，１，０，３」とな
る。このようにバレルシフタ１０はシフト量に応じて左
側に順次シフトを行い、左から出たものが右側に入ると
いうローテートシフトを行うようになっている。
いことを意味する）のときは、ラインＬ0 の信号がハイ
レベルとなり、アンドゲート１１3 ，１２3 ，１３3 ，
１４ 3 のゲートが開いて、入力データＤin３はオアゲー
ト１５を通過し、入力データＤin２はオアゲート１６を
通過し、入力データＤin１はオアゲート１７を通過し、
入力データＤin０はオアゲート１８を通過する。これに
より、バレルシフタ１０の出力としては左から順に
「３，２，１，０」の順となる。そして、シフト量指定
信号が１（左側に１つシフト）となると、ラインＬ1 が
ハイレベルとなり、アンドゲート１１2 ，１２2 ，１３
2 ，１４2 のゲートが開いて、入力データＤ in２，Ｄin
１，Ｄin０，Ｄin３が各ゲートを通過し、バレルシフタ
１０の出力としては、左から「２，１，０，３」とな
る。このようにバレルシフタ１０はシフト量に応じて左
側に順次シフトを行い、左から出たものが右側に入ると
いうローテートシフトを行うようになっている。
【００１６】上記した説明は４ビット（倍幅）でのシフ
トであるが、次に本来のデータ幅（２ビット）でのシフ
トについて説明する。この場合、入力データも２ビット
であるため、Ｄin２，Ｄin３をＤin０、Ｄin１と置き換
えて説明する。
トであるが、次に本来のデータ幅（２ビット）でのシフ
トについて説明する。この場合、入力データも２ビット
であるため、Ｄin２，Ｄin３をＤin０、Ｄin１と置き換
えて説明する。
【００１７】この２ビットでのシフトを行う場合は、倍
幅シフト要求信号はローレベルとなり、セレクタ１９の
アンドゲート１９1 は閉じられる。ここでまず、シフト
量指定信号が０の場合は、バレルシフタ１０のアンドゲ
ート１１3 ，１２3 ，１３3 ，１４3 が開いて、バレル
シフタ１０の出力としては、左から「１，０，１，０」
となる。次にシフト量が１となると、今度はアンドゲー
ト１１2 ，１２2 ，１３2 ，１４2 が開いて、バレルシ
フタ１０の出力としては左から「０，１，０，１」とな
る。
幅シフト要求信号はローレベルとなり、セレクタ１９の
アンドゲート１９1 は閉じられる。ここでまず、シフト
量指定信号が０の場合は、バレルシフタ１０のアンドゲ
ート１１3 ，１２3 ，１３3 ，１４3 が開いて、バレル
シフタ１０の出力としては、左から「１，０，１，０」
となる。次にシフト量が１となると、今度はアンドゲー
ト１１2 ，１２2 ，１３2 ，１４2 が開いて、バレルシ
フタ１０の出力としては左から「０，１，０，１」とな
る。
【００１８】従って、バレルシフタ１０の上位２ビット
分の出力（オアゲート１５，１６の出力）を見れば、
「１，０」，「０，１」というように２ビットでのバレ
ルシフトが行われることになる。
分の出力（オアゲート１５，１６の出力）を見れば、
「１，０」，「０，１」というように２ビットでのバレ
ルシフトが行われることになる。
【００１９】このように、セレクタ１９を操作すること
により、倍のデータ幅でのシフトも本来のデータ幅での
シフトも可能となる。
により、倍のデータ幅でのシフトも本来のデータ幅での
シフトも可能となる。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
様にセレクタを用いて本来の幅のシフトおよびその倍幅
のシフトを行う手段では、バレルする部分でセレクタが
必要となるため、ビット数が増えるとセレクタの数も増
え、そのセレクタを構成するためのゲートも数多く必要
となり、ハードウェア全体の構成が複雑となり、また構
成要素の増加による信号遅延が増大するという欠点もあ
り、実用上好ましくなかった。
様にセレクタを用いて本来の幅のシフトおよびその倍幅
のシフトを行う手段では、バレルする部分でセレクタが
必要となるため、ビット数が増えるとセレクタの数も増
え、そのセレクタを構成するためのゲートも数多く必要
となり、ハードウェア全体の構成が複雑となり、また構
成要素の増加による信号遅延が増大するという欠点もあ
り、実用上好ましくなかった。
【００２１】本発明は、本来のデータ幅の倍のデータ幅
のシフトを行うときは、シフタ入力の上位および下位に
それぞれ異なったデータを入力し、本来のデータ幅での
シフトを行うときは、シフタ入力の上位および下位に同
じデータを入力するようにし、これにより倍のデータ幅
のシフトは勿論のこと、本来のデータ幅のシフトも行
え、かつハードウェアの量の増加を伴うこともなくデー
タ遅延の増加も伴わない中央処理装置のデータシフト回
路を実現しようとするものである。
のシフトを行うときは、シフタ入力の上位および下位に
それぞれ異なったデータを入力し、本来のデータ幅での
シフトを行うときは、シフタ入力の上位および下位に同
じデータを入力するようにし、これにより倍のデータ幅
のシフトは勿論のこと、本来のデータ幅のシフトも行
え、かつハードウェアの量の増加を伴うこともなくデー
タ遅延の増加も伴わない中央処理装置のデータシフト回
路を実現しようとするものである。
【００２２】
【課題を解決するための手段】図１は本発明の原理を説
明するための構成図である。図において、２０は通常用
いられている２ビット／４ビットの左バレルシフタであ
り、この左バレルシフタ２０は図４で説明した２ビット
／４ビットの左バレルシフタ１０と全く同じものである
ので、同図および説明が煩雑となるのを防ぐため、ここ
では内部構成の図示およびその構成説明は省略する。要
はシフト量指定信号により、そのシフト量に応じて左側
へシフトして行き、左側から出た分だけが右側から再び
入ってくるというローテートシフトを行うものである。
そして、ここでは４ビットシフトの場合は、上記２ビッ
トと下位２ビットの合計４ビットの左シフトを行い、２
ビットシフトの場合は、上位または下位のいずれか一方
の２ビットの循環をシフト出力として見るようにしてい
る。
明するための構成図である。図において、２０は通常用
いられている２ビット／４ビットの左バレルシフタであ
り、この左バレルシフタ２０は図４で説明した２ビット
／４ビットの左バレルシフタ１０と全く同じものである
ので、同図および説明が煩雑となるのを防ぐため、ここ
では内部構成の図示およびその構成説明は省略する。要
はシフト量指定信号により、そのシフト量に応じて左側
へシフトして行き、左側から出た分だけが右側から再び
入ってくるというローテートシフトを行うものである。
そして、ここでは４ビットシフトの場合は、上記２ビッ
トと下位２ビットの合計４ビットの左シフトを行い、２
ビットシフトの場合は、上位または下位のいずれか一方
の２ビットの循環をシフト出力として見るようにしてい
る。
【００２３】また、図中、２１はレジスタ部であり、Ｒ
0 ，Ｒ1，Ｒ2 ，Ｒ3 の４つのレジスタで構成され、そ
れぞれのレジスタＲ0 〜Ｒ3 にはシフトされるデータと
して、それぞれ２ビットのデータが入っている。
0 ，Ｒ1，Ｒ2 ，Ｒ3 の４つのレジスタで構成され、そ
れぞれのレジスタＲ0 〜Ｒ3 にはシフトされるデータと
して、それぞれ２ビットのデータが入っている。
【００２４】２２はデータ制御手段であり、レジスタ番
号指定信号および倍幅シフト要求信号が入力され、これ
ら各信号に応じて上記レジスタＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ3
を選択して、バレルシフタ２０の上位の２ビットまたは
下位の２ビットに振り分けて入力させるものである。
号指定信号および倍幅シフト要求信号が入力され、これ
ら各信号に応じて上記レジスタＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ3
を選択して、バレルシフタ２０の上位の２ビットまたは
下位の２ビットに振り分けて入力させるものである。
【００２５】すなわち、倍幅シフト要求信号が入力され
たときは、レジスタ番号指定信号で指定されたレジスタ
番号に＋１を行い、その＋１のレジスタ番号のレジスタ
が選択されるようになっている。例えばレジスタ番号指
定信号によってレジスタＲ0 が指定されたとすると、デ
ータ制御手段２２によって＋１されたレジスタ番号のレ
ジスタＲ1 が選択される。そして、このデータ制御手段
２２によってレジスタＲ0 のデータはバレルシフタ２０
の上位２ビットに、レジスタＲ1 のデータはバレルシフ
タ２０の下位２ビットに入力されるようになっている。
たときは、レジスタ番号指定信号で指定されたレジスタ
番号に＋１を行い、その＋１のレジスタ番号のレジスタ
が選択されるようになっている。例えばレジスタ番号指
定信号によってレジスタＲ0 が指定されたとすると、デ
ータ制御手段２２によって＋１されたレジスタ番号のレ
ジスタＲ1 が選択される。そして、このデータ制御手段
２２によってレジスタＲ0 のデータはバレルシフタ２０
の上位２ビットに、レジスタＲ1 のデータはバレルシフ
タ２０の下位２ビットに入力されるようになっている。
【００２６】一方、倍幅シフト要求信号が入力されず、
本来のデータ幅（ここでは２ビットのデータ幅）でのロ
ーテートシフトを行う場合は、レジスタ番号指定信号で
指定されたレジスタのデータがそれぞれバレルシフタ２
０の上位２ビットと下位２ビットに入力されるようにな
っている。つまり、バレルシフタ２０の上位２ビットと
下位２ビットには、同じデータが入ることになり、この
バレルシフタ２０片側２ビットだけを見れば、２ビット
のローテートシフトが行われることになる。
本来のデータ幅（ここでは２ビットのデータ幅）でのロ
ーテートシフトを行う場合は、レジスタ番号指定信号で
指定されたレジスタのデータがそれぞれバレルシフタ２
０の上位２ビットと下位２ビットに入力されるようにな
っている。つまり、バレルシフタ２０の上位２ビットと
下位２ビットには、同じデータが入ることになり、この
バレルシフタ２０片側２ビットだけを見れば、２ビット
のローテートシフトが行われることになる。
【００２７】
【作用】まず、本来のデータ幅（ここでは２ビットのデ
ータ幅）でのローテートシフトを行う場合について説明
する。ここでは、レジスタ指定信号によりレジスタＲ0
が入力データとして指定されたとする。また、このとき
は、倍幅シフト要求信号は入力されず、倍幅とするため
の他のレジスタの指定は行われない。
ータ幅）でのローテートシフトを行う場合について説明
する。ここでは、レジスタ指定信号によりレジスタＲ0
が入力データとして指定されたとする。また、このとき
は、倍幅シフト要求信号は入力されず、倍幅とするため
の他のレジスタの指定は行われない。
【００２８】そして、上記指定されたレジスタＲ0 のデ
ータは、データ制御手段２２によってバレルシフタ２０
の上位２ビット及び下位２ビットにそれぞれ入力され
る。そして、バレルシフタ２０に入力されるシフト量指
定信号のシフト量に応じて左側のローテートシフトが行
われるが、バレルシフタ２０の上位２ビットと下位２ビ
ットがそれぞれ同じデータであるため、片方だけを見れ
ば、２ビットのローテートシフトの動作となる。
ータは、データ制御手段２２によってバレルシフタ２０
の上位２ビット及び下位２ビットにそれぞれ入力され
る。そして、バレルシフタ２０に入力されるシフト量指
定信号のシフト量に応じて左側のローテートシフトが行
われるが、バレルシフタ２０の上位２ビットと下位２ビ
ットがそれぞれ同じデータであるため、片方だけを見れ
ば、２ビットのローテートシフトの動作となる。
【００２９】次に、倍幅シフト（４ビットのローテート
シフト）を行う場合を説明する。この場合も、レジスタ
指定信号によりレジスタＲ0 が入力データとして指定さ
れたとすると、この場合は、倍幅シフト要求信号が出力
され、選択手段２１では倍幅とするため、先に指定され
たレジスタＲ0 のレジスタ番号に＋１を行い、レジスタ
Ｒ1 を指定する。
シフト）を行う場合を説明する。この場合も、レジスタ
指定信号によりレジスタＲ0 が入力データとして指定さ
れたとすると、この場合は、倍幅シフト要求信号が出力
され、選択手段２１では倍幅とするため、先に指定され
たレジスタＲ0 のレジスタ番号に＋１を行い、レジスタ
Ｒ1 を指定する。
【００３０】そして、データ制御手段２２はレジスタＲ
0 のデータをバレルシフタ２０の上位２ビットへ入力
し、レジスタＲ1 のデータをバレルシフタ２０の下位２
ビットへ入力する。これにより、バレルシフタ２１は、
シフト量指定信号のシフト量に応じて上位と下位の合計
４ビット（倍幅）でのローテートシフトを行う。
0 のデータをバレルシフタ２０の上位２ビットへ入力
し、レジスタＲ1 のデータをバレルシフタ２０の下位２
ビットへ入力する。これにより、バレルシフタ２１は、
シフト量指定信号のシフト量に応じて上位と下位の合計
４ビット（倍幅）でのローテートシフトを行う。
【００３１】以上のように、通常用いられている倍幅の
バレルシフタを用い、本来のローテートシフトを行うと
きは、バレルシフタの上位と下位のビットに同じレジス
タのデータを入力してローテートシフトを行い、また、
倍のデータ幅でのローテートシフトを行うときは、異な
ったレジスタのデータを、バレルシフタの上位と下位に
それぞれ入力して、倍のデータ幅でのローテートシフト
を行うような構成としたので、ハードウェアの大幅な増
加あるいはデータ遅延の増加を伴うことなく、本来のデ
ータ幅でのローテートシフトと倍のデータ幅でのローテ
ートシフトの両方を実現可能とするものである。
バレルシフタを用い、本来のローテートシフトを行うと
きは、バレルシフタの上位と下位のビットに同じレジス
タのデータを入力してローテートシフトを行い、また、
倍のデータ幅でのローテートシフトを行うときは、異な
ったレジスタのデータを、バレルシフタの上位と下位に
それぞれ入力して、倍のデータ幅でのローテートシフト
を行うような構成としたので、ハードウェアの大幅な増
加あるいはデータ遅延の増加を伴うことなく、本来のデ
ータ幅でのローテートシフトと倍のデータ幅でのローテ
ートシフトの両方を実現可能とするものである。
【００３２】
【実施例】次に本発明の実施例を図２を参照して説明す
る。図において、図１と同一部分には同一符号を付すこ
とにより、重複する説明は省略する。
る。図において、図１と同一部分には同一符号を付すこ
とにより、重複する説明は省略する。
【００３３】この実施例の場合も、前記と同様２ビット
／４ビットの左バレルシフタ２０を用い、本来のデータ
幅（２ビット）と倍のデータ幅（４ビット）のローテー
トシフトを行う場合について説明する。
／４ビットの左バレルシフタ２０を用い、本来のデータ
幅（２ビット）と倍のデータ幅（４ビット）のローテー
トシフトを行う場合について説明する。
【００３４】図２において３１は第１のデコーダ、３２
は第２のデコーダである。第１のデコーダ３１は４個の
レジスタＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 の何れかを選択指定す
るレジスタ番号指定信号が入力されると、その指定信号
を解読して、出力端子Ｄ0 〜Ｄ3 のうち対応する出力端
子からの出力をハイレベルとするものである。例えばレ
ジスタＲ0 を指定する信号が入力されたとすると、出力
端子Ｄ0がハイレベルとなる。
は第２のデコーダである。第１のデコーダ３１は４個の
レジスタＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 の何れかを選択指定す
るレジスタ番号指定信号が入力されると、その指定信号
を解読して、出力端子Ｄ0 〜Ｄ3 のうち対応する出力端
子からの出力をハイレベルとするものである。例えばレ
ジスタＲ0 を指定する信号が入力されたとすると、出力
端子Ｄ0がハイレベルとなる。
【００３５】また、第２のデコーダ３２には、上記レジ
スタ番号指定信号が入力されるとともに、オアゲート３
３を介してこのレジスタ番号指定信号と倍幅シフト要求
信号との論理和出力が入力されるようになっている。
スタ番号指定信号が入力されるとともに、オアゲート３
３を介してこのレジスタ番号指定信号と倍幅シフト要求
信号との論理和出力が入力されるようになっている。
【００３６】この第２のデコーダ３２は倍幅シフト要求
信号が無いときは、第１のデコーダ３１と同じレジスタ
を選択すべく出力端子をハイレベルとする。つまり、Ｒ
0 のレジスタを指定するレジスタ番号指定信号が入力さ
れると、出力端子Ｄ0 をハイレベルとする。
信号が無いときは、第１のデコーダ３１と同じレジスタ
を選択すべく出力端子をハイレベルとする。つまり、Ｒ
0 のレジスタを指定するレジスタ番号指定信号が入力さ
れると、出力端子Ｄ0 をハイレベルとする。
【００３７】また、倍幅シフト要求信号が入った場合
は、レジスタ番号指定信号で指定されたレジスタのレジ
スタ番号に＋１をしたレジスタ番号のレジスタを指定す
る信号を出力する。例えばレジスタ番号指定信号がレジ
スタＲ0 を指定した場合、第２のデコーダ３２ではこの
レジスタＲ0 のレジスタ番号に＋１を行い、レジスタＲ
1 を選択するように、その出力端子１をハイレベルとす
る動作を行う。そして、上記第１のデコーダ３１の出力
端子Ｄ0 〜Ｄ3 は、第１のゲート回路３４のアンドゲー
ト３４0 〜３４3 の一方の入力端子に接続され、また、
第２のデコーダ３２の出力端子Ｄ0 〜Ｄ3 は第２のゲー
ト回路３５のアンドゲート３５0 〜３５3 の一方の入力
端子に接続される。
は、レジスタ番号指定信号で指定されたレジスタのレジ
スタ番号に＋１をしたレジスタ番号のレジスタを指定す
る信号を出力する。例えばレジスタ番号指定信号がレジ
スタＲ0 を指定した場合、第２のデコーダ３２ではこの
レジスタＲ0 のレジスタ番号に＋１を行い、レジスタＲ
1 を選択するように、その出力端子１をハイレベルとす
る動作を行う。そして、上記第１のデコーダ３１の出力
端子Ｄ0 〜Ｄ3 は、第１のゲート回路３４のアンドゲー
ト３４0 〜３４3 の一方の入力端子に接続され、また、
第２のデコーダ３２の出力端子Ｄ0 〜Ｄ3 は第２のゲー
ト回路３５のアンドゲート３５0 〜３５3 の一方の入力
端子に接続される。
【００３８】これら、アンドゲート３４0 〜３４3 およ
びアンドゲート３５0 〜３５3 の他方の入力端子には、
レジスタＲ0 〜Ｒ3 からのそれぞれ２ビットのデータが
入力されるようになっている。つまり、レジスタＲ0 の
データはアンドゲート３４0 ，３５0 に、レジスタＲ1
のデータはアンドゲート３４1 ，３５1 に、レジスタＲ
2 のデータはアンドゲート３４2 ，３５2 に、レジスタ
Ｒ3 のデータはアンドゲート３４3 ，３５3 に入力され
るようになっている。
びアンドゲート３５0 〜３５3 の他方の入力端子には、
レジスタＲ0 〜Ｒ3 からのそれぞれ２ビットのデータが
入力されるようになっている。つまり、レジスタＲ0 の
データはアンドゲート３４0 ，３５0 に、レジスタＲ1
のデータはアンドゲート３４1 ，３５1 に、レジスタＲ
2 のデータはアンドゲート３４2 ，３５2 に、レジスタ
Ｒ3 のデータはアンドゲート３４3 ，３５3 に入力され
るようになっている。
【００３９】そして、上記アンドゲート３４0 〜３４3
の出力はオアゲート３４4 を介してバレルシフタ２０の
上位２ビット側に入力され、また上記アンドゲート３５
0 〜３５3 の出力はオアゲート３５4 を介してバレルシ
フタ２０の下位２ビット側に入力されるようになってい
る。
の出力はオアゲート３４4 を介してバレルシフタ２０の
上位２ビット側に入力され、また上記アンドゲート３５
0 〜３５3 の出力はオアゲート３５4 を介してバレルシ
フタ２０の下位２ビット側に入力されるようになってい
る。
【００４０】このような構成において、まず、本来のデ
ータ幅の倍のデータ幅でのローテートシフトを行う場合
の動作を説明する。この場合は、倍幅シフト要求信号が
オアゲート３３の一方の入力端子に入力されている。
ータ幅の倍のデータ幅でのローテートシフトを行う場合
の動作を説明する。この場合は、倍幅シフト要求信号が
オアゲート３３の一方の入力端子に入力されている。
【００４１】そして、レジスタ番号指定信号が、例えば
レジスタＲ0 を指定したとすると、その指定信号は第１
のデコーダ３１に入力されるとともにオアゲート３３の
他方の入力端子に入力される。
レジスタＲ0 を指定したとすると、その指定信号は第１
のデコーダ３１に入力されるとともにオアゲート３３の
他方の入力端子に入力される。
【００４２】第１のデコーダ３１では、レジスタ番号指
定信号を解読して、その出力端子Ｄ 0 をハイレベルとす
る。また、第２のデコーダ３２では、指定されたレジス
タ番号に＋１を行い、レジスタＲ1 を指定すべくその出
力端子Ｄ1 をハイレベルとする。
定信号を解読して、その出力端子Ｄ 0 をハイレベルとす
る。また、第２のデコーダ３２では、指定されたレジス
タ番号に＋１を行い、レジスタＲ1 を指定すべくその出
力端子Ｄ1 をハイレベルとする。
【００４３】これにより、第１のゲート回路３４では、
アンドゲート３４0のみがゲートを開いて、レジスタＲ
0 の２ビットのデータを通過させ、オアゲート３４4 を
介してバレルシフタ２０の上位２ビットに入力させる。
一方、第２のゲート回路３５では、アンドゲート３５1
のみがゲートを開いて、レジスタＲ1 の２ビットのデー
タを通過させ、オアゲート３５4 を介して、バレルシフ
タ２０の下位２ビットに入力させる。
アンドゲート３４0のみがゲートを開いて、レジスタＲ
0 の２ビットのデータを通過させ、オアゲート３４4 を
介してバレルシフタ２０の上位２ビットに入力させる。
一方、第２のゲート回路３５では、アンドゲート３５1
のみがゲートを開いて、レジスタＲ1 の２ビットのデー
タを通過させ、オアゲート３５4 を介して、バレルシフ
タ２０の下位２ビットに入力させる。
【００４４】バレルシフタ２０は、その上位２ビットに
レジスタＲ0 、下位２ビットにレジスタＲ1 のそれぞれ
異なった２ビットづつの合計４ビットのデータが入力さ
れることになる。
レジスタＲ0 、下位２ビットにレジスタＲ1 のそれぞれ
異なった２ビットづつの合計４ビットのデータが入力さ
れることになる。
【００４５】そして、バレルシフタ２０に入力されるシ
フト量指定信号に応じたローテートシフトが行われる。
次に、本来のデータ幅である２ビットによるローテート
シフトを行う場合を説明する。ここでも前記同様、レジ
スタＲ0 が指定されたとして説明する。この場合、倍幅
シフト要求信号は入力されず、第１，第２のデコーダ３
１，３２は、入力されたレジスタ番号指定信号を解読し
て、両者とも、レジスタＲ0 を指定すべく出力端子Ｄ0
をハイレベルとする。
フト量指定信号に応じたローテートシフトが行われる。
次に、本来のデータ幅である２ビットによるローテート
シフトを行う場合を説明する。ここでも前記同様、レジ
スタＲ0 が指定されたとして説明する。この場合、倍幅
シフト要求信号は入力されず、第１，第２のデコーダ３
１，３２は、入力されたレジスタ番号指定信号を解読し
て、両者とも、レジスタＲ0 を指定すべく出力端子Ｄ0
をハイレベルとする。
【００４６】これにより、第１，第２のゲート回路３
４，３５は、アンドゲート３４0 ，３５0 がゲートを開
くため、レジスタＲ0 の２ビットのデータが、それぞれ
アンドゲート３４0 ，３５0 を通過し、さらにオアゲー
ト３４4 ，３５4 を通過して、バレルシフタ２０の上位
２ビットおよび下位２ビットにそれぞれ入力される。
４，３５は、アンドゲート３４0 ，３５0 がゲートを開
くため、レジスタＲ0 の２ビットのデータが、それぞれ
アンドゲート３４0 ，３５0 を通過し、さらにオアゲー
ト３４4 ，３５4 を通過して、バレルシフタ２０の上位
２ビットおよび下位２ビットにそれぞれ入力される。
【００４７】すなわち、バレルシフタ２０の上位２ビッ
トおよび下位２ビットには、レジスタＲ0 の同じデータ
が２ビットづつ入力されることになる。例えばレジスタ
Ｒ0 のデータを「０，１」とすれば、バレルシフタの上
位２ビットには「０，１」のデータが入力され、下位２
ビットにも「０，１」のデータが入力され、結局は上位
と下位併せて「０，１，０，１」となる。
トおよび下位２ビットには、レジスタＲ0 の同じデータ
が２ビットづつ入力されることになる。例えばレジスタ
Ｒ0 のデータを「０，１」とすれば、バレルシフタの上
位２ビットには「０，１」のデータが入力され、下位２
ビットにも「０，１」のデータが入力され、結局は上位
と下位併せて「０，１，０，１」となる。
【００４８】そして、これをシフト量指定信号により、
例えば左側に１シフトを行うと「１，０，１，０」とな
り、さらに１シフトを行えば「０，１，０，１」という
ようなローテートシフトが行われる。
例えば左側に１シフトを行うと「１，０，１，０」とな
り、さらに１シフトを行えば「０，１，０，１」という
ようなローテートシフトが行われる。
【００４９】このバレルシフタ２０の片側２ビットだけ
を見れば、結果的には２ビットでのローテートシフトが
行われていることになる。以上のように、倍のデータ幅
でのローテートシフトを行う場合は、指定されたレジス
タのデータをバレルシフタの上位２ビットに入れ、その
レジスタのレジスタ番号に＋１をした番号のレジスタの
データを下位２ビットに入れることにより、倍のデータ
幅でのローテートシフトが行える。また、本来の２ビッ
トでのデータ幅によるローテートシフトを行う場合は、
バレルシフタの上位・下位に同じレジスタのデータを入
れることによって本来のデータ幅でのローテートシフト
が行えるものである。
を見れば、結果的には２ビットでのローテートシフトが
行われていることになる。以上のように、倍のデータ幅
でのローテートシフトを行う場合は、指定されたレジス
タのデータをバレルシフタの上位２ビットに入れ、その
レジスタのレジスタ番号に＋１をした番号のレジスタの
データを下位２ビットに入れることにより、倍のデータ
幅でのローテートシフトが行える。また、本来の２ビッ
トでのデータ幅によるローテートシフトを行う場合は、
バレルシフタの上位・下位に同じレジスタのデータを入
れることによって本来のデータ幅でのローテートシフト
が行えるものである。
【００５０】なお、この実施例では、２ビット／４ビッ
トのデータ幅におけるローテートシフトについて説明し
たが、これに限られるものではないことは勿論である。
トのデータ幅におけるローテートシフトについて説明し
たが、これに限られるものではないことは勿論である。
【００５１】
【発明の効果】本発明によれば、本来のデータ幅の倍の
データ幅でローテートシフトを行うときは、シフタの上
位ビット、下位ビットにそれぞれ異なったデータを入れ
て合計のビット数でローテートシフトを行い、本来のデ
ータ幅でのローテートシフトを行うときは、シフタの上
位ビット、下位ビットにそれぞれ同じデータを入れてロ
ーテートシフトさせて、倍幅の１／２のデータ幅でのロ
ーテートシフトを可能としたので、ハードウェア量の大
幅な増加を伴うことなく、またデータ遅延も伴うことな
く、本来のデータ幅でのローテートシフトと倍幅のデー
タ幅のローテートシフトの両方を可能とした中央処理装
置のデータシフト回路を実現できる。
データ幅でローテートシフトを行うときは、シフタの上
位ビット、下位ビットにそれぞれ異なったデータを入れ
て合計のビット数でローテートシフトを行い、本来のデ
ータ幅でのローテートシフトを行うときは、シフタの上
位ビット、下位ビットにそれぞれ同じデータを入れてロ
ーテートシフトさせて、倍幅の１／２のデータ幅でのロ
ーテートシフトを可能としたので、ハードウェア量の大
幅な増加を伴うことなく、またデータ遅延も伴うことな
く、本来のデータ幅でのローテートシフトと倍幅のデー
タ幅のローテートシフトの両方を可能とした中央処理装
置のデータシフト回路を実現できる。
【図１】本発明の原理を説明するための基本構成図であ
る。
る。
【図２】本発明の実施例を説明するための構成図であ
る。
る。
【図３】中央処理装置内におけるシフタの一般的な機能
を説明するための概略構成図である。
を説明するための概略構成図である。
【図４】従来のシフタ回路の一例を示す構成図である。
２０ ２ビット／４ビットの左バレルシフタ ２１ レジスタ部 ２２ データ制御手段 Ｒ0 〜Ｒ3 レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長堀 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中野 連利 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミユニケーシヨン・システム ズ株式会社内
Claims (1)
- 【請求項１】 本来のデータ幅でのシフトとその倍のデ
ータ幅でのシフトの両方を可能とする中央処理装置のデ
ータシフト回路において、 本来のデータ幅の倍のデータ幅に対応するビット数のシ
フトを可能とするシフタ（２０）と、 シフト対象となるデータをそれぞれ格納した複数のレジ
スタ（Ｒ0 〜Ｒ3 ）で構成されるレジスタ部（２１）
と、 これらレジスタ部（２１）と前記シフタ（２０）との間
に介在され、レジスタ（Ｒ0 〜Ｒ3 ）のいずれかのレジ
スタを指定する信号が入力されるとともに、倍のデータ
幅でのシフトを要求する信号が選択的に入力され、倍の
データ幅でのシフト要求時には、指定されたレジスタの
データとこの指定されたレジスタに予め定められた関係
で関連付けられた他のレジスタのデータとを前記シフタ
（２０）の上位ビットと下位ビットにそれぞれ分けて入
力させ、本来のデータ幅でのシフト時には、指定された
レジスタのデータを前記シフタ（２０）の上位ビットと
下位ビットにそれぞれ入力させるデータ制御手段（２
２）とを備えたことを特徴とする中央処理装置のデータ
シフト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040298A JPH05134848A (ja) | 1991-03-06 | 1991-03-06 | 中央処理装置のデータシフト回路 |
| CA002062441A CA2062441C (en) | 1991-03-06 | 1992-03-05 | A data shifting circuit capable of an original data width rotation and a double data width rotation. |
| EP92103886A EP0502544A2 (en) | 1991-03-06 | 1992-03-06 | A data shifting circuit of a central processing unit |
| US07/847,315 US5553010A (en) | 1991-03-06 | 1992-03-06 | Data shifting circuit capable of an original data width rotation and a double data width rotation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040298A JPH05134848A (ja) | 1991-03-06 | 1991-03-06 | 中央処理装置のデータシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134848A true JPH05134848A (ja) | 1993-06-01 |
Family
ID=12576708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040298A Pending JPH05134848A (ja) | 1991-03-06 | 1991-03-06 | 中央処理装置のデータシフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5553010A (ja) |
| EP (1) | EP0502544A2 (ja) |
| JP (1) | JPH05134848A (ja) |
| CA (1) | CA2062441C (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6738793B2 (en) * | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
| US5682339A (en) * | 1995-05-26 | 1997-10-28 | National Semiconductor Corporation | Method for performing rotate through carry using a 32 bit barrel shifter and counter |
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| US5991531A (en) * | 1997-02-24 | 1999-11-23 | Samsung Electronics Co., Ltd. | Scalable width vector processor architecture for efficient emulation |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
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| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
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- 1991-03-06 JP JP3040298A patent/JPH05134848A/ja active Pending
-
1992
- 1992-03-05 CA CA002062441A patent/CA2062441C/en not_active Expired - Fee Related
- 1992-03-06 EP EP92103886A patent/EP0502544A2/en not_active Ceased
- 1992-03-06 US US07/847,315 patent/US5553010A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0502544A2 (en) | 1992-09-09 |
| CA2062441C (en) | 1998-06-30 |
| CA2062441A1 (en) | 1992-09-07 |
| US5553010A (en) | 1996-09-03 |
| EP0502544A3 (ja) | 1995-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010918 |