JPH05135584A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 論理ブロックを中心とした論理ＬＳＩに内蔵
された複数のメモリブロックを組合わせて使用する半導
体集積回路装置において、半導体集積回路装置の集積度
の向上並びに高速化を図る。 【構成】 複数のメモリブロック２ａ〜２ｄが互いにチ
ップ内部で配線接続されている。メモリブロック２ａ〜
２ｄに複数のチップイネーブル端子ＣＥ₀ 〜ＣＥ₂ を設
け、各端子を共通に接続する。複数のチップイネーブル
信号を入力信号とするメモリ選択論理回路部３ａ〜３ｄ
はメモリブロック２ａ〜２ｄ内に設ける。メモリ選択論
理回路部３ａ〜３ｄによって対応するメモリブロックの
選択を行う。 【効果】 各メモリブロック毎にメモリ選択論理回路部
３ａ〜３ｄを設けて複数のメモリブロック群の中から必
要なメモリブロックを選択すること可能にしたので、メ
モリブロックを選択するために付加すべき論理回路を簡
素化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、論理ブロックを中心
とする論理ＬＳＩに内蔵されているメモリブロックを複
数実装した半導体集積回路装置に関し、特にこのような
半導体集積回路装置の集積度の向上及び動作速度の高速
化のための技術に関するものである。

【０００２】

【従来の技術】従来、論理ブロックを中心とする論理Ｌ
ＳＩに内蔵されているメモリブロックがｎ個（ｎ≧２）
存在し、そのメモリブロックが各々ｍワードであると
き、これらをまとめてｎ×ｍワードのメモリブロックと
して使用する場合には、デコーダブロック回路を付加し
て、ｎ個のメモリブロックのうちの１つを選択してい
た。

【０００３】従来の論理ブロックを中心とする論理ＬＳ
Ｉに複数のメモリブロックを実装した半導体記憶装置の
一例について図８を用いて説明する。

【０００４】以下では、４個の１Ｋワード×４ビットの
メモリブロックを用いて構成した４Ｋワード×４ビット
構成のメモリブロックを例にあげて説明する。図８にお
いて、１は半導体基板（以下、チップという）、６ａ，
６ｂ，６ｃ，６ｄはチップ１に形成された論理ブロッ
ク、１１ａ，１１ｂ，１１ｃ，１１ｄはチップ１に形成
されたメモリブロック、１２はチップ１に形成されたデ
コーダブロックである。そして、このメモリブロック１
１ａ〜１１ｄは配線により相互接続されている。また、
論理ブロック６ａ，６ｄはメモリブロック１１ａ〜１１
ｄと接続されている。

【０００５】次に、チップ１内におけるメモリブロック
１１ａ〜１１ｄとデコーダブロック１２間の接続を図９
に示す。図９において図８と同一符号のものは同一また
は相当部分を示し、メモリブロック１１ａ，１１ｂ，１
１ｃ，１１ｄは１Ｋワード×４ビットの構成であり、Ｖ
_DD，Ｖ_SSは電源ライン、Ｒ／Ｗは書き込み制御ライン、
Ａ₀ 〜Ａ₁₁はアドレスライン、ＣＥはチップイネーブル
端子、ＱＤ₀ 〜ＱＤ₃ は入出力データラインを示す。電
源ラインＶ_DD，Ｖ_SS、書き込み制御ラインＲ／Ｗ、アド
レスラインＡ₀ 〜Ａ₉ 及び入出力データラインＱＤ₀ 〜
ＱＤ₃ のそれぞれの配線は各々共通に接続されている。
そして、その他のアドレスラインＡ₁₀、Ａ₁₁及びチップ
イネーブル端子ＣＥはデコーダブロック１２の各々の入
力端子に接続され、このデコーダブロック１２の出力端
子ＣＥ₀ 〜ＣＥ₃ は各々メモリブロック１１ａ〜１１ｄ
のチップイネーブル端子ＣＥ端子に配線で個別に接続さ
れている。そして、メモリブロック１１ａ〜１１ｄのチ
ップイネーブル端子ＣＥにはメモリブロック等を拡張す
る場合に使用する信号が入力され、チップイネーブル端
子ＣＥを“Ｈ”にすると、メモリブロック１１ａ〜１１
ｄを選択してデータを読み書きすることが可能となる。
また、チップイネーブル端子ＣＥを“Ｌ”にすると、メ
モリブロック１１ａ〜１１ｄは非選択となり、データの
読み書きが禁止される。

【０００６】次に、図１０に従来のメモリブロック１１
ａ〜１１ｄの内部構造を示す。図１０において、１１は
従来メモリブロック１１ａ〜１１ｄの任意のメモリブロ
ックを示し、１１ｅ，１１ｆはアドレスバッファ、１１
ｇは行デコーダ、１１ｈは列デコーダ、１１ｉはマルチ
プレクサ、１１ｊは入力回路、１１ｋは出力回路、１１
ｌはメモリセルアレイ、１１ｍは内部書き込み可能信号
ライン、１１ｎは内部読込可能信号ラインを示す。

【０００７】次に動作について説明する。図１１にデコ
ーダブロック１２の論理回路図を示す。メモリブロック
１１ａ〜１１ｄをすべて非選択にする場合は、チップイ
ネーブル端子ＣＥを“Ｌ”にする。図１１のアンド回路
の出力はすべて“Ｌ”となり、デコーダブロック１２の
出力端子ＣＥ₀ 〜ＣＥ₃ はすべて“Ｌ”となる。従っ
て、図９に示したメモリブロック１１ａ〜１１ｄはすべ
て非選択となる。また、メモリブロック１１ａ〜１１ｄ
のいずれかを選択する場合には、チップイネーブル端子
ＣＥを“Ｈ”にする。この場合、アドレスラインＡ₁₀，
Ａ₁₁を通じて入力される２進データに応じて、デコーダ
ブロック１２の出力端子ＣＥ₀ 〜ＣＥ₃ のいずれか一つ
が“Ｈ”となり他の３つは“Ｌ”となる。つまり、アド
レスラインＡ₁₀，Ａ₁₁よりデコーダブロック１２に
“Ｌ”，“Ｌ”が入力した場合、出力端子ＣＥ₀ は
“Ｈ”となり、アドレスラインＡ₁₀，Ａ₁₁よりデコーダ
ブロック１２に“Ｌ”，“Ｈ”が入力した場合、出力端
子ＣＥ₂ は“Ｈ”となり、アドレスラインＡ₁₀，Ａ₁₁よ
りデコーダブロック１２に“Ｈ”，“Ｌ”が入力した場
合、出力端子ＣＥ₁ は“Ｈ”となり、アドレスラインＡ
₁₀，Ａ₁₁よりデコーダブロック１２に“Ｈ”，“Ｈ”が
入力した場合、出力端子ＣＥ₃ が“Ｈ”になる。この結
果、４個のメモリブロック１１ａ〜１１ｄのうち１個の
ブロックのみが選択されて書き込み読み出し可能とな
り、他の３つのブロックは非選択となる。ここで、各メ
モリブロック１１ａ〜１１ｄに接続した入出力データラ
インＱＤ₀ 〜ＱＤ₃ は各々共通に接続しているが、メモ
リブロック間で干渉はしない。従って、１Ｋワード×４
ビットのメモリブロック１１ａ〜１１ｄを４個使用し、
デコーダブロック１２の機能の助けによって、４Ｋワー
ド×４ビットのメモリブロックが構成される。

【０００８】なお、論理ブロックを中心とする論理ＬＳ
Ｉに複数のメモリブロックを実装する場合、複数のブロ
ックに分けて配置することにより、レイアウトの自由度
が高くなるという利点がある。例えば、２Ｘ×２Ｙの大
きさのメモリブロックが必要なとき、図１２に示すよう
に２Ｘ×２Ｙの大きさのメモリブロック１３をチップ１
内に配置するより、図１３に示すようにＸ×Ｙの大きさ
のメモリブロック１４ａ〜１４ｄを配置するほうが自由
度が高くなることは図１２及び図１３より明らかであ
る。図１２及び図１３において、１５は論理ブロックで
ある。

【０００９】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、論理ブロックを中心と
する論理ＬＳＩに内蔵されている複数のメモリブロック
を組み合わせて１つのメモリブロックとして使用する場
合、複数のメモリブロックから１つのメモリブロックを
選択するためにデコーダブロックを付加する必要があ
り、回路規模や面積が増大し、さらにデコーダブロック
の内部の遅延や配線遅延のため、複数のメモリブロック
の集合体全体の動作の遅延や複数のメモリブロックの集
合体全体としての速度性能を知る事が困難であるなどの
問題点があった。

【００１０】この発明は上記のような問題点を解決する
ためになされたもので、デコーダブロックを付加するこ
となく、複数のメモリブロックの動作状態を制御するこ
とで１つのメモリブロックを選択することにより、回路
規模や面積の増大を防止でき、複数のメモリブロックの
集合体全体の動作の遅延を防止でき、更に複数のメモリ
ブロックの集合体全体としての速度性能を容易に知るこ
とができる半導体集積回路装置を得ることを目的として
いる。

【００１１】

【課題を解決するための手段】この発明に係る半導体集
積回路回路装置は、論理ブロックと複数のメモリブロッ
クが同一半導体基板上に形成され、互いに配線接続され
た半導体集積回路装置であって、前記各メモリブロック
毎に設けられ、前記各メモリブロックに共通の信号を入
力する共通に接続された少なくとも一つのチップイネー
ブル端子と、前記各メモリブロック毎にその内部に設け
られ、前記チップイネーブル端子に接続し、前記チップ
イネーブル端子に与えられる前記信号に応じて前記各メ
モリブロック毎にその対応する該メモリブロックの動作
状態を選択するメモリブロック選択手段とを備えて構成
されている。

【００１２】

【作用】この発明の半導体集積回路装置によれば、複数
の各メモリブロックに共通の信号を入力する共通に接続
された少なくとも一つのチップイネーブル端子と、前記
各メモリブロック毎にその内部に設けられ、前記チップ
イネーブル端子に接続し、前記チップイネーブル端子に
与えられる前記信号に応じて前記各メモリブロック毎に
その対応する該メモリブロックの動作状態を選択するメ
モリブロック選択手段とを備えているので、複数のメモ
リブロックより必要なメモリブロックを選択するために
デコーダブロック等の手段を設ける必要がなく、データ
ブロックの占有していたエリアを省くことができる。ま
た、半導体集積回路装置の高速性能を見積もるための不
確定要素はメモリブロックとデコーダブロックの接続配
線容量であるが、メモリブロックの動作状態を与える信
号がデータブロックを介することなく、直接メモリブロ
ックに伝えられるため、データブロックが持っていた信
号伝達時間の遅延等の不確定な要素を除去することがで
きる。

【００１３】

【実施例】以下、この発明の一実施例を図１乃至図４に
ついて説明する。図１は、この発明の一実施例による論
理ブロックを中心とする論理ＬＳＩに複数のメモリブロ
ックを実装した半導体集積回路装置のブロック図であ
る。図１において、１はチップ、２ａ，２ｂ，２ｃ，２
ｄはチップ１の内部または表面に作り込まれたメモリブ
ロックである。メモリブロック２ａ〜２ｄには複数のチ
ップイネーブル端子ＣＥ₀ 、ＣＥ₁ 、ＣＥ₂ を設け、ブ
ロック毎にその極性を変えている。また、このメモリブ
ロック２ａ〜２ｄは各々１Ｋワード×４ビット構成のメ
モリブロックで、メモリブロックの集合体全体として４
Ｋワード×４ビットの構成を実現している。また、６
ａ，６ｂ，６ｃ，６ｄはメモリブロックはチップ１の内
部または表面に作り込まれた論理ブロックである。ま
た、論理ブロック６ａ，６ｄはメモリブロック２ａ〜２
ｄと接続されている。

【００１４】図２にチップ１内部または表面における各
メモリブロック２ａ〜２ｄ間の接続を示す。図２におい
て、２ａ，２ｂ，２ｃ，２ｄはメモリブロック、Ｃ
Ｅ₀ ，ＣＥ₁ ，ＣＥ₂ はメモリブロック２ａ〜２ｄにそ
れぞれ設けられたチップイネーブル端子、３ａ，３ｂ，
３ｃ，３ｄはメモリブロック２ａ〜２ｄの動作状態を選
択するため、各メモリブロック２ａ〜２ｄの内部に設け
られ、複数のチップイネーブル端子ＣＥ₀ 〜ＣＥ₂ に接
続したメモリブロック選択手段でメモリ選択論理回路部
である。また、Ｖ_DD，Ｖ_SSは電源ライン、Ｒ／Ｗは書き
込み制御ライン、Ａ₀ 〜Ａ₉ はアドレスライン、ＱＤ₀
〜ＱＤ₃ は入出力データラインを示す。電源ライン
Ｖ_DD，Ｖ_SS、書き込み制御ラインＲ／Ｗ、アドレスＡ₀
〜Ａ₉、入出力データラインＱＤ₀ 〜ＱＤ₃ 、およびチ
ップイネーブル端子ＣＥ₀ 〜ＣＥ₂ は共通に配線されて
いる。チップイネーブル端子ＣＥ₀ 〜ＣＥ₂ は各々のメ
モリブロック２ａ〜２ｄの一部に形成された複数のチッ
プイネーブル信号を入力信号とするメモリ選択論理回路
部３ａ〜３ｄに配線されている。

【００１５】次に、メモリ選択論理回路部３ａ〜３ｄを
図３に詳しく示す。図３において、複数のチップイネー
ブル端子ＣＥ₀ 〜ＣＥ₂ によってメモリ選択論理回路部
３ａ〜３ｄをあわせると、前記の従来例で用いたデコー
ダブロック１２と同じ論理回路を構成する。ＣＥＳ₀ 〜
ＣＥＳ₃ はメモリ選択論理回路部３ａ〜３ｄの出力であ
る。その出力ＣＥＳ₀ 〜ＣＥＳ₃ が“Ｈ”のとき、その
出力に対応する各メモリブロック２ａ〜２ｄは動作状態
となり、出力ＣＥＳ₀ 〜ＣＥＳ₃が“Ｌ”のとき、その
出力に対応する各メモリブロック２ａ〜２ｄは非動作状
態となる。

【００１６】次に、図４に複数のチップイネーブル端子
に信号を入力することによってメモリブロックを選択す
るメモリ選択論理回路部を備えたメモリブロックの内部
構造を示す。図４において、３はメモリ選択論理回路
部、２は複数のチップイネーブル信号を入力信号とする
メモリ選択論理回路部３を備えたメモリブロック、２
ｅ，２ｆはアドレスバッファ、２ｇと行デコーダ、２ｈ
は列デコーダ、２ｉはマルチプレクサ、２ｊは入力回
路、２ｋは出力回路、２ｌはメモリセル、２ｍは内部書
き込み可能信号、２ｎは内部読込可能信号を示す。

【００１７】次に、図２及び図３を用いて動作を説明す
る。はじめに、メモリブロック２ａ〜２ｄを選択する場
合は、チップイネーブル端子ＣＥ₂ を“Ｈ”にする。ア
ドレスラインＡ₀ 〜Ａ₉ と書き込み制御ラインＲ／Ｗは
状況に応じて設定する。そして、この時、チップイネー
ブル端子ＣＥ₀ ，ＣＥ₁ に入力する２進のデータに応じ
てメモリ選択論理回路部の出力ＣＥＳ₀ 〜ＣＥＳ₃ のい
ずれか１つが“Ｈ”となり他の３つは“Ｌ”となる。す
なわち、各論理ブロックのチップイネーブル端子Ｃ
Ｅ₀ ，ＣＥ₁ に“Ｌ”，“Ｌ”が入力すると出力端子Ｃ
ＥＳ₀ の出力は“Ｈ”であり、各論理ブロックのチップ
イネーブル端子ＣＥ₀ ，ＣＥ₁ に“Ｌ”，“Ｈ”が入力
すると出力端子ＣＥＳ₁ の出力は“Ｈ”であり、各論理
ブロックのチップイネーブル端子ＣＥ₀ ，ＣＥ₁ に
“Ｈ”“Ｌ”が入力すると出力端子ＣＥＳ₃ の出力は
“Ｈ”になる。この結果、４個のメモリブロック２ａ〜
２ｄのうち１個のメモリブロックのみが選択となって書
き込み読み出しが可能となり、他の３つのブロックは非
選択となる。ここで、入出力データラインＱＤ₀ 〜ＱＤ
₃ は共通に接続しているが、メモリブロック２ａ〜２ｄ
間で干渉はしない。そして、選択となったメモリブロッ
ク２ａ〜２ｄ内はアドレスＡ₀ 〜Ａ₉ で決まられる。従
って、アドレスラインＡ₀ 〜Ａ₉ とチップイネーブル端
子ＣＥ₀ ，ＣＥ₁ で２¹²＝４Ｋ通りの組合わせに対し
て、４つのメモリブロック２ａ〜２ｄのいずれか１個が
選択され、選択されたメモリブロックの２¹⁰＝１Ｋのア
ドレスのどれか１つと１対１の対応をなす。ゆえに、複
数のチップイネーブル端子に接続したメモリ選択論理回
路部を備えた１Ｋワード×４ビットのメモリブロック２
ａ〜２ｄを４個使用し、４Ｋワード×４ビットのメモリ
ブロックを構成することができる。また、書き込みか読
み出しかは、書き込み制御ラインＲ／Ｗより入力される
信号によって決定される。書き込み制御ラインＲ／Ｗよ
り“Ｌ”が入力すると書き込み、“Ｈ”ならば読み出し
である。書き込みデータは入出力データラインＱＤ₀ 〜
ＱＤ₃ に並列に４ビットの書き込みデータが与えられ、
読み出しならば入出力データラインＱＤ₀ 〜ＱＤ₃ に並
列に４ビットのデータが出力される。次に、メモリブロ
ックが非選択の場合は、チップイネーブル端子ＣＥ₂ に
“Ｌ”を入力する。図３に示す複数のチップイネーブル
端子ＣＥ₀ 〜ＣＥ₂ によりメモリ選択論理回路部３ａ〜
３ｄの出力ＣＥＳ₀ 〜ＣＥＳ₃ はすべて“Ｌ”となり、
メモリブロック２ａ〜２ｄがすべて非選択となる。

【００１８】以上に示したように、従来メモリブロック
選択のため必要であったデコーダブロックを使用しなく
ても複数のメモリブロックの選択が行え、半導体集積回
路装置の集積度が向上する。これは、デコーダブロック
とメモリブロックが離れて配置されることからデコーダ
ブロック内には出力信号を増幅するためドライバー等が
必要なため、デコーダブロックの占有面積はドライバー
等を必要としないメモリ選択論理回路部より大きくなる
ためである。

【００１９】また、半導体集積回路装置の高速性能を見
積もるための不確定要素はメモリブロックとデコーダブ
ロックの接続配線容量であるが、デコーダブロックを介
さずに、メモリブロックの動作状態を選択するための信
号を各メモリブロック２ａ〜２ｄのチップイネーブル端
子ＣＥ₀ 〜ＣＥ₂ に伝達できるので、従来デコーダブロ
ックの持っていた遅延の要因や速度性能を見積もるため
の不確定要素がなくなり、メモリブロックの速度性能を
見積もりやすくなるとともに半導体集積回路装置の高速
化を図ることができる。

【００２０】更に、一般的にチップに配置するブロック
数が減少すると、レイアウト効率が上がり、レイアウト
の自由度が高くなり、また、チップに配置するブロック
数が減少することによって、ブロック間を接続する配線
数が減少するため、より一層レイアウト効率が上がり、
レイアウトの自由度が高くなるが、この実施例において
も従来の半導体集積回路装置に比べ、デコーダブロック
を省いた分だけレイアウト効率が上がっている。

【００２１】次に、この発明の他の実施例により半導体
集積回路装置を設計し、使用する場合について図５乃至
図７を用いて説明する。図５はチップイネーブル端子に
接続するメモリ選択論理回路部の構成を示す図である。
図５において、４ａ，４ｂ，４ｃは極性回路、ＤＩ₁ ，
ＤＩ₂ ，ＤＩ₃は極性回路４ａ，４ｂ，４ｃの入力信号
で図２におけるチップイネーブル端子ＣＥ₀ 〜ＣＥ₂ に
相当する。また、ＤＯはデータ出力端子で、前記実施例
のメモリ選択論理回路部３ａ〜３ｄの出力ＣＥＳ₀ 〜Ｃ
ＥＳ₃ に相当する。極性回路４ａ，４ｂ，４ｃの各々の
入力ＤＩ₁ ，ＤＩ₂ ，ＤＩ₃ 対する各々の出力をＣ₁ ，
Ｃ₂ ，Ｃ₃ とする。出力Ｃ₁ ，Ｃ₂ ，Ｃ₃ は論理回路に
入力され、出力端子ＤＯに出力される。

【００２２】極性回路４ａ，４ｂ，４ｃの各出力Ｃ₁ ，
Ｃ₂ ，Ｃ₃ は、入力ＤＩ₁ ，ＤＩ₂ ，ＤＩ₃と同意値Ｃ
ｉ＝ＤＩｉ（ｉ＝０，１，２）かまたは、反転値Ｃｉ＝
バーＤＩｉのどちらかである。例えば、図２におけるメ
モリ選択論理回路部３ａではＣ₁ ＝バーＤＩ₁ 、Ｃ₂ ＝
バーＤＩ₂ 、Ｃ₃ ＝バーＤＩ₃ である。極性回路４ａ〜
４ｃのうちの任意の極性回路４の実施例を図６に示す。
図において、５ａ，５ｂは二者選択のための半導体チッ
プ内または表面での配線、５ｃは半導体チップ内に作ら
れたトランジスタである。４つのトランジスタ５ｃによ
って入力Ｃｉと出力ＤＩｉのあいだに直列に接続するこ
とができる２つのインバータを構成している。この配線
５ａ，５ｂを切り変え、入力Ｃｉと出力ＤＩｉの間に一
つもしくは２つのインバータを直列に接続することによ
って、極性回路４の極性をプログラミングする。５ａの
接続を行なった場合、Ｃｉ＝ＤＩｉとなり、５ｂの接続
を行なった場合Ｃｉ＝バーＤＩｉとなる。ここで、半導
体チップの配線とは、半導体基板表面に不純物をドープ
して形成した導電領域または半導体基板表面上に絶縁膜
を介して形成したポリシリコン、単結晶シリコン、金
属、金属とシリコンの化合物、または、これらの層間絶
縁体に設けられた開孔中の導電性物質をさす。そして極
性は、これらの配線層の形状、配線層にドープする不純
物の種類と量または開孔の有無を変更することにより行
う。例えば、アルミ配線により配線５ａ，５ｂを形成し
ておき、レーザ等により一方の配線のみを切断する等の
形状変更によりプログラムを行う。または、多層配線に
より各トランジスタ５ｃを配線する場合、各トランジス
タ５ｃ同士をつなぐ配線層と異なる配線層に配線５ａ，
５ｂを形成し、各トランジスタ５ｃ同士をつなぐ配線と
配線５ａ，５ｂとの間の層間絶縁体を開孔することによ
り配線５ａ，５ｂのうち一方の配線とトランジスタ５ｃ
同士をつなぐ配線を接続する等によって配線５ａ，５ｂ
の切り変えを行い、極性回路のプログラムを行う。

【００２３】図７に複数のチップイネーブル端子を設け
たメモリブロックでチップイネーブル端子の極性を変え
たときのそれぞれのブロック図を示す。図７は、１Ｋワ
ード×４ビットのメモリブロックを４個組み合わせたと
きのもので、ＣＥ₀ 、ＣＥ₁ 、ＣＥ₂ はチップイネーブ
ル端子、８ａ〜８ｄは複数のチップイネーブル端子ＣＥ
₀ 〜ＣＥ₂ を設けた１Ｋワード×４ビットのメモリブロ
ック、９ａ〜９ｄはメモリブロック８ａ〜８ｄに設けた
チップイネーブル端子ＣＥ₀ 〜ＣＥ₂ の極性によってメ
モリブロックの選択をするための論理回路部である。

【００２４】図７（ａ）において、メモリブロック８ａ
のメモリ選択論理回路部９ａでチップイネーブル端子Ｃ
Ｅ₀ が“Ｌ”で、かつ、チップイネーブル端子ＣＥ₁ が
“Ｌ”で、かつ、チップイネーブル端子ＣＥ₂が“Ｈ”
のときメモリブロック８ａが活性化される（読み書きが
可能な状態となる）。メモリブロック８ｂのメモリ選択
論理回路部９ｂでチップイネーブル端子ＣＥ₀ が“Ｈ”
で、かつ、チップイネーブル端子ＣＥ₁ が“Ｌ”で、か
つ、チップイネーブル端子ＣＥ₂ が“Ｈ”のときメモリ
ブロック８ｂが活性化される。また、メモリブロック８
ｃのメモリ選択論理回路部９ｃでチップイネーブル端子
ＣＥ₀ が“Ｌ”で、かつ、チップイネーブル端子ＣＥ₁
が“Ｈ”で、かつ、チップイネーブル端子ＣＥ₂ が
“Ｈ”のときメモリブロック８ｃが活性化される。次
に、メモリブロック８ｄのメモリ選択論理回路部９ｄで
チップイネーブル端子ＣＥ₀ が“Ｈ”で、かつ、チップ
イネーブル端子ＣＥ₁ が“Ｈ”で、かつ、チップイネー
ブル端子ＣＥ₂ が“Ｈ”のときメモリブロック８ｄが活
性化される。入出力データラインＱＤ₁ ，ＱＤ₂ ，ＱＤ
₃ ，ＱＤ₄ はそれぞれメモリブロック８ａ，８ｂ，８
ｃ，８ｄにわたって共通に接続される。したがって、チ
ップイネーブル端子ＣＥ₀ ，ＣＥ₁ に接続した配線はア
ドレスラインＡ₁₀，Ａ₁₁の働きをし、４つのメモリブロ
ックを組み合わせたときメモリブロック全体として、４
Ｋワード×４ビットとなる。

【００２５】つぎに、図７（ｂ）において、メモリブロ
ック８ｅ〜８ｈのメモリ選択論理回路部９ｅ〜９ｈは全
てのチップイネーブル端子ＣＥ₀ が“Ｈ”で、かつ、チ
ップイネーブル端子ＣＥ₁ が“Ｌ”で、かつ、チップイ
ネーブル端子ＣＥ₂ が“Ｌ”のとき活性化される。この
時、入出力データラインは、メモリブロック８ｅに入出
力データラインＱＤ₀ 〜ＱＤ₃ が接続し、メモリブロッ
ク８ｆに入出力データラインＱＤ₄ 〜ＱＤ₇ が接続し、
メモリブロック８ｇに入出力データラインＱＤ₈ 〜ＱＤ
₁₁が接続し、メモリブロック８ｈに入出力データライン
ＱＤ₁₂〜ＱＤ₁₅が接続し、並列に配線されている。した
がって、４つのメモリブロックを組み合わせたときメモ
リブロック全体として、１Ｋワード×１６ビットとな
る。

【００２６】また、図７（ｃ）において、メモリブロッ
ク８ｉ，８ｊのメモリ選択論理回路部９ｉ，９ｊで、チ
ップイネーブル端子ＣＥ₀ が“Ｌ”で、かつ、チップイ
ネーブル端子ＣＥ₁ が“Ｌ”で、かつ、チップイネーブ
ル端子ＣＥ₂ が“Ｈ”のときメモリブロック８ｉ，８ｊ
が活性化される。また、メモリブロック８ｋ，８ｌのメ
モリ選択論理回路部９ｋ，９ｌでチップイネーブル端子
ＣＥ₀ が“Ｈ”で、かつ、チップイネーブル端子ＣＥ₁
が“Ｌ”で、かつ、チップイネーブル端子ＣＥ₂ が
“Ｈ”のときメモリブロック８ｋ，８ｌが活性化され
る。メモリブロック８ｉ，８ｋの入出力データラインＱ
Ｄ₀ 〜ＱＤ₃ が共通に接続され、メモリブロック８ｊ，
８ｌの入出力データラインＱＤ₄ 〜ＱＤ₇ が共通に接続
され、入出力データラインＱＤ₀ 〜ＱＤ₃ と入出力デー
タラインＱＤ₄ 〜ＱＤ₇ が並列に配線されている。した
がって、４つのメモリブロックを組み合わせたときメモ
リブロック全体として、２Ｋワード×８ビットとなる。

【００２７】そして、複数のチップイネーブル端子を接
続したメモリ選択論理回路部を備えたメモリブロック
は、複数のチップイネーブル端子により選択論理回路部
に入力される信号の入力状態によって、書き込みと読み
出しの一方または両方の動作が許可または禁止され、チ
ップイネーブル信号のとる論理値に応じて、必要なメモ
リブロックが上記動作で許可され、他のメモリブロック
の動作が禁止されるように極性回路が構成されている。

【００２８】従って、複数のチップイネーブル端子を設
けたメモリブロックをチップ設定に先駆け、メモリブロ
ックのサイズやチップイネーブル端子の極性の異なった
セルを準備してライブラリ化しておけば、チップ設計の
度、設計者がチップイネーブル端子の数とその極性を指
示し、その指示に従って、先に設計されているライブラ
リの中から適当なブロックを抽出し自動配置配線によっ
て、図３に示したような複数のチップイネーブル端子を
必要な数だけ設け、その極性によってメモリ選択を可能
にした論理回路部を含んだメモリブロックを容易に形成
することができる。

【００２９】また、ゲートアレイ等では、複数のチップ
イネーブル端子によりメモリ選択論理回路部はマスタス
ライスを利用して、アルミ配線等の半導体チップ上の配
線やコンタクトのパターンを変えるだけで、図３に示し
たような複数のチップイネーブル端子を必要な数だけ設
け、その極性によってメモリ選択を可能にしたメモリセ
ル選択論理回路部３ａ〜３ｄ等を構成でき、メモリセル
選択論理回路部３ａ〜３ｄ等を含んだメモリブロックが
得られる。

【００３０】なお、上記各実施例では、各々のメモリブ
ロックが１Ｋワード×４ビット構成でメモリブロック全
体として４Ｋワード×４ビット構成のものを示したが、
ワード数、ビット数がメモリブロック全体が各々のメモ
リブロックより大きいか等しければ他の値であってもよ
い。

【００３１】なお、上記実施例では、各々のメモリブロ
ックが１Ｋワード×４ビット構成の４つメモリブロック
を用いメモリブロック全体として４Ｋワード×４ビット
構成のものを示したが、例えば、１０２４ワード×８ビ
ット、５１２ワード×８ビット、１２８ワード×８ビッ
トのワード数の異なるメモリブロックを３つの用いてメ
モリブロック全体として１６６４ワード×８ビット構成
となる。このように、メモリブロックを構成するワード
数が異なっていてもよい。

【００３２】また、上記各実施例では、入出力データ配
線が共通のものを示したが、入力専用と出力専用の２種
の配線に別れていてもよく、読み出し専用メモリでは出
力専用のみでもよい。

【００３３】

【発明の効果】以上のように、この発明の半導体集積回
路装置によれば、複数の各メモリブロックに共通の信号
を入力する共通に接続された少なくとも一つのチップイ
ネーブル端子と、前記各メモリブロック毎にその内部に
設けられ、前記チップイネーブル端子に接続し、前記チ
ップイネーブル端子に与えられる前記信号に応じて前記
各メモリブロック毎にその対応する該メモリブロックの
動作状態を選択するメモリブロック選択手段とを備えて
いるので、論理ＬＳＩに内蔵された複数のメモリブロッ
クを組み合わせて使用する際の付加すべき論理回路を簡
単化することで回路素子数を削減でき、半導体集積回路
装置の小面積化、高速化がはかれるという効果がある。

【００３４】さらに、従来メモリブロックの選択を行う
ため必要であったデコーダブロックを省くことで、ブロ
ック数を削減することにより、チップ全体のレイアウト
効率が上がるという効果がある。

【００３５】また、従来メモリブロックの選択を行うた
め必要であったデコーダブロックを省くことで、デコー
ダブロックとメモリブロック間の接続配線がなくなるた
め、メモリブロック全体の高速性能を見積やすくなると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例である複数のチップイネー
ブル端子を設けたメモリブロックが配置された半導体集
積回路装置を示す図である。

【図２】図１に示したメモリブロック間の接続を示す図
である。

【図３】図２に示した各メモリブロック内に設けられた
メモリ選択論理回路部を示す図である。

【図４】図２に示したメモリブロックの構成を示す図で
ある。

【図５】この発明の他の実施例による半導体集積回路装
置の複数のチップイネーブル信号を入力信号とする極性
を変えるためのメモリ選択論理回路部を示す図である。

【図６】図５に示した極性回路の一例を示す回路図であ
る。

【図７】この発明の他の実施例による半導体集積回路装
置の複数のチップイネーブル端子を設けたメモリブロッ
ク間の接続を示す図である。

【図８】従来のメモリブロックが複数存在する半導体集
積回路装置のチップを示す図である。

【図９】図８に示したメモリブロック間の接続を示す図
である。

【図１０】図８に示したメモリブロックの構成を示す図
である。

【図１１】図８に示したデコーダブロックを示す回路図
である。

【図１２】チップ内に配置された複数のブロックのレイ
アウトの自由度を説明するための図である。

【図１３】チップ内に配置された複数のブロックのレイ
アウトの自由度を説明するための図である。

【符号の説明】

１ チップ ２ａ〜２ｄ メモリブロック ３ａ〜３ｄ メモリ選択論理回路部 ４ 極性回路 ６ａ〜６ｄ 論理ブロック ８ａ〜８ｌ メモリブロック ９ａ〜９ｌ メモリ選択論理回路部 １１ａ〜１１ｄ メモリブロック １２ デコーダ ＣＥ₀ 〜ＣＥ₂ チップイネーブル端子

【手続補正書】

【提出日】平成４年３月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来、論理ブロックを中心とする論理Ｌ
ＳＩに内蔵されているメモリブロックがｎ個（ｎ≧２）
存在し、そのメモリブロックが各々ｍワードであると
き、これらをまとめてｎ×ｍワードのメモリブロックと
して使用する場合には、デコーダブロックを付加して、
ｎ個のメモリブロックのうちの１つを選択していた。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】極性回路４ａ，４ｂ，４ｃの各出力Ｃ₁ ，
Ｃ₂ ，Ｃ₃ は、入力ＤＩ₁ ，ＤＩ₂ ，ＤＩ₃ と同意値Ｃ
ｉ＝ＤＩｉ（ｉ＝１，２，３）か、または、反転値Ｃｉ
＝バーＤＩｉのどちらかである。例えば、図２における
メモリ選択論理回路部３ａではＣ₁ ＝バーＤＩ₁ 、Ｃ₂
＝バーＤＩ₂、Ｃ₃ ＝ＤＩ₃ である。極性回路４ａ〜４
ｃのうちの任意の極性回路４の実施例を図６に示す。図
において、５ａ，５ｂは二者選択のための半導体チップ
内または表面での配線、５ｃは半導体チップ内に作られ
たトランジスタである。４つのトランジスタ５ｃによっ
て入力Ｃｉと出力ＤＩｉのあいだに直列に接続すること
ができる２つのインバータを構成している。この配線５
ａ，５ｂを切り変え、入力Ｃｉと出力ＤＩｉの間に一つ
もしくは２つのインバータを直列に接続することによっ
て、極性回路４の極性をプログラミングする。５ａの接
続を行なった場合、Ｃｉ＝ＤＩｉとなり、５ｂの接続を
行なった場合Ｃｉ＝バーＤＩｉとなる。ここで、半導体
チップの配線とは、半導体基板表面に不純物をドープし
て形成した導電領域または半導体基板表面上に絶縁膜を
介して形成したポリシリコン、単結晶シリコン、金属、
金属とシリコンの化合物、または、これらの層間絶縁体
に設けられた開孔中の導電性物質をさす。そして極性
は、これらの配線層の形状、配線層にドープする不純物
の種類と量または開孔の有無を変更することにより行
う。例えば、アルミ配線により配線５ａ，５ｂを形成し
ておき、レーザ等により一方の配線のみを切断する等の
形状変更によりプログラムを行う。または、多層配線に
より各トランジスタ５ｃを配線する場合、各トランジス
タ５ｃ同士をつなぐ配線層と異なる配線層に配線５ａ，
５ｂを形成し、各トランジスタ５ｃ同士をつなぐ配線と
配線５ａ，５ｂとの間の層間絶縁体を開孔することによ
り配線５ａ，５ｂのうち一方の配線とトランジスタ５ｃ
同士をつなぐ配線を接続する等によって配線５ａ，５ｂ
の切り変えを行い、極性回路のプログラムを行う。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻橋 良樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタム・エル・エス・アイ設計 技術開発センター内 (72)発明者 松本 尚 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタム・エル・エス・アイ設計 技術開発センター内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理ブロックと複数のメモリブロックが
   同一半導体基板上に形成され、互いに配線接続されてい
   る半導体集積回路装置において、 前記各メモリブロック毎に設けられ、前記各メモリブロ
   ックに共通の信号を入力する共通に接続された少なくと
   も一つのチップイネーブル端子と、 前記各メモリブロック毎にその内部に設けられ、前記チ
   ップイネーブル端子に接続し、前記チップイネーブル端
   子に与えられる前記信号に応じて前記各メモリブロック
   毎にその対応する該メモリブロックの動作状態を選択す
   るメモリブロック選択手段とを備えた半導体集積回路装
   置。