JPH05136681A - 信号入力回路 - Google Patents
信号入力回路Info
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- JPH05136681A JPH05136681A JP3300222A JP30022291A JPH05136681A JP H05136681 A JPH05136681 A JP H05136681A JP 3300222 A JP3300222 A JP 3300222A JP 30022291 A JP30022291 A JP 30022291A JP H05136681 A JPH05136681 A JP H05136681A
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- circuit
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- mos transistor
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Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳ・ＬＳＩにおけるチップ外からの入力信
号を受ける信号入力回路の動作余裕が電源電圧や素子の
特性バラツキによって減少せず、誤動作を生じにくいよ
うにする。 【構成】基準電圧回路１２はＭＯＳ・ＦＥＴのしきい電
圧差を利用して基準電圧をつくり、電源電圧変動により
変化しない。信号入力回路１１の論理しきい電圧は内部
電源電圧ＶＣＬや入力信号の電圧振幅の半分とする。論
理しきい電圧の検出回路１４は、信号入力回路１１とト
ランジスタの定数をできるだけ合せ、論理しきい電圧を
同じにする。信号入力回路１１のトランジスタＭ１０４
のしきい電圧が低くなったとすると、トランジスタＭ１
０２のしきい電圧も低くなり、帰還回路の帰還率が低下
し、内部電源電圧ＶＣＬが高くなり、信号入力回路１１
の論理しきい電圧は高くなる。トランジスタの定数の他
のバラツキに対しても同様である。
号を受ける信号入力回路の動作余裕が電源電圧や素子の
特性バラツキによって減少せず、誤動作を生じにくいよ
うにする。 【構成】基準電圧回路１２はＭＯＳ・ＦＥＴのしきい電
圧差を利用して基準電圧をつくり、電源電圧変動により
変化しない。信号入力回路１１の論理しきい電圧は内部
電源電圧ＶＣＬや入力信号の電圧振幅の半分とする。論
理しきい電圧の検出回路１４は、信号入力回路１１とト
ランジスタの定数をできるだけ合せ、論理しきい電圧を
同じにする。信号入力回路１１のトランジスタＭ１０４
のしきい電圧が低くなったとすると、トランジスタＭ１
０２のしきい電圧も低くなり、帰還回路の帰還率が低下
し、内部電源電圧ＶＣＬが高くなり、信号入力回路１１
の論理しきい電圧は高くなる。トランジスタの定数の他
のバラツキに対しても同様である。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ・ＬＳＩのＬＳ
Ｉチップ外からの信号をＬＳＩチップ内に取り込む半導
体装置の動作余裕の向上に関する。
Ｉチップ外からの信号をＬＳＩチップ内に取り込む半導
体装置の動作余裕の向上に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ・ＬＳＩで一般的に用い
られている信号入力回路を図２に示す。この回路はＣＭ
ＯＳインバータである。同図で矢印の付いているＭＯＳ
・ＦＥＴがＰチャンネルＭＯＳ・ＦＥＴ（ここではＰＭ
ＯＳと略す）、矢印の付いていないＭＯＳ・ＦＥＴがＮ
チャンネルＭＯＳ・ＦＥＴ（ここではＮＭＯＳと略す）
である。ＶＣＣ、ＶＳＳは電源ノードでＶＣＣに高電
位、ＶＳＳに低電位（ここでは接地電位）が印加され
る。２０１がＬＳＩチップ外からの信号を受ける入力ノ
ード、２０２がＬＳＩチップ内の回路に信号を送る出力
ノードである。ＶＩＮは入力信号の電圧を、ＶＯＵＴは
出力信号の電圧を示す。この回路の直流の入出力特性を
図３に示す。実線３００が特性曲線である。すなわち、
入力電圧ＶＩＮが低い間はＰＭＯＳがオン、ＮＭＯＳが
オフであるため出力電圧ＶＯＵＴは電源電圧と同じ５Ｖ
である。入力電圧がＮＭＯＳのしきい電圧を越えるとＰ
ＭＯＳ、ＮＭＯＳともオン状態となり、出力電圧は急激
に低下する。さらに入力電圧が高くなるとＰＭＯＳがオ
フ、ＮＭＯＳがオンとなり、出力電圧は０Ｖとなる。さ
て、同図で実線３０３は入力電圧と出力電圧が等しい点
を示している。ここでは特性曲線３００と実線３０３の
交点が示す電圧を論理しきい電圧と定義する。また、入
力電圧が０Ｖから出力電圧の低下が始まるまでの電圧
（ここでは傾き−１の直線と特性曲線の接点が示す電圧
まで）をＶＩＬ、出力電圧の低下が終了する電圧（ここ
では傾き−１の直線と特性曲線の接点が示す電圧）から
入力電圧５Ｖまでの電圧をＶＩＨとする。ＶＩＬ、ＶＩ
Ｈは信号入力回路の入力電圧に対する動作余裕を表して
いる。ＶＩＬは低電位側の動作余裕を、ＶＩＨは高電位
側の動作余裕を表している。これらの動作余裕はほぼ論
理しきい電圧に連動して変わり、論理しきい電圧が高く
なるとＶＩＬが増大し、ＶＩＨが減少する。逆に、論理
しきい電圧が低くなるとＶＩＬが減少し、ＶＩＨが増大
する。一般的にＭＯＳ・ＬＳＩはＴＴＬ回路で制御され
るので入力信号レベルはＴＴＬレベルである。この場
合、高電位の最小値は２．４Ｖ、低電位の最大値は０．
８Ｖである。したがって、従来の信号入力回路では動作
余裕を確保するために論理しきい電圧は１．６Ｖに設計
される。
られている信号入力回路を図２に示す。この回路はＣＭ
ＯＳインバータである。同図で矢印の付いているＭＯＳ
・ＦＥＴがＰチャンネルＭＯＳ・ＦＥＴ（ここではＰＭ
ＯＳと略す）、矢印の付いていないＭＯＳ・ＦＥＴがＮ
チャンネルＭＯＳ・ＦＥＴ（ここではＮＭＯＳと略す）
である。ＶＣＣ、ＶＳＳは電源ノードでＶＣＣに高電
位、ＶＳＳに低電位（ここでは接地電位）が印加され
る。２０１がＬＳＩチップ外からの信号を受ける入力ノ
ード、２０２がＬＳＩチップ内の回路に信号を送る出力
ノードである。ＶＩＮは入力信号の電圧を、ＶＯＵＴは
出力信号の電圧を示す。この回路の直流の入出力特性を
図３に示す。実線３００が特性曲線である。すなわち、
入力電圧ＶＩＮが低い間はＰＭＯＳがオン、ＮＭＯＳが
オフであるため出力電圧ＶＯＵＴは電源電圧と同じ５Ｖ
である。入力電圧がＮＭＯＳのしきい電圧を越えるとＰ
ＭＯＳ、ＮＭＯＳともオン状態となり、出力電圧は急激
に低下する。さらに入力電圧が高くなるとＰＭＯＳがオ
フ、ＮＭＯＳがオンとなり、出力電圧は０Ｖとなる。さ
て、同図で実線３０３は入力電圧と出力電圧が等しい点
を示している。ここでは特性曲線３００と実線３０３の
交点が示す電圧を論理しきい電圧と定義する。また、入
力電圧が０Ｖから出力電圧の低下が始まるまでの電圧
（ここでは傾き−１の直線と特性曲線の接点が示す電圧
まで）をＶＩＬ、出力電圧の低下が終了する電圧（ここ
では傾き−１の直線と特性曲線の接点が示す電圧）から
入力電圧５Ｖまでの電圧をＶＩＨとする。ＶＩＬ、ＶＩ
Ｈは信号入力回路の入力電圧に対する動作余裕を表して
いる。ＶＩＬは低電位側の動作余裕を、ＶＩＨは高電位
側の動作余裕を表している。これらの動作余裕はほぼ論
理しきい電圧に連動して変わり、論理しきい電圧が高く
なるとＶＩＬが増大し、ＶＩＨが減少する。逆に、論理
しきい電圧が低くなるとＶＩＬが減少し、ＶＩＨが増大
する。一般的にＭＯＳ・ＬＳＩはＴＴＬ回路で制御され
るので入力信号レベルはＴＴＬレベルである。この場
合、高電位の最小値は２．４Ｖ、低電位の最大値は０．
８Ｖである。したがって、従来の信号入力回路では動作
余裕を確保するために論理しきい電圧は１．６Ｖに設計
される。
【０００３】ＣＭＯＳインバータを用いた信号入力回路
について詳しくは１９８８年８月版の日立ＩＣメモリデ
ータブックの６９ページから７０ページに記載されてい
る。
について詳しくは１９８８年８月版の日立ＩＣメモリデ
ータブックの６９ページから７０ページに記載されてい
る。
【０００４】
【発明が解決しようとする課題】従来の信号入力回路の
ＶＩＬ、ＶＩＨと電源電圧の関係を図４に示す。同図で
実線４０１と横軸の間の電圧がＶＩＬを示している。実
線４００と５Ｖを示す破線の間の電圧がＶＩＨを示して
いる。また、実線４０４は論理しきい電圧を示してい
る。同図から明らかなようにＶＩＬ、ＶＩＨおよび論理
しきい電圧は電源電圧によって変動する。ＶＩＬは電源
電圧が低くなると減少する。ＶＩＨは電源電圧が高くな
ると減少する。すなわち、電源電圧が低くなると信号入
力回路の低電位側の動作余裕が減少し、電源電圧が高く
なると高電位側の動作余裕が減少してしまう。
ＶＩＬ、ＶＩＨと電源電圧の関係を図４に示す。同図で
実線４０１と横軸の間の電圧がＶＩＬを示している。実
線４００と５Ｖを示す破線の間の電圧がＶＩＨを示して
いる。また、実線４０４は論理しきい電圧を示してい
る。同図から明らかなようにＶＩＬ、ＶＩＨおよび論理
しきい電圧は電源電圧によって変動する。ＶＩＬは電源
電圧が低くなると減少する。ＶＩＨは電源電圧が高くな
ると減少する。すなわち、電源電圧が低くなると信号入
力回路の低電位側の動作余裕が減少し、電源電圧が高く
なると高電位側の動作余裕が減少してしまう。
【０００５】ところで、ＬＳＩを構成する素子の特性に
はバラツキがある。これによって信号入力回路のＶＩ
Ｌ、ＶＩＨおよび論理しきい電圧は変動する。すなわち
図４で実線４００、４０１、４０４が上下に移動する。
例えば、信号入力回路のＮＭＯＳのしきい電圧が低くな
ったとすると、論理しきい電圧は低下し、ＶＩＬが減少
する。すなわち、低電位側の動作余裕が減少する。ま
た、信号入力回路のＰＭＯＳのしきい電圧が低くなった
とすると、論理しきい電圧は高くなり、ＶＩＨが減少す
る。すなわち、高電位側の動作余裕が減少する。
はバラツキがある。これによって信号入力回路のＶＩ
Ｌ、ＶＩＨおよび論理しきい電圧は変動する。すなわち
図４で実線４００、４０１、４０４が上下に移動する。
例えば、信号入力回路のＮＭＯＳのしきい電圧が低くな
ったとすると、論理しきい電圧は低下し、ＶＩＬが減少
する。すなわち、低電位側の動作余裕が減少する。ま
た、信号入力回路のＰＭＯＳのしきい電圧が低くなった
とすると、論理しきい電圧は高くなり、ＶＩＨが減少す
る。すなわち、高電位側の動作余裕が減少する。
【０００６】以上述べたように従来の信号入力回路では
動作余裕が電源電圧の変動や素子の特性バラツキによっ
て減少してしまう問題がある。また、近年、ＭＯＳ・Ｌ
ＳＩは消費電力の低減、素子耐圧の確保の両面から電源
電圧を低くする方向にある。この場合、入力信号振幅や
論理しきい電圧も低下するので信号入力回路の動作余裕
はますます減少する。このような動作余裕の減少は回路
の誤動作の原因となる。したがって、この動作余裕の減
少をなくし、回路の誤動作を防止する必要がある。
動作余裕が電源電圧の変動や素子の特性バラツキによっ
て減少してしまう問題がある。また、近年、ＭＯＳ・Ｌ
ＳＩは消費電力の低減、素子耐圧の確保の両面から電源
電圧を低くする方向にある。この場合、入力信号振幅や
論理しきい電圧も低下するので信号入力回路の動作余裕
はますます減少する。このような動作余裕の減少は回路
の誤動作の原因となる。したがって、この動作余裕の減
少をなくし、回路の誤動作を防止する必要がある。
【０００７】本発明の目的は電源電圧の変動や素子の特
性バラツキがあっても信号入力回路の動作余裕が減少し
ない信号入力回路を提供することにある。
性バラツキがあっても信号入力回路の動作余裕が減少し
ない信号入力回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
チップ内に電源電圧変動の小さな基準電圧回路、差動増
幅回路、ＰＭＯＳのバッファ、位相補償容量、論理しき
い電圧の検出手段からなる電圧安定化回路を設けた。そ
の出力電圧は論理しきい電圧の検出手段の出力により調
整するようにし、信号入力回路の電源電圧とした。
チップ内に電源電圧変動の小さな基準電圧回路、差動増
幅回路、ＰＭＯＳのバッファ、位相補償容量、論理しき
い電圧の検出手段からなる電圧安定化回路を設けた。そ
の出力電圧は論理しきい電圧の検出手段の出力により調
整するようにし、信号入力回路の電源電圧とした。
【０００９】
【作用】電源電圧の変動があっても基準電圧回路の出力
電圧が変動しないので電圧安定化回路の出力電圧も変動
しない。これにより信号入力回路の電源電圧の変動がな
くなるので信号入力回路の電源電圧の変動による動作余
裕の減少が無くなる。また、素子の特性バラツキがあっ
ても論理しきい電圧の検出手段を用いて電圧安定化回路
の出力電圧を自動的に調整するので信号入力回路の論理
しきい電圧を一定に保つことができる。これにより素子
の特性バラツキによる信号入力回路の動作余裕の減少が
無くなる。
電圧が変動しないので電圧安定化回路の出力電圧も変動
しない。これにより信号入力回路の電源電圧の変動がな
くなるので信号入力回路の電源電圧の変動による動作余
裕の減少が無くなる。また、素子の特性バラツキがあっ
ても論理しきい電圧の検出手段を用いて電圧安定化回路
の出力電圧を自動的に調整するので信号入力回路の論理
しきい電圧を一定に保つことができる。これにより素子
の特性バラツキによる信号入力回路の動作余裕の減少が
無くなる。
【００１０】
【実施例】以下、本発明の一実施例を図５により説明す
る。図５は電圧安定化回路を用いた信号入力回路の構成
を示している。同図で１１はＣＭＯＳインバータで構成
された信号入力回路で１０４は信号入力ノード、１０５
は信号出力ノードである。１０は電圧安定化回路で基準
電圧回路１２、差動増幅回路１３、ＰＭＯＳのバッファ
Ｍ１００、位相補償容量Ｃ１０１からなる。１００、１
０１は電源ノードで１００は高電位ＶＣＣのノード、１
０１は低電位ＶＳＳのノードである。１０３は電圧安定
化回路の出力ノードで信号入力回路の電源ノードとな
る。この電圧安定化回路の出力電圧を内部電源電圧ＶＣ
Ｌという。基準電圧回路は特開平1-296491に示すような
ＭＯＳ・ＦＥＴのしきい電圧差を利用して基準電圧を作
る回路を用いることができる。差動増幅回路は図６に示
す回路を用いることができる。同図で６０２が正の入力
ノード、６０３が負の入力ノード、６０４が出力ノード
である。また、６０５は差動増幅回路のバイアス電流を
制御する信号の入力ノードである。
る。図５は電圧安定化回路を用いた信号入力回路の構成
を示している。同図で１１はＣＭＯＳインバータで構成
された信号入力回路で１０４は信号入力ノード、１０５
は信号出力ノードである。１０は電圧安定化回路で基準
電圧回路１２、差動増幅回路１３、ＰＭＯＳのバッファ
Ｍ１００、位相補償容量Ｃ１０１からなる。１００、１
０１は電源ノードで１００は高電位ＶＣＣのノード、１
０１は低電位ＶＳＳのノードである。１０３は電圧安定
化回路の出力ノードで信号入力回路の電源ノードとな
る。この電圧安定化回路の出力電圧を内部電源電圧ＶＣ
Ｌという。基準電圧回路は特開平1-296491に示すような
ＭＯＳ・ＦＥＴのしきい電圧差を利用して基準電圧を作
る回路を用いることができる。差動増幅回路は図６に示
す回路を用いることができる。同図で６０２が正の入力
ノード、６０３が負の入力ノード、６０４が出力ノード
である。また、６０５は差動増幅回路のバイアス電流を
制御する信号の入力ノードである。
【００１１】図５に示す回路の動作を電源電圧ＶＣＣ＝
３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。差動増幅回路とＰＭＯＳのバッファ
から成る増幅回路は電圧ゲインが１であるので基準電圧
回路の出力電圧値がそのまま電圧安定化回路の出力電圧
値となる。したがって、基準電圧回路の出力電圧ＶＬを
１.５Ｖとすると電圧安定化回路の出力電圧も１.５Ｖと
なる。これにより信号入力回路は１.５Ｖの内部電源電
圧で動作することになる。ここで、基準電圧回路を特開
平1-296491に示すＭＯＳ・ＦＥＴのしきい電圧差を利用
して基準電圧を作る回路とすると、この基準電圧は電源
電圧に対してほとんど変化しない。したがって、電圧安
定化回路の出力電圧も電源電圧に対してほとんど変化し
なくなる。これにより従来問題となった信号入力回路の
動作余裕の電源電圧変動による減少が無くなる。したが
って、信号入力回路が誤動作を起こすことも無くなる。
３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。差動増幅回路とＰＭＯＳのバッファ
から成る増幅回路は電圧ゲインが１であるので基準電圧
回路の出力電圧値がそのまま電圧安定化回路の出力電圧
値となる。したがって、基準電圧回路の出力電圧ＶＬを
１.５Ｖとすると電圧安定化回路の出力電圧も１.５Ｖと
なる。これにより信号入力回路は１.５Ｖの内部電源電
圧で動作することになる。ここで、基準電圧回路を特開
平1-296491に示すＭＯＳ・ＦＥＴのしきい電圧差を利用
して基準電圧を作る回路とすると、この基準電圧は電源
電圧に対してほとんど変化しない。したがって、電圧安
定化回路の出力電圧も電源電圧に対してほとんど変化し
なくなる。これにより従来問題となった信号入力回路の
動作余裕の電源電圧変動による減少が無くなる。したが
って、信号入力回路が誤動作を起こすことも無くなる。
【００１２】上記の様に電圧安定化回路を用いることに
より動作余裕の電源電圧変動による減少をなくすことが
できる。しかし、前述のように素子の特性バラツキによ
る動作余裕の減少もあり、この減少もなくす必要があ
る。次に、素子の特性バラツキによる動作余裕の減少対
策を行った実施例を図７により説明する。図７はトリミ
ング回路を用いた電圧安定化回路と信号入力回路の構成
である。同図で１１は信号入力回路で図５に示す実施例
の信号入力回路と同じ回路である。１０は電圧安定化回
路で１２の基準電圧回路以外は図５に示す実施例の電圧
安定化回路と同じ回路である。１０３は電圧安定化回路
の出力ノードで信号入力回路の電源ノードとなる。この
電圧安定化回路の出力電圧を内部電源電圧ＶＣＬとい
う。基準電圧回路では抵抗Ｒ７１０からＲ７１５とダイ
オードＤ７１０からＤ７１２により基準電圧を作ってい
る。ノード７１１から７１４の電圧が基準電圧となる。
この基準電圧はトランジスタＭ７１１からＭ７１４とト
リミング用デコード回路で選択され差動増幅回路に入力
される。ここでは初期状態としてＭ７１３がオン状態で
ノード７１３の電圧が差動増幅回路に入力されていると
する。トリミング用デコード回路の具体例を図８に示
す。同図でＦ８０１はトリミング用のフューズである。
８１は８０と同じ回路構成となっている。８０２から８
０５が出力ノードで図７のトランジスタＭ７１１からＭ
７１４のゲートに接続される。フューズを切断するか否
かによってＮＯＲゲートの入力信号レベルが決まり、４
本の出力ノードの内の１本が高電位となる。これにより
トランジスタＭ７１１からＭ７１４内の１個がオンとな
る。
より動作余裕の電源電圧変動による減少をなくすことが
できる。しかし、前述のように素子の特性バラツキによ
る動作余裕の減少もあり、この減少もなくす必要があ
る。次に、素子の特性バラツキによる動作余裕の減少対
策を行った実施例を図７により説明する。図７はトリミ
ング回路を用いた電圧安定化回路と信号入力回路の構成
である。同図で１１は信号入力回路で図５に示す実施例
の信号入力回路と同じ回路である。１０は電圧安定化回
路で１２の基準電圧回路以外は図５に示す実施例の電圧
安定化回路と同じ回路である。１０３は電圧安定化回路
の出力ノードで信号入力回路の電源ノードとなる。この
電圧安定化回路の出力電圧を内部電源電圧ＶＣＬとい
う。基準電圧回路では抵抗Ｒ７１０からＲ７１５とダイ
オードＤ７１０からＤ７１２により基準電圧を作ってい
る。ノード７１１から７１４の電圧が基準電圧となる。
この基準電圧はトランジスタＭ７１１からＭ７１４とト
リミング用デコード回路で選択され差動増幅回路に入力
される。ここでは初期状態としてＭ７１３がオン状態で
ノード７１３の電圧が差動増幅回路に入力されていると
する。トリミング用デコード回路の具体例を図８に示
す。同図でＦ８０１はトリミング用のフューズである。
８１は８０と同じ回路構成となっている。８０２から８
０５が出力ノードで図７のトランジスタＭ７１１からＭ
７１４のゲートに接続される。フューズを切断するか否
かによってＮＯＲゲートの入力信号レベルが決まり、４
本の出力ノードの内の１本が高電位となる。これにより
トランジスタＭ７１１からＭ７１４内の１個がオンとな
る。
【００１３】素子の特性バラツキにより信号入力回路の
動作余裕が減少した場合の本実施例の回路動作は次のよ
うである。図５に示す実施例と同じ様に電源電圧ＶＣＣ
＝３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。内部電源電圧ＶＣＬは基準電圧回路
の出力電圧ＶＬを１.５Ｖに設定することにより１.５Ｖ
とする。ここで信号入力回路のトランジスタＭ１０４の
しきい電圧が低くなったとする。この場合、信号入力回
路の論理しきい電圧が低下するので、低電位側の動作余
裕が減少する。この減少を防ぐため内部電源電圧ＶＣＬ
を高くする。これはトリミングにより基準電圧回路の出
力電圧ＶＬを高くすることで実現できる。例えば、初期
状態はトランジスタＭ７１３がオンであるがＭ７１２を
オンとする。これにより内部電源電圧ＶＣＬが高くな
る。ＣＭＯＳインバータの論理しきい電圧は電源電圧に
比例して変わるので上記トリミングで信号入力回路の論
理しきい電圧を高くできる。したがって、信号入力回路
の低電位側の動作余裕が大きくなる。図９にＣＭＯＳイ
ンバータの入出力特性の電源電圧依存性を示す。実線９
０１から９０５が入出力特性を示している。９０１から
９０５の順に電源電圧は低くなる。また、実線９００は
入力電圧と出力電圧が等しい電圧を示している。実線９
０１から９０５と実線９００の交点が示す電圧がそれぞ
れの電源電圧での論理しきい電圧である。これから論理
しきい電圧が電源電圧に比例して変わることがわかる。
一方、信号入力回路の論理しきい電圧が高くなった場合
は、内部電源電圧ＶＣＬを低くする。これにより信号入
力回路の論理しきい電圧を低くする。したがって、信号
入力回路の高電位側の動作余裕が大きくなる。この様に
本実施例によると素子の特性バラツキによる動作余裕の
減少が無くなり、信号入力回路が誤動作を起こすことも
無くなる。
動作余裕が減少した場合の本実施例の回路動作は次のよ
うである。図５に示す実施例と同じ様に電源電圧ＶＣＣ
＝３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。内部電源電圧ＶＣＬは基準電圧回路
の出力電圧ＶＬを１.５Ｖに設定することにより１.５Ｖ
とする。ここで信号入力回路のトランジスタＭ１０４の
しきい電圧が低くなったとする。この場合、信号入力回
路の論理しきい電圧が低下するので、低電位側の動作余
裕が減少する。この減少を防ぐため内部電源電圧ＶＣＬ
を高くする。これはトリミングにより基準電圧回路の出
力電圧ＶＬを高くすることで実現できる。例えば、初期
状態はトランジスタＭ７１３がオンであるがＭ７１２を
オンとする。これにより内部電源電圧ＶＣＬが高くな
る。ＣＭＯＳインバータの論理しきい電圧は電源電圧に
比例して変わるので上記トリミングで信号入力回路の論
理しきい電圧を高くできる。したがって、信号入力回路
の低電位側の動作余裕が大きくなる。図９にＣＭＯＳイ
ンバータの入出力特性の電源電圧依存性を示す。実線９
０１から９０５が入出力特性を示している。９０１から
９０５の順に電源電圧は低くなる。また、実線９００は
入力電圧と出力電圧が等しい電圧を示している。実線９
０１から９０５と実線９００の交点が示す電圧がそれぞ
れの電源電圧での論理しきい電圧である。これから論理
しきい電圧が電源電圧に比例して変わることがわかる。
一方、信号入力回路の論理しきい電圧が高くなった場合
は、内部電源電圧ＶＣＬを低くする。これにより信号入
力回路の論理しきい電圧を低くする。したがって、信号
入力回路の高電位側の動作余裕が大きくなる。この様に
本実施例によると素子の特性バラツキによる動作余裕の
減少が無くなり、信号入力回路が誤動作を起こすことも
無くなる。
【００１４】図１０はトリミング回路を用いた電圧安定
化回路と信号入力回路の別の構成である。この回路は電
圧安定化回路の出力電圧の帰還回路が図５に示す実施例
と異なる。それ以外の回路は図５に示す実施例と同じで
ある。１１は論理回路や駆動回路等の信号入力回路、１
０は電圧安定化回路である。１０３は電圧安定化回路の
出力ノードで信号入力回路の電源ノードとなる。この電
圧安定化回路の出力電圧を内部電源電圧ＶＣＬという。
１２は基準電圧回路、１３は差動増幅回路、Ｍ１００は
ＰＭＯＳのバッファ、Ｃ１０１は位相補償容量である。
７１はトリミング用デコード回路である。この回路と抵
抗ＲＡ１０からＲＡ１４およびトランジスタＭＡ１０か
らＭＡ１３で帰還回路を構成している。
化回路と信号入力回路の別の構成である。この回路は電
圧安定化回路の出力電圧の帰還回路が図５に示す実施例
と異なる。それ以外の回路は図５に示す実施例と同じで
ある。１１は論理回路や駆動回路等の信号入力回路、１
０は電圧安定化回路である。１０３は電圧安定化回路の
出力ノードで信号入力回路の電源ノードとなる。この電
圧安定化回路の出力電圧を内部電源電圧ＶＣＬという。
１２は基準電圧回路、１３は差動増幅回路、Ｍ１００は
ＰＭＯＳのバッファ、Ｃ１０１は位相補償容量である。
７１はトリミング用デコード回路である。この回路と抵
抗ＲＡ１０からＲＡ１４およびトランジスタＭＡ１０か
らＭＡ１３で帰還回路を構成している。
【００１５】素子の特性バラツキにより信号入力回路の
動作余裕が減少した場合の本実施例の回路動作は次のよ
うである。図５に示す実施例と同じ様に電源電圧ＶＣＣ
＝３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。ここでは信号入力回路の論理しきい
電圧は内部電源電圧ＶＣＬや入力信号の電圧振幅の半分
である０.７５Ｖに設計されるとする。帰還回路は初期
状態でトランジスタＭＡ１２がオンで帰還率を０.５と
する。この場合、差動増幅回路とＰＭＯＳのバッファお
よび帰還回路からなる帰還増幅回路の電圧ゲインは２で
ある。したがって、内部電源電圧ＶＣＬは基準電圧回路
の出力電圧ＶＬを０.７５Ｖとすることにより１.５Ｖと
なる。図７で示す実施例と同様に信号入力回路のトラン
ジスタＭ１０４のしきい電圧が低くなったとする。これ
により信号入力回路の論理しきい電圧が低下するので低
電位側の動作余裕が減少する。この場合、電圧安定化回
路の出力電圧の帰還率を小さくすることにより内部電源
電圧ＶＣＬを高くする。すなわち初期状態ではトランジ
スタＭＡ１２がオンであるがＭＡ１３をオンとする。こ
れにより内部電源電圧ＶＣＬが高くなり、信号入力回路
の論理しきい電圧を高くする。したがって、信号入力回
路の低電位側の動作余裕が大きくなる。信号入力回路の
論理しきい電圧が高くなった場合は、電圧安定化回路の
出力電圧の帰還率を大きくする。これにより内部電源電
圧ＶＣＬが低くなり、信号入力回路の論理しきい電圧を
低くする。したがって、信号入力回路の高電位側の動作
余裕が大きくなる。この様に本実施例によると素子の特
性バラツキによる動作余裕の減少が無くなり、信号入力
回路が誤動作を起こすことも無くなる。
動作余裕が減少した場合の本実施例の回路動作は次のよ
うである。図５に示す実施例と同じ様に電源電圧ＶＣＣ
＝３.３Ｖ、ＶＳＳ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５
Ｖ、信号入力回路の入力信号の電圧振幅１.５Ｖの場合
について説明する。ここでは信号入力回路の論理しきい
電圧は内部電源電圧ＶＣＬや入力信号の電圧振幅の半分
である０.７５Ｖに設計されるとする。帰還回路は初期
状態でトランジスタＭＡ１２がオンで帰還率を０.５と
する。この場合、差動増幅回路とＰＭＯＳのバッファお
よび帰還回路からなる帰還増幅回路の電圧ゲインは２で
ある。したがって、内部電源電圧ＶＣＬは基準電圧回路
の出力電圧ＶＬを０.７５Ｖとすることにより１.５Ｖと
なる。図７で示す実施例と同様に信号入力回路のトラン
ジスタＭ１０４のしきい電圧が低くなったとする。これ
により信号入力回路の論理しきい電圧が低下するので低
電位側の動作余裕が減少する。この場合、電圧安定化回
路の出力電圧の帰還率を小さくすることにより内部電源
電圧ＶＣＬを高くする。すなわち初期状態ではトランジ
スタＭＡ１２がオンであるがＭＡ１３をオンとする。こ
れにより内部電源電圧ＶＣＬが高くなり、信号入力回路
の論理しきい電圧を高くする。したがって、信号入力回
路の低電位側の動作余裕が大きくなる。信号入力回路の
論理しきい電圧が高くなった場合は、電圧安定化回路の
出力電圧の帰還率を大きくする。これにより内部電源電
圧ＶＣＬが低くなり、信号入力回路の論理しきい電圧を
低くする。したがって、信号入力回路の高電位側の動作
余裕が大きくなる。この様に本実施例によると素子の特
性バラツキによる動作余裕の減少が無くなり、信号入力
回路が誤動作を起こすことも無くなる。
【００１６】図１は論理しきい電圧の検出回路を用いた
電圧安定化回路と信号入力回路の構成である。この回路
は電圧安定化回路の出力電圧の帰還回路が図５に示す実
施例と異なる。それ以外の回路は図５に示す実施例と同
じである。図１で１０は電圧安定化回路、１１は論理回
路や駆動回路等の信号入力回路である。信号入力回路は
ＣＭＯＳインバータで１０４は信号入力ノード、１０５
は信号出力ノードである。電圧安定化回路の出力ノード
１０３は信号入力回路の電源ノードとなる。この電圧安
定化回路の出力電圧を内部電源電圧ＶＣＬという。電圧
安定化回路は基準電圧回路１２、差動増幅回路１３、Ｐ
ＭＯＳのバッファＭ１００、位相補償容量Ｃ１０１、論
理しきい電圧の検出回路１４からなる。論理しきい電圧
の検出回路は帰還回路を構成している。この回路は信号
入力回路と同じＣＭＯＳインバータで、入力ノードと出
力ノードを接続している。
電圧安定化回路と信号入力回路の構成である。この回路
は電圧安定化回路の出力電圧の帰還回路が図５に示す実
施例と異なる。それ以外の回路は図５に示す実施例と同
じである。図１で１０は電圧安定化回路、１１は論理回
路や駆動回路等の信号入力回路である。信号入力回路は
ＣＭＯＳインバータで１０４は信号入力ノード、１０５
は信号出力ノードである。電圧安定化回路の出力ノード
１０３は信号入力回路の電源ノードとなる。この電圧安
定化回路の出力電圧を内部電源電圧ＶＣＬという。電圧
安定化回路は基準電圧回路１２、差動増幅回路１３、Ｐ
ＭＯＳのバッファＭ１００、位相補償容量Ｃ１０１、論
理しきい電圧の検出回路１４からなる。論理しきい電圧
の検出回路は帰還回路を構成している。この回路は信号
入力回路と同じＣＭＯＳインバータで、入力ノードと出
力ノードを接続している。
【００１７】図１に示す回路の動作を説明する。図５に
示す実施例と同じ様に電源電圧ＶＣＣ＝３.３Ｖ、ＶＳ
Ｓ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５Ｖ、信号入力回
路の入力信号の電圧振幅１.５Ｖの場合について説明す
る。ここでは信号入力回路の論理しきい電圧は内部電源
電圧ＶＣＬや入力信号の電圧振幅の半分である０.７５
Ｖに設計されるとする。この場合、論理しきい電圧の検
出回路も論理しきい電圧を０.７５Ｖに設計する。これ
により帰還回路の帰還率は０.５となる。したがって、
差動増幅回路、ＰＭＯＳのバッファ、論理しきい電圧の
検出回路から成る帰還増幅回路は電圧ゲインが２とな
る。内部電源電圧ＶＣＬは基準電圧回路の出力電圧ＶＬ
を０.７５Ｖとすることにより１.５Ｖとなる。
示す実施例と同じ様に電源電圧ＶＣＣ＝３.３Ｖ、ＶＳ
Ｓ＝０Ｖ、内部電源電圧ＶＣＬ＝１.５Ｖ、信号入力回
路の入力信号の電圧振幅１.５Ｖの場合について説明す
る。ここでは信号入力回路の論理しきい電圧は内部電源
電圧ＶＣＬや入力信号の電圧振幅の半分である０.７５
Ｖに設計されるとする。この場合、論理しきい電圧の検
出回路も論理しきい電圧を０.７５Ｖに設計する。これ
により帰還回路の帰還率は０.５となる。したがって、
差動増幅回路、ＰＭＯＳのバッファ、論理しきい電圧の
検出回路から成る帰還増幅回路は電圧ゲインが２とな
る。内部電源電圧ＶＣＬは基準電圧回路の出力電圧ＶＬ
を０.７５Ｖとすることにより１.５Ｖとなる。
【００１８】さて、信号入力回路のトランジスタＭ１０
４のしきい電圧が低くなったとする。これにより信号入
力回路の論理しきい電圧が低下するので低電位側の動作
余裕が減少する。しかし、信号入力回路と論理しきい電
圧の検出回路を同時に作るとすれば、論理しきい電圧の
検出回路のトランジスタＭ１０２のしきい電圧も低くな
る。この場合、帰還回路の帰還率が低下するので内部電
源電圧ＶＣＬは高くなる。したがって、信号入力回路の
論理しきい電圧は高くなり、信号入力回路の低電位側の
動作余裕の減少は無くなる。一方、信号入力回路のトラ
ンジスタＭ１０３のしきい電圧が低くなると、信号入力
回路の論理しきい電圧が高くなるので高電位側の動作余
裕が減少する。しかし、論理しきい電圧の検出回路のト
ランジスタＭ１０１のしきい電圧も低くなるので、帰還
回路の帰還率が大きくなり内部電源電圧ＶＣＬは低くな
る。したがって、信号入力回路の論理しきい電圧は低く
なり、信号入力回路の高電位側の動作余裕の減少が無く
なる。この様に本実施例によれば素子の特性バラツキに
応じて内部電源電圧をかえることにより、信号入力回路
の論理しきい電圧の変化を抑えている。これにより信号
入力回路の動作余裕の減少が無くなる。さて、論理しき
い電圧の検出回路のトランジスタのチャネル長、チャネ
ル幅、しきい電圧等の素子定数を信号入力回路のトラン
ジスタと同一にしておけば、信号入力回路の論理しきい
電圧の変化が直接帰還されるのと等価となる。この場合
が最も信号入力回路の論理しきい電圧の変化を抑えるこ
とができる。したがって、論理しきい電圧の検出回路の
トランジスタの定数はできるだけ信号入力回路のトラン
ジスタの定数に合わせたほうがよい。また、基準電圧回
路の出力電圧と論理しきい電圧は同一の値となるので基
準電圧回路の出力電圧で信号入力回路の論理しきい電圧
は決まることになる。したがって、この回路では信号入
力回路の論理しきい電圧を入力信号の雑音に応じて設定
することができる。例えば、入力信号の低電位側に雑音
が加わっている場合は論理しきい電圧を少し高くする。
これにより信号入力回路の動作余裕が確保できる。ここ
では信号入力回路の電源電圧を１.５Ｖとしたが、これ
は入力信号の電圧振幅で決まるもので、他の電圧でもか
まわない。例えば、信号入力回路の電源電圧を２.８Ｖ
とし、論理しきい電圧を１.４Ｖ（基準電圧回路の出力
電圧は１.４Ｖとなる）とすると、ＴＴＬレベルの入力
信号に整合した電源電圧となる。また、本実施例では信
号入力回路の電源電圧、すなわちＰＭＯＳのソース電圧
を制御して論理しきい電圧の変化を抑えたが、ＮＭＯＳ
のソース電圧を制御して論理しきい電圧の変化を抑える
こともできる。例えば、論理しきい電圧の検出回路およ
び信号入力回路のＮＭＯＳのソースノードと低電位の電
源線の間に抵抗を挿入し、そこを流れる電流を論理しき
い電圧の検出回路の検出結果に応じて制御する。
４のしきい電圧が低くなったとする。これにより信号入
力回路の論理しきい電圧が低下するので低電位側の動作
余裕が減少する。しかし、信号入力回路と論理しきい電
圧の検出回路を同時に作るとすれば、論理しきい電圧の
検出回路のトランジスタＭ１０２のしきい電圧も低くな
る。この場合、帰還回路の帰還率が低下するので内部電
源電圧ＶＣＬは高くなる。したがって、信号入力回路の
論理しきい電圧は高くなり、信号入力回路の低電位側の
動作余裕の減少は無くなる。一方、信号入力回路のトラ
ンジスタＭ１０３のしきい電圧が低くなると、信号入力
回路の論理しきい電圧が高くなるので高電位側の動作余
裕が減少する。しかし、論理しきい電圧の検出回路のト
ランジスタＭ１０１のしきい電圧も低くなるので、帰還
回路の帰還率が大きくなり内部電源電圧ＶＣＬは低くな
る。したがって、信号入力回路の論理しきい電圧は低く
なり、信号入力回路の高電位側の動作余裕の減少が無く
なる。この様に本実施例によれば素子の特性バラツキに
応じて内部電源電圧をかえることにより、信号入力回路
の論理しきい電圧の変化を抑えている。これにより信号
入力回路の動作余裕の減少が無くなる。さて、論理しき
い電圧の検出回路のトランジスタのチャネル長、チャネ
ル幅、しきい電圧等の素子定数を信号入力回路のトラン
ジスタと同一にしておけば、信号入力回路の論理しきい
電圧の変化が直接帰還されるのと等価となる。この場合
が最も信号入力回路の論理しきい電圧の変化を抑えるこ
とができる。したがって、論理しきい電圧の検出回路の
トランジスタの定数はできるだけ信号入力回路のトラン
ジスタの定数に合わせたほうがよい。また、基準電圧回
路の出力電圧と論理しきい電圧は同一の値となるので基
準電圧回路の出力電圧で信号入力回路の論理しきい電圧
は決まることになる。したがって、この回路では信号入
力回路の論理しきい電圧を入力信号の雑音に応じて設定
することができる。例えば、入力信号の低電位側に雑音
が加わっている場合は論理しきい電圧を少し高くする。
これにより信号入力回路の動作余裕が確保できる。ここ
では信号入力回路の電源電圧を１.５Ｖとしたが、これ
は入力信号の電圧振幅で決まるもので、他の電圧でもか
まわない。例えば、信号入力回路の電源電圧を２.８Ｖ
とし、論理しきい電圧を１.４Ｖ（基準電圧回路の出力
電圧は１.４Ｖとなる）とすると、ＴＴＬレベルの入力
信号に整合した電源電圧となる。また、本実施例では信
号入力回路の電源電圧、すなわちＰＭＯＳのソース電圧
を制御して論理しきい電圧の変化を抑えたが、ＮＭＯＳ
のソース電圧を制御して論理しきい電圧の変化を抑える
こともできる。例えば、論理しきい電圧の検出回路およ
び信号入力回路のＮＭＯＳのソースノードと低電位の電
源線の間に抵抗を挿入し、そこを流れる電流を論理しき
い電圧の検出回路の検出結果に応じて制御する。
【００１９】図１１は論理しきい電圧の検出回路を用い
た電圧安定化回路と信号入力回路の別の構成である。こ
の回路は差動増幅回路１３、論理しきい電圧の検出回路
１４にパワーダウン用のトランジスタがついている以外
は図１に示す実施例と同じである。信号入力回路が動作
しない時は、このパワーダウン用のトランジスタをオフ
することにより電圧安定化回路の低消費電力化が図れ
る。このトランジスタのオン、オフはチップ外部から入
力されるクロック信号で行う。また、チップ内に設けた
発振回路の出力信号によりオン、オフしてもよい。この
場合、発振回路は信号入力回路と非同期で動作するので
電圧安定化回路の出力ノードに大きなキャパシタンスを
設けておけば出力電圧の変動は少ない。また、この場
合、信号入力回路はチップ外部からのクロック信号が入
力されなくても電源ノードには電源電圧が印加されてい
るのでクロック信号を待たずに動作できる。したがっ
て、信号入力回路の高速化が図れる。
た電圧安定化回路と信号入力回路の別の構成である。こ
の回路は差動増幅回路１３、論理しきい電圧の検出回路
１４にパワーダウン用のトランジスタがついている以外
は図１に示す実施例と同じである。信号入力回路が動作
しない時は、このパワーダウン用のトランジスタをオフ
することにより電圧安定化回路の低消費電力化が図れ
る。このトランジスタのオン、オフはチップ外部から入
力されるクロック信号で行う。また、チップ内に設けた
発振回路の出力信号によりオン、オフしてもよい。この
場合、発振回路は信号入力回路と非同期で動作するので
電圧安定化回路の出力ノードに大きなキャパシタンスを
設けておけば出力電圧の変動は少ない。また、この場
合、信号入力回路はチップ外部からのクロック信号が入
力されなくても電源ノードには電源電圧が印加されてい
るのでクロック信号を待たずに動作できる。したがっ
て、信号入力回路の高速化が図れる。
【００２０】図１２は論理しきい電圧の検出回路を用い
た電圧安定化回路と信号入力回路の別の構成である。同
図でＬ０１は論理しきい電圧の検出回路を用いた電圧安
定化回路、ＡＢ１からＡＢ４は信号入力回路である。１
００、１０１は電源ノード、１０３は内部電源ノードで
ある。本実施例では１個の電圧安定化回路で複数の信号
入力回路に電圧を印加するので電圧安定化回路での消費
電力が低減できる。また、チップ面積も小さくできる。
た電圧安定化回路と信号入力回路の別の構成である。同
図でＬ０１は論理しきい電圧の検出回路を用いた電圧安
定化回路、ＡＢ１からＡＢ４は信号入力回路である。１
００、１０１は電源ノード、１０３は内部電源ノードで
ある。本実施例では１個の電圧安定化回路で複数の信号
入力回路に電圧を印加するので電圧安定化回路での消費
電力が低減できる。また、チップ面積も小さくできる。
【００２１】
【発明の効果】電源電圧の変動があっても基準電圧回路
の出力電圧が変動しないので電圧安定化回路の出力電圧
も変動しない。これにより信号入力回路の電源電圧が変
動しないので信号入力回路の電源電圧の変動による動作
余裕の減少が無くなる。素子の特性バラツキがあっても
トリミングにより電圧安定化回路の出力電圧を調整し、
信号入力回路の論理しきい電圧の変動を補正する。これ
により素子の特性バラツキによる信号入力回路の動作余
裕の減少が無くなる。また、素子の特性バラツキがあっ
ても論理しきい電圧の検出回路を用いて電圧安定化回路
の出力電圧を自動的に調整するので信号入力回路の論理
しきい電圧を一定に保つことができる。これにより素子
の特性バラツキによる信号入力回路の動作余裕の減少が
無くなる。したがって、信号入力回路が誤動作を起こす
ことも無くなる。
の出力電圧が変動しないので電圧安定化回路の出力電圧
も変動しない。これにより信号入力回路の電源電圧が変
動しないので信号入力回路の電源電圧の変動による動作
余裕の減少が無くなる。素子の特性バラツキがあっても
トリミングにより電圧安定化回路の出力電圧を調整し、
信号入力回路の論理しきい電圧の変動を補正する。これ
により素子の特性バラツキによる信号入力回路の動作余
裕の減少が無くなる。また、素子の特性バラツキがあっ
ても論理しきい電圧の検出回路を用いて電圧安定化回路
の出力電圧を自動的に調整するので信号入力回路の論理
しきい電圧を一定に保つことができる。これにより素子
の特性バラツキによる信号入力回路の動作余裕の減少が
無くなる。したがって、信号入力回路が誤動作を起こす
ことも無くなる。
【図１】論理しきい電圧の検出回路を用いた電圧安定化
回路と信号入力回路の構成である。
回路と信号入力回路の構成である。
【図２】従来のＣＭＯＳ・ＬＳＩで一般的に用いられて
いる信号入力回路である。
いる信号入力回路である。
【図３】従来の信号入力回路の直流の入出力特性であ
る。
る。
【図４】従来の信号入力回路の低電位側動作余裕および
高電位側動作余裕と電源電圧の関係を示す図である。
高電位側動作余裕と電源電圧の関係を示す図である。
【図５】電圧安定化回路を用いた信号入力回路の構成で
ある。
ある。
【図６】差動増幅回路の例である。
【図７】トリミング回路を用いた電圧安定化回路と信号
入力回路の構成である。
入力回路の構成である。
【図８】トリミング用デコード回路の具体例である。
【図９】ＣＭＯＳインバータの入出力特性の電源電圧依
存性である。
存性である。
【図１０】トリミング回路を用いた電圧安定化回路と信
号入力回路の別の構成である。
号入力回路の別の構成である。
【図１１】論理しきい電圧の検出回路を用いた電圧安定
化回路と信号入力回路の別の構成である。
化回路と信号入力回路の別の構成である。
【図１２】論理しきい電圧の検出回路を用いた電圧安定
化回路と信号入力回路の別の構成である。
化回路と信号入力回路の別の構成である。
１０…電圧安定化回路、１１…信号入力回路、１２…基
準電圧回路、１３…差動増幅回路、１４…論理しきい電
圧の検出回路、７１…トリミング用デコード回路、１０
３…内部電源ノード。
準電圧回路、１３…差動増幅回路、１４…論理しきい電
圧の検出回路、７１…トリミング用デコード回路、１０
３…内部電源ノード。
Claims (8)
- 【請求項１】半導体チップ外からの外部電源電圧が供給
され内部電圧を出力する内部電圧発生手段と、該内部電
圧が供給される複数のインバータ回路と、該複数のイン
バータ回路の論理しきい値を検出する検出手段とを有す
る半導体装置において、 上記内部電圧発生手段の入力に上記検出手段の出力を入
力することにより、上記複数のインバータ回路の論理し
きい値が所定の論理しきい値になるように上記内部電圧
を設定することを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、 上記複数のインバータ回路のそれぞれは１つのｐ型ＭＯ
Ｓトランジスタと１つのｎ型ＭＯＳトランジスタからな
り、 上記内部電圧の高電位側の電源線は上記ｐ型ＭＯＳトラ
ンジスタのソース又はドレインの一方に接続され、 上記内部電圧の低電位側の電源線は上記ｎ型ＭＯＳトラ
ンジスタのソース又はドレインの一方に接続され、 上記ｐ型ＭＯＳトランジスタのソース又はドレインの他
方は上記ｎ型ＭＯＳトランジスタのソース又はドレイン
の他方に接続され、 上記ｐ型ＭＯＳトランジスタのゲートは上記ｎ型ＭＯＳ
トランジスタのゲートに接続され、 上記ｐ型ＭＯＳトランジスタの形成される領域のバック
バイアス電圧は上記内部電圧の上記高電位側の電源線か
ら供給されることを特徴とする半導体装置。 - 【請求項３】請求項１又は請求項２の何れかに記載の半
導体装置において、 上記検出手段は１つのｐ型ＭＯＳトランジスタと１つの
ｎ型ＭＯＳトランジスタを含み、 上記検出手段のｐ型ＭＯＳトランジスタの形成される領
域のバックバイアス電圧は上記内部電圧の高電位側の電
源線から供給され、 上記内部電圧の上記高電位側の電源線は上記検出手段の
ｐ型ＭＯＳトランジスタのソース及びドレイン、上記検
出手段のｎ型ＭＯＳトランジスタのソース及びドレイン
を通して上記内部電圧の低電位側の電源線に接続され、 上記検出手段のｐ型ＭＯＳトランジスタのソース又はド
レインの一方は上記検出手段のｎ型ＭＯＳトランジスタ
のソース又はドレインの一方に接続され、 上記検出手段のｐ型ＭＯＳトランジスタのソース又はド
レインの他方は上記検出手段のｐ型ＭＯＳトランジスタ
のソース又はドレインの上記一方より高電位側にあり、 上記検出手段のｎ型ＭＯＳトランジスタのソース又はド
レインの他方は上記検出手段のｎ型ＭＯＳトランジスタ
のソース又はドレインの上記一方より低電位側にあり、 上記検出手段の上記出力は上記検出手段のｐ型ＭＯＳト
ランジスタのソース又はドレインの上記一方、上記検出
手段のｎ型ＭＯＳトランジスタのソース又はドレインの
上記一方、上記検出手段のｐ型ＭＯＳトランジスタのゲ
ート及び上記検出手段のｎ型ＭＯＳトランジスタのゲー
トに接続されることを特徴とする半導体装置。 - 【請求項４】請求項３に記載の半導体装置において、 上記複数のインバータ回路を構成するｐ型ＭＯＳトラン
ジスタとｎ型ＭＯＳトランジスタは上記検出手段を構成
するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタ
とほぼ同じ大きさで、かつ同じ工程で形成されることを
特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４の何れかに記載の半
導体装置において、 上記所定の電圧は基準電圧発生回路から発生され、 上記内部電圧発生回路は上記検出手段の出力と上記所定
の電圧とを比較して上記内部電圧を出力することを特徴
とする半導体装置。 - 【請求項６】請求項１乃至請求項５の何れかに記載の半
導体装置において、 上記内部電圧発生回路は差動増巾回路とｐ型ＭＯＳトラ
ンジスタを含み、 上記所定の電圧と上記検出手段の出力は上記差動増巾回
路の入力に入力され、 上記差動増巾回路の出力は上記内部電圧発生回路のｐ型
ＭＯＳトランジスタのゲートに入力され、 上記内部電圧発生回路のｐ型ＭＯＳトランジスタのソー
ス又はドレインの一方に上記外部電源電圧が供給され、 上記内部電圧は上記内部電圧発生回路のｐ型ＭＯＳトラ
ンジスタのソース又はドレインの他方から出力されるこ
とを特徴とする半導体装置。 - 【請求項７】請求項１乃至請求項６の何れかに記載の半
導体装置において、 上記複数のインバータの一部は論理回路の一部を構成す
ることを特徴とする半導体装置。 - 【請求項８】請求項１乃至請求項７の何れかに記載の半
導体装置において、 上記複数のインバータの一部は駆動回路の一部を構成す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300222A JPH05136681A (ja) | 1991-11-15 | 1991-11-15 | 信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300222A JPH05136681A (ja) | 1991-11-15 | 1991-11-15 | 信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136681A true JPH05136681A (ja) | 1993-06-01 |
Family
ID=17882193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300222A Pending JPH05136681A (ja) | 1991-11-15 | 1991-11-15 | 信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2853475A1 (fr) * | 2003-04-01 | 2004-10-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP2008085693A (ja) * | 2006-09-28 | 2008-04-10 | Kawasaki Microelectronics Kk | 半導体集積回路および半導体集積回路の制御方法 |
| JP2009010498A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体回路 |
| EP2648332B1 (fr) * | 2012-04-03 | 2022-02-23 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Dispositif de polarisation de préamplificateurs |
-
1991
- 1991-11-15 JP JP3300222A patent/JPH05136681A/ja active Pending
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