JPH0513706A - Semiconductor device - Google Patents

Semiconductor device

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JPH0513706A
JPH0513706A JP3163134A JP16313491A JPH0513706A JP H0513706 A JPH0513706 A JP H0513706A JP 3163134 A JP3163134 A JP 3163134A JP 16313491 A JP16313491 A JP 16313491A JP H0513706 A JPH0513706 A JP H0513706A
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JP
Japan
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film
capacitor
oxide film
insulating film
electrode
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Application number
JP3163134A
Other languages
Japanese (ja)
Inventor
Keitarou Imai
馨太郎 今井
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【目的】 本発明は、十分なキャパシタ容量を確保する
ことができ、信頼性の高いキャパシタを提供することを
目的とする。 【構成】 第1の電極と、2の電極と、これらの電極間
に挟持されたキャパシタ絶縁膜とを備えたキャパシタを
具備した半導体装置において、前記キャパシタ絶縁膜
が、異なる禁制帯幅を有する2種類以上の金属酸化膜の
積層体で構成されている。
(57) [Summary] [Object] An object of the present invention is to provide a highly reliable capacitor which can secure a sufficient capacitor capacity. In a semiconductor device including a capacitor having a first electrode, two electrodes, and a capacitor insulating film sandwiched between these electrodes, the capacitor insulating film has different forbidden band widths. It is composed of a laminate of more than one kind of metal oxide film.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、特
にDRAM等におけるキャパシタ構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a capacitor structure in a DRAM or the like.

【0002】[0002]

【従来の技術】半導体装置の1つに、キャパシタとトラ
ンジスタとを組み合わせて情報の記憶動作を行うDRA
M(Dynamic Random Access read write Memory )があ
る。
2. Description of the Related Art One of semiconductor devices is a DRA for storing information by combining a capacitor and a transistor.
There is M (Dynamic Random Access read write Memory).

【0003】このような装置では、半導体基板とキャパ
シタ電極との間にキャパシタ絶縁膜を挟みキャパシタを
構成している。従来は、このキャパシタ絶縁膜として酸
化シリコン膜を用いているが、近年、高集積化、大容量
化が急速に進むに伴い、微細化によるキャパシタ容量の
低下を補うべく、酸化シリコン膜よりも誘電率の大きい
材料が検討され、窒化シリコン膜と酸化シリコン膜との
積層膜を用いる等の改良が試みられている。
In such a device, a capacitor is formed by sandwiching a capacitor insulating film between a semiconductor substrate and a capacitor electrode. Conventionally, a silicon oxide film is used as the capacitor insulating film, but in recent years, with higher integration and larger capacity rapidly, in order to compensate for the decrease in the capacitor capacity due to miniaturization, a dielectric film more than the silicon oxide film is used. A material having a high ratio has been studied, and improvements such as using a laminated film of a silicon nitride film and a silicon oxide film have been attempted.

【0004】しかしながら、今後のより一層のキャパシ
タ占有面積の微細化に伴うキャパシタの大容量化に対応
するにはさらに誘電率の大きい材料を用いる必要があ
る。このような要請から、誘電率が酸化シリコン膜に比
べて約7倍程度も大きい材料である酸化タンタル膜を絶
縁膜として用いることが検討されている。
However, it is necessary to use a material having a higher dielectric constant in order to cope with the future increase in the capacity of the capacitor due to the further miniaturization of the area occupied by the capacitor. From these requirements, it has been considered to use a tantalum oxide film, which is a material having a dielectric constant about 7 times larger than that of a silicon oxide film, as an insulating film.

【0005】しかしながら、一般に、このような高誘電
体材料は、金属を含む化合物であるため、高い誘電率を
有する代わりに禁制帯幅が小さく、本質的にリーク電流
が大きくなるという問題がある。従って、本来の絶縁膜
としての性能が著しく劣化し、キャパシタの電荷保持能
力を低下させることになってしまい、DRAMなどの信
頼性を損なうことになる。
However, since such a high dielectric material is a compound containing a metal, it generally has a problem that the forbidden band width is small in spite of having a high dielectric constant and the leak current is essentially large. Therefore, the performance as an original insulating film is remarkably deteriorated, the charge holding ability of the capacitor is lowered, and the reliability of the DRAM or the like is impaired.

【0006】例えば、酸化タンタルのバンドギャップは
約4.7eVと小さいため、リーク電流が大きいことが
問題となっており、このようなリーク電流を抑制するた
めに、例えば下地シリコンと酸化タンタルとの界面に、
よりバンドギャップの大きい酸化シリコン膜や窒化シリ
コン膜を設ける方法が提案されている。
For example, since the band gap of tantalum oxide is as small as about 4.7 eV, there is a problem that the leak current is large. In order to suppress such leak current, for example, the underlying silicon and tantalum oxide are combined. At the interface,
A method of providing a silicon oxide film or a silicon nitride film having a larger band gap has been proposed.

【0007】しかしながら、膜厚の制限があるなかで、
誘電率の小さい酸化シリコンや窒化シリコンを介在させ
るということは、その分、キャパシタ容量の低下を招く
ことになってしまう。
However, in the limit of film thickness,
The interposition of silicon oxide or silicon nitride having a small dielectric constant leads to a decrease in the capacitance of the capacitor.

【0008】このように、十分なキャパシタ容量を確保
しつつリーク電流の抑制をはかることは極めて困難な問
題となっている。
As described above, it is extremely difficult to suppress the leak current while securing a sufficient capacitor capacity.

【0009】[0009]

【発明が解決しようとする課題】このように、従来のキ
ャパシタにおいては、十分なキャパシタ容量を確保しつ
つリーク電流の抑制をはかることは極めて困難であっ
た。
As described above, in the conventional capacitor, it is extremely difficult to suppress the leak current while ensuring a sufficient capacitor capacity.

【0010】本発明は、前記実情に鑑みてなされたもの
で、占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保することができ、信頼性の高いキャパシタ
を提供することを目的とする。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a highly reliable capacitor that can secure a sufficient capacitor capacity in spite of a reduction in occupied area. To do.

【0011】[0011]

【課題を解決するための手段】そこで本発明は、第1の
電極と、2の電極と、これらの電極間に挟持されたキャ
パシタ絶縁膜とを備えたキャパシタを具備した半導体装
置において、前記キャパシタ絶縁膜が、異なる禁制帯幅
を有する2種類以上の金属酸化膜の積層体で構成されて
いることを特徴とする半導体装置を提供する。
Therefore, the present invention provides a semiconductor device including a capacitor having a first electrode, a second electrode, and a capacitor insulating film sandwiched between these electrodes. There is provided a semiconductor device characterized in that the insulating film is composed of a laminated body of two or more kinds of metal oxide films having different forbidden band widths.

【0012】また、本発明は、第1の電極と、2の電極
と、これらの電極間に挟持されたキャパシタ絶縁膜とを
備えたキャパシタを具備した半導体装置において、前記
キャパシタ絶縁膜が、第1の金属酸化膜とこの第1の金
属酸化膜の両側に形成された第2の金属酸化膜とを有す
る積層体からなり、前記第2の金属酸化膜の禁制帯幅が
前記第1の金属酸化膜の禁制帯幅よりも大きいことを特
徴とする半導体装置を提供する。
Further, according to the present invention, in a semiconductor device including a capacitor having a first electrode, a second electrode, and a capacitor insulating film sandwiched between these electrodes, the capacitor insulating film is A first metal oxide film and a second metal oxide film formed on both sides of the first metal oxide film, wherein the forbidden band width of the second metal oxide film is the first metal oxide film. Provided is a semiconductor device having a width greater than a forbidden band width of an oxide film.

【0013】[0013]

【作用】上記構成によれば、金属酸化膜をキャパシタ絶
縁膜として用いたキャパシタにおいて、リーク電流を抑
制することが可能となる。
According to the above structure, the leak current can be suppressed in the capacitor using the metal oxide film as the capacitor insulating film.

【0014】従って、十分なキャパシタ容量と少ないリ
ーク電流とによって優れた電荷保持能力を有するキャパ
シタを提供することができる。
Therefore, it is possible to provide a capacitor having an excellent charge retention ability with a sufficient capacitor capacity and a small leak current.

【0015】これは、以下に示すような作用による。This is due to the following action.

【0016】一般に、高い誘電率を有する物質ほど禁制
帯幅は小さくなる。そして禁制帯幅が小さくなるほど、
電圧印加時に大きなリーク電流が流れ、絶縁体としての
性能が低下することになる。
Generally, a material having a higher dielectric constant has a smaller band gap. And the smaller the forbidden band,
A large leak current flows when a voltage is applied, and the performance as an insulator deteriorates.

【0017】これは、電極すなわち導電体と絶縁膜との
間のエネルギ−障壁高さが小さくなることによる。
This is because the height of the energy barrier between the electrode, that is, the conductor and the insulating film becomes small.

【0018】しかしながら、電荷を保持することを目的
としたキャパシタの場合には、絶縁性に優れると同時に
高容量である必要がある。従って絶縁膜の材質としては
誘電率の高い材料を用い、しかも膜厚はできるだけ薄く
するのが望ましい。
However, in the case of a capacitor intended to retain electric charges, it is necessary to have excellent insulation and high capacity at the same time. Therefore, it is desirable to use a material having a high dielectric constant as the material of the insulating film and to make the film thickness as thin as possible.

【0019】このような要請を満たすためには、導電体
と絶縁膜との間のエネルギ−障壁高さを大きくとりなが
ら膜全体としては誘電率が大きいという相矛盾した要請
を満たす必要がある。
In order to satisfy such a demand, it is necessary to satisfy the contradictory demands that the permittivity of the film as a whole is large while increasing the energy barrier height between the conductor and the insulating film.

【0020】このような要請に基づいて、酸化タンタル
膜と酸化チタン膜の場合について考えてみる。
Based on these requirements, consider the case of a tantalum oxide film and a titanium oxide film.

【0021】酸化タンタル膜と酸化チタン膜の禁制帯幅
はそれぞれ約4.6eV,3eVである。一方、誘電率
(比誘電率)はそれぞれ約28,80である。
The forbidden band widths of the tantalum oxide film and the titanium oxide film are about 4.6 eV and 3 eV, respectively. On the other hand, the dielectric constant (relative dielectric constant) is about 28 and 80, respectively.

【0022】このように酸化タンタル膜に比べて酸化チ
タン膜は、禁制帯幅は小さいものの誘電率ははるかに大
きい。従って、キャパシタ絶縁膜をこれら酸化タンタル
膜と酸化チタン膜との積層構造にして、電極側、特に電
荷が注入される側に禁制帯幅の大きい酸化タンタル膜を
配することによってリーク電流を抑制する一方、誘電率
の大きい酸化チタンを積層することによって膜全体とし
ての平均的な誘電率を高めることができる。
As described above, the titanium oxide film has a smaller forbidden band width than the tantalum oxide film, but has a much higher dielectric constant. Therefore, the capacitor insulating film has a laminated structure of these tantalum oxide film and titanium oxide film, and the leak current is suppressed by arranging the tantalum oxide film having a large forbidden band on the electrode side, particularly on the side where charges are injected. On the other hand, by stacking titanium oxide having a large dielectric constant, the average dielectric constant of the film as a whole can be increased.

【0023】望ましくは、禁制帯幅の小さい金属酸化物
膜の両側を禁制帯幅の大きい金属酸化物膜で挟むように
すれば、リーク電流を抑制する一方、誘電率の大きい金
属酸化物膜を積層することによって膜全体としての平均
的な誘電率を高めることができる。
Desirably, by sandwiching both sides of the metal oxide film having a small forbidden band with the metal oxide film having a large forbidden band, the leak current is suppressed and the metal oxide film having a large dielectric constant is formed. By stacking, the average dielectric constant of the film as a whole can be increased.

【0024】このようにして、高いキャパシタ容量を有
しかつ、電荷保持能力の高いキャパシタを得ることがで
きる。
In this way, it is possible to obtain a capacitor having a high capacitance and a high charge retention capability.

【0025】[0025]

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
Embodiments of the present invention will now be described in detail with reference to the drawings.

【0026】図1(a) 乃至図1(d) は、n+ 多結晶シリ
コン膜8上に形成されたチタンシリサイド膜9を介し
て、下部電極(ストレージノード)としてのタングステ
ン膜10、キャパシタ絶縁膜として酸化タンタル膜11
/酸化チタン膜12/酸化タンタル膜13の3層積層
膜、上部電極としてタングステン膜14を順次積層した
キャパシタを用いた、積層形メモリセル構造のDRAM
の製造工程図である。
1A to 1D, a tungsten film 10 serving as a lower electrode (storage node), a capacitor insulating film, and a capacitor insulating film are formed via a titanium silicide film 9 formed on an n + polycrystalline silicon film 8. Tantalum oxide film 11 as a film
/ Titanium oxide film 12 / Tantalum oxide film 13 three-layer laminated film, and a DRAM having a laminated memory cell structure using a capacitor in which a tungsten film 14 is sequentially laminated as an upper electrode.
FIG.

【0027】まず、図1(a) に示すように、比抵抗10
Ω・cm程度の(100)p型のシリコン基板1内に、通
常のLOCOS法により素子分離絶縁膜2を形成する。
そして、熱酸化法によりゲート絶縁膜となる膜厚200
nmの酸化シリコン層3およびゲート電極となる300nm
の第1のn+ 多結晶シリコン層4を堆積し、フォトリソ
法および反応性イオンエッチング法によってこれらをパ
タ−ニングし、ゲ−ト絶縁膜3およびゲ−ト電極4を形
成する。さらに、このゲ−ト電極4をマスクとしてAs
イオンをイオン注入し、n- 形拡散層5からなるソ−ス
・ドレイン領域を形成し、スィッチングトランジスタと
してのMOSFETを形成する。
First, as shown in FIG. 1 (a), the specific resistance 10
An element isolation insulating film 2 is formed in a (100) p-type silicon substrate 1 of about Ω · cm by a normal LOCOS method.
Then, a film thickness of 200 to be a gate insulating film is formed by a thermal oxidation method.
nm silicon oxide layer 3 and gate electrode 300 nm
To form a gate insulating film 3 and a gate electrode 4 by photolithography and reactive ion etching. Further, using the gate electrode 4 as a mask, As
Ions are ion-implanted to form a source / drain region composed of the n @-type diffusion layer 5 to form a MOSFET as a switching transistor.

【0028】さらに、図1(b) に示すように、この上層
に、CVD法により、膜厚150nm程度の酸化シリコン
膜6を全面に堆積したのち、フォトリソ法および反応性
イオンエッチングにより、ストレ−ジ・ノ−ド・コンタ
クト7を形成する。
Further, as shown in FIG. 1 (b), a silicon oxide film 6 having a film thickness of about 150 nm is deposited on the entire surface by the CVD method, and then the photolithography method and the reactive ion etching are performed to store the silicon oxide film 6. The di-node contact 7 is formed.

【0029】こののち、図1 (c)に示すように、全面に
膜厚80nmの第2のn+ 多結晶シリコン膜8を堆積した
後、フォトリソ法および化学的ドライエッチング法(等
方性エッチング)により、パターニングし、さらにこの
上層にチタンシリサイド膜9を例えば20〜30nm形成
し、さらにその上にCVD法により選択的に膜厚100
nmの第1のタングステン膜10からなるキャパシタ下部
電極を形成する。この後、CVD法によりキャパシタ絶
縁膜となる第1の酸化タンタル膜11を例えば5nmの膜
厚で,酸化チタン膜12を例えば膜厚15nmで,第2の
酸化タンタル膜13を例えば膜厚5nmで順次形成する。
After this, as shown in FIG. 1C, after depositing a second n + polycrystalline silicon film 8 having a film thickness of 80 nm on the entire surface, a photolithography method and a chemical dry etching method (isotropic etching) are used. ), A titanium silicide film 9 is further formed thereon to a thickness of 20 to 30 nm, and a film thickness of 100 is selectively formed on the titanium silicide film 9 by the CVD method.
A capacitor lower electrode made of the first tungsten film 10 having a thickness of nm is formed. After that, the first tantalum oxide film 11 serving as a capacitor insulating film is formed to a thickness of 5 nm, the titanium oxide film 12 is formed to a thickness of 15 nm, and the second tantalum oxide film 13 is formed to a thickness of 5 nm, for example, by the CVD method. Form sequentially.

【0030】そして最後に、図1(d) に示すように、キ
ャパシタ上部電極として膜厚100nmの第2のタングス
テン膜14を全面に形成した後、通常の写真食刻法を用
いてパターニングし、メモリセルを形成する。
Finally, as shown in FIG. 1D, after forming a second tungsten film 14 having a film thickness of 100 nm as a capacitor upper electrode on the entire surface, patterning is performed by using a normal photolithography method. Form a memory cell.

【0031】このようにして形成されたDRAMのリー
ク電流特性を第2図に曲線aで示す。比較のために、キ
ャパシタ絶縁膜として酸化タンタル膜を単層構造で用い
た場合のリーク電流特性を曲線bに示す。ここでは両者
共に膜厚は2nmとする。ここでこの膜厚の値は、キャパ
シタ絶縁膜として、酸化シリコン膜を用いた場合の膜厚
に換算した値である。
The leak current characteristic of the DRAM thus formed is shown by a curve a in FIG. For comparison, a curve b shows a leakage current characteristic when a tantalum oxide film is used as a capacitor insulating film in a single layer structure. Here, the film thickness of both is 2 nm. Here, the value of this film thickness is a value converted into the film thickness when a silicon oxide film is used as the capacitor insulating film.

【0032】これらの比較からも、本発明実施例のDR
AMはリークが大幅に低減されていることがわかる。
Also from these comparisons, the DR of the embodiment of the present invention
It can be seen that the AM has significantly reduced leakage.

【0033】図3(a) および(b) は本発明実施例のキャ
パシタ絶縁膜と従来例のキャパシタ絶縁膜のバンド構造
の比較図である。
FIGS. 3A and 3B are comparison diagrams of band structures of the capacitor insulating film of the embodiment of the present invention and the conventional capacitor insulating film.

【0034】このようにして形成されたDRAMによれ
ば、キャパシタが、リーク電流が少なく、キャパシタ容
量が大きく、電荷保持量の大きいもので構成されている
ため、誤動作が少なく信頼性の高いDRAMを得ること
ができる。
According to the DRAM thus formed, since the capacitor is configured to have a small leak current, a large capacitor capacity, and a large charge holding amount, a highly reliable DRAM with few malfunctions can be obtained. Obtainable.

【0035】なお、前記実施例では、n+ 多結晶シリコ
ン膜8上にチタンシリサイド膜9を介して、下部電極
(ストレージノード)としてのタングステン膜10を形
成し、この上にキャパシタ絶縁膜を形成するようにして
いるが、n+ 多結晶シリコン膜8上に直接キャパシタ絶
縁膜を形成した場合に比べ、空乏層が形成されない分、
容量を大きくすることができる。また、酸化タンタル膜
とタングステン膜との界面は安定であることから両膜の
反応より酸化タンタル膜中に欠陥が生じることはなくな
り、また大容量を維持することができる。
In the above embodiment, the tungsten film 10 as the lower electrode (storage node) is formed on the n + polycrystalline silicon film 8 via the titanium silicide film 9, and the capacitor insulating film is formed thereon. However, compared with the case where the capacitor insulating film is directly formed on the n + polycrystalline silicon film 8, the depletion layer is not formed,
The capacity can be increased. In addition, since the interface between the tantalum oxide film and the tungsten film is stable, no defects occur in the tantalum oxide film due to the reaction of both films, and a large capacity can be maintained.

【0036】また、図4に示すように、前記実施例にお
ける多結晶シリコン膜8の上に直接、キャパシタ絶縁膜
として酸化ジルコニウム(ZrO2 )膜21−酸化チタ
ン膜22−酸化ジルコニウム膜23の3層構造膜を形成
し、上部電極として多結晶シリコン膜24を用いるよう
にしてもよい。また、下部電極としては多結晶シリコン
を用い、上部電極としてはタングステン膜等の金属膜を
用いても良い。さらに酸化ジルコニウム膜−酸化チタン
膜−酸化ハフニウム膜の3層構造膜、酸化ハフニウム膜
−酸化チタン膜−酸化ハフニウム膜の3層構造膜、酸化
ハフニウム膜−酸化チタン膜−酸化ジルコニウム膜の3
層構造膜等も有効である。また、キャパシタの上部電極
および下部電極としては、タングステン膜を用いたが、
必ずしもこれらに限定されるものではなく、金属あるい
は金属合金等、本発明の条件を満たす範囲内で適宜変更
可能である。
Further, as shown in FIG. 4, a zirconium oxide (ZrO 2 ) film 21-titanium oxide film 22-zirconium oxide film 23, which is a capacitor insulating film, is directly formed on the polycrystalline silicon film 8 in the above-described embodiment. A layer structure film may be formed and the polycrystalline silicon film 24 may be used as the upper electrode. Further, polycrystalline silicon may be used as the lower electrode and a metal film such as a tungsten film may be used as the upper electrode. Further, three-layer structure film of zirconium oxide film-titanium oxide film-hafnium oxide film, three-layer structure film of hafnium oxide film-titanium oxide film-hafnium oxide film, hafnium oxide film-titanium oxide film-zirconium oxide film
A layer structure film or the like is also effective. Further, although a tungsten film is used as the upper electrode and the lower electrode of the capacitor,
The material is not necessarily limited to these, and can be appropriately changed within the range of satisfying the conditions of the present invention such as metal or metal alloy.

【0037】さらにまた、前記実施例では、キャパシタ
絶縁膜として酸化タンタル膜/酸化チタン膜/酸化タン
タル膜の3層膜を用いたが、2層膜あるいは4層以上の
積層膜を用いてもよい。さらに、キャパシタ絶縁膜の材
料としても、酸化タンタルと酸化チタンとの組み合わせ
に限定されることなく、酸化タンタル膜(TaO2 )と
チタン酸ストロンチウム膜(SrTiO3 ),イットリ
ウム酸化膜(Y2 3 )とチタン酸鉛(PbTiO3
などの組み合わせ、など、適宜選択可能である。 加え
てこれらの実施例では、積層キャパシタ構造のDRAM
について説明したが、トレンチ構造のDRAMに対して
も適用可能であることはいうまでもない
Furthermore, in the above embodiment, the three-layer film of tantalum oxide film / titanium oxide film / tantalum oxide film was used as the capacitor insulating film, but a two-layer film or a laminated film of four or more layers may be used. . Further, the material of the capacitor insulating film is not limited to the combination of tantalum oxide and titanium oxide, and the tantalum oxide film (TaO 2 ) and the strontium titanate film (SrTiO 3 ), the yttrium oxide film (Y 2 O 3 ) And lead titanate (PbTiO 3 )
A combination of the above and the like can be appropriately selected. In addition, in these embodiments, a DRAM having a multilayer capacitor structure is used.
However, it goes without saying that the present invention is also applicable to a DRAM having a trench structure.

【0038】。..

【発明の効果】以上説明してきたように、本発明のキャ
パシタによれば、異なる禁制帯幅を有する2種類以上の
金属酸化膜の積層膜をキャパシタ絶縁膜として用いるよ
うにしているため、高集積化に際しても、リーク電流を
低減し、十分なキャパシタ容量を維持しつつ、電荷保持
能力を高めることができる。
As described above, according to the capacitor of the present invention, since a laminated film of two or more kinds of metal oxide films having different forbidden band widths is used as a capacitor insulating film, high integration is achieved. Also in the case of conversion, it is possible to reduce the leak current and increase the charge retention ability while maintaining a sufficient capacitor capacity.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明実施例の積層形メモリセル構造のDRA
Mの製造工程図
FIG. 1 is a DRA of a stacked memory cell structure according to an embodiment of the present invention.
Manufacturing process diagram of M

【図2】本発明実施例のDRAMのキャパシタと従来例
のDRAMのキャパシタのリーク電流を示す比較図
FIG. 2 is a comparative diagram showing leakage currents of a DRAM capacitor according to an embodiment of the present invention and a conventional DRAM capacitor.

【図3】本発明実施例のキャパシタと従来例のキャパシ
タのバンド構造の比較図。
FIG. 3 is a comparison diagram of band structures of a capacitor according to an embodiment of the present invention and a capacitor according to a conventional example.

【図4】本発明による他の実施例の積層形メモリセル構
造のDRAMの構成を示す概略断面図
FIG. 4 is a schematic sectional view showing the structure of a DRAM having a stacked memory cell structure according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 p型のシリコン基板 2 素子分離絶縁膜 3 ゲ−ト絶縁膜 4 ゲ−ト電極 5 n型拡散層 6 層間絶縁膜 7 ストレージノードコンタクト 8 n+ 型多結晶シリコン層 9 チタンシリサイド膜 10 タングステン膜(下部電極) 11 酸化タンタル膜(キャパシタ絶縁膜) 12 酸化チタン膜(キャパシタ絶縁膜) 13 酸化タンタル膜(キャパシタ絶縁膜) 14 タングステン膜(上部電極) 1 p-type silicon substrate 2 element isolation insulating film 3 Gate insulating film 4 gate electrodes 5 n-type diffusion layer 6 Interlayer insulation film 7 Storage node contact 8 n + type polycrystalline silicon layer 9 Titanium silicide film 10 Tungsten film (lower electrode) 11 Tantalum oxide film (capacitor insulating film) 12 Titanium oxide film (capacitor insulating film) 13 Tantalum oxide film (capacitor insulating film) 14 Tungsten film (upper electrode)

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 第1の電極と、2の電極と、これらの電
極間に挟持されたキャパシタ絶縁膜とを備えたキャパシ
タを具備した半導体装置において、 前記キャパシタ絶縁膜が、異なる禁制帯幅を有する2種
類以上の金属酸化膜の積層体で構成されていることを特
徴とする半導体装置。
1. A semiconductor device comprising a capacitor having a first electrode, a second electrode, and a capacitor insulating film sandwiched between these electrodes, wherein the capacitor insulating film has different forbidden band widths. A semiconductor device comprising a laminate of two or more kinds of metal oxide films.
【請求項2】 第1の電極と、2の電極と、これらの電
極間に挟持されたキャパシタ絶縁膜とを備えたキャパシ
タを具備した半導体装置において、 前記キャパシタ絶縁膜が、第1の金属酸化膜とこの第1
の金属酸化膜の両側に形成された第2の金属酸化膜とを
有する積層体からなり、 前記第2の金属酸化膜の禁制帯幅が前記第1の金属酸化
膜の禁制帯幅よりも大きいことを特徴とする半導体装
置。
2. A semiconductor device comprising a capacitor having a first electrode, a second electrode, and a capacitor insulating film sandwiched between these electrodes, wherein the capacitor insulating film is a first metal oxide film. Membrane and this first
And a second metal oxide film formed on both sides of the metal oxide film, the forbidden band width of the second metal oxide film is larger than the forbidden band width of the first metal oxide film. A semiconductor device characterized by the above.
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