JPH0514145A - リセツト信号波形整形回路 - Google Patents
リセツト信号波形整形回路Info
- Publication number
- JPH0514145A JPH0514145A JP3162735A JP16273591A JPH0514145A JP H0514145 A JPH0514145 A JP H0514145A JP 3162735 A JP3162735 A JP 3162735A JP 16273591 A JP16273591 A JP 16273591A JP H0514145 A JPH0514145 A JP H0514145A
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- JP
- Japan
- Prior art keywords
- circuit
- reset signal
- output
- point
- input
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- Pending
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Abstract
(57)【要約】
【目的】 外部から入力されるリセット信号をチャタリ
ングなどの影響を受けないように波形整形する回路を提
供する。 【構成】 入力されるリセット信号をＤ入力端子に接続
しているＤラッチ回路５と、このＤラッチ回路５の出力
が変化した場合に一定期間出力ラッチ信号をＤラッチ回
路５に送る排他的論理積回路８やシュミットトリガ回路
１５などからなる回路と、Ｄラッチ回路５の出力を入力
とする積分回路６および波形整形されたリセット信号を
出力するシュミットトリガ回路７とを備えている。
ングなどの影響を受けないように波形整形する回路を提
供する。 【構成】 入力されるリセット信号をＤ入力端子に接続
しているＤラッチ回路５と、このＤラッチ回路５の出力
が変化した場合に一定期間出力ラッチ信号をＤラッチ回
路５に送る排他的論理積回路８やシュミットトリガ回路
１５などからなる回路と、Ｄラッチ回路５の出力を入力
とする積分回路６および波形整形されたリセット信号を
出力するシュミットトリガ回路７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、外部から入力されるリ
セット信号をチャタリングなどの影響を受けないように
波形整形するリセット信号波形整形回路に関する。
セット信号をチャタリングなどの影響を受けないように
波形整形するリセット信号波形整形回路に関する。
【０００２】
【従来の技術】外部よりのリセット信号入力を有する電
子回路においては、チャタリングや対ノイズ性の向上の
ために、積分回路とシュミットトリガ入力の論理素子が
リセット信号波形整形回路として使用されている。特に
ＣＰＵ等のＬＳＩを含む回路においては、リセット信号
のアクティブおよびインアクティブの両方の時間につい
て、一定幅以上の値を必要とするものがある。図３は、
従来のリセット信号波形整形回路の回路例を示すもので
ある。抵抗Ｒ１，コンデンサＣ１，抵抗ＲＢ１、これら
３素子をまとめて積分回路１が構成されている。２はシ
ュミットトリガ入力の論理素子、Ａ，Ｂ，Ｃは波形の測
定点である。以上のように構成されたリセット信号波形
整形回路について、以下その動作を図４を参照しながら
説明する。図４はＡ点に図示の入力が印加された時に、
Ｂ点および出力部のＣ点の電圧を示したもので、ｔ１〜
ｔ１０は時間である。ｖｃｃは電圧値で、単位はボルト
（以後Ｖで示す）であり、入力に印加される論理レベル
ハイの値である。論理素子の出力電圧の最大値もｖｃｃ
Ｖである。論理レベルロウは０Ｖである。ｖＬＨはシュ
ミットトリガの論理素子の出力が論理ロウからハイに切
り替わるための入力電圧のスレッシュホールドレベルで
ある。ｖＨＬはシュミットトリガの論理素子の出力が論
理ハイからロウに切り替わるための入力電圧のスレッシ
ュホールドレベルである。まず、入力変化がチャタリン
グを含まない場合の動作についてｔ１からｔ４について
説明する。ｔ１においてＡ点の電圧が０ＶからｖｃｃＶ
まで変化する。Ｂ点の電圧は、抵抗値Ｒ１と容量値Ｃ１
の時定数でなだらかに上昇していく。Ｂ点の電圧がｖＬ
ＨＶを越えた時点ｔ２でＣ点の電圧が０ＶからｖｃｃＶ
に変化する。Ｂ点の電圧は更に上昇しｖｃｃＶに至る。
その後、時刻ｔ３においてＡ点の入力電圧がｖｃｃＶよ
り０Ｖに変化すると、Ｂ点の電圧はｖｃｃＶより抵抗値
Ｒ１と容量値Ｃ１の時定数でなだらかに低下していく。
Ｂ点の電圧がｖＨＬＶを下回った時点ｔ３でＣ点の電圧
がｖｃｃＶから０Ｖに変化する。Ｂ点の電圧は更に降下
し０Ｖに至る。
子回路においては、チャタリングや対ノイズ性の向上の
ために、積分回路とシュミットトリガ入力の論理素子が
リセット信号波形整形回路として使用されている。特に
ＣＰＵ等のＬＳＩを含む回路においては、リセット信号
のアクティブおよびインアクティブの両方の時間につい
て、一定幅以上の値を必要とするものがある。図３は、
従来のリセット信号波形整形回路の回路例を示すもので
ある。抵抗Ｒ１，コンデンサＣ１，抵抗ＲＢ１、これら
３素子をまとめて積分回路１が構成されている。２はシ
ュミットトリガ入力の論理素子、Ａ，Ｂ，Ｃは波形の測
定点である。以上のように構成されたリセット信号波形
整形回路について、以下その動作を図４を参照しながら
説明する。図４はＡ点に図示の入力が印加された時に、
Ｂ点および出力部のＣ点の電圧を示したもので、ｔ１〜
ｔ１０は時間である。ｖｃｃは電圧値で、単位はボルト
（以後Ｖで示す）であり、入力に印加される論理レベル
ハイの値である。論理素子の出力電圧の最大値もｖｃｃ
Ｖである。論理レベルロウは０Ｖである。ｖＬＨはシュ
ミットトリガの論理素子の出力が論理ロウからハイに切
り替わるための入力電圧のスレッシュホールドレベルで
ある。ｖＨＬはシュミットトリガの論理素子の出力が論
理ハイからロウに切り替わるための入力電圧のスレッシ
ュホールドレベルである。まず、入力変化がチャタリン
グを含まない場合の動作についてｔ１からｔ４について
説明する。ｔ１においてＡ点の電圧が０ＶからｖｃｃＶ
まで変化する。Ｂ点の電圧は、抵抗値Ｒ１と容量値Ｃ１
の時定数でなだらかに上昇していく。Ｂ点の電圧がｖＬ
ＨＶを越えた時点ｔ２でＣ点の電圧が０ＶからｖｃｃＶ
に変化する。Ｂ点の電圧は更に上昇しｖｃｃＶに至る。
その後、時刻ｔ３においてＡ点の入力電圧がｖｃｃＶよ
り０Ｖに変化すると、Ｂ点の電圧はｖｃｃＶより抵抗値
Ｒ１と容量値Ｃ１の時定数でなだらかに低下していく。
Ｂ点の電圧がｖＨＬＶを下回った時点ｔ３でＣ点の電圧
がｖｃｃＶから０Ｖに変化する。Ｂ点の電圧は更に降下
し０Ｖに至る。
【０００３】次に入力変化がチャタリングを含む場合に
ついてｔ５からｔ１０について説明する。ｔ５において
Ａ点の電圧が０ＶからｖｃｃＶまで変化する。Ｂ点の電
圧は抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに上昇
していく。Ｂ点の電圧がｖＬＨＶを越えた時点ｔ６でＣ
点の電圧が０ＶからｖｃｃＶに変化する。その後、時刻
ｔ７においてチャタリングによってＡ点の入力電圧がｖ
ｃｃＶより０Ｖに変化すると、Ｂ点の電圧はｖｃｃＶよ
り抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに低下し
ていく。Ｂ点の電圧がｖＨＬＶを下回った時点ｔ８でＣ
点の電圧がｖｃｃＶから０Ｖに変化する。Ｂ点の電圧は
更に降下し０Ｖへ向う。その後ｔ９においてＡ点の電圧
が回復し０ＶからｖｃｃＶまで変化する。Ｂ点の電圧は
抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに上昇して
いく。Ｂ点の電圧がｖＬＨＶを越えた時点ｔ１０でＣ点
の電圧が０ＶからｖｃｃＶに変化する。以上のように入
力信号にチャタリングがあると出力信号にもチャタリン
グが入る場合がある。ｔ６からｔ７の間が短い時は特に
そうである。
ついてｔ５からｔ１０について説明する。ｔ５において
Ａ点の電圧が０ＶからｖｃｃＶまで変化する。Ｂ点の電
圧は抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに上昇
していく。Ｂ点の電圧がｖＬＨＶを越えた時点ｔ６でＣ
点の電圧が０ＶからｖｃｃＶに変化する。その後、時刻
ｔ７においてチャタリングによってＡ点の入力電圧がｖ
ｃｃＶより０Ｖに変化すると、Ｂ点の電圧はｖｃｃＶよ
り抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに低下し
ていく。Ｂ点の電圧がｖＨＬＶを下回った時点ｔ８でＣ
点の電圧がｖｃｃＶから０Ｖに変化する。Ｂ点の電圧は
更に降下し０Ｖへ向う。その後ｔ９においてＡ点の電圧
が回復し０ＶからｖｃｃＶまで変化する。Ｂ点の電圧は
抵抗値Ｒ１と容量値Ｃ１の時定数でなだらかに上昇して
いく。Ｂ点の電圧がｖＬＨＶを越えた時点ｔ１０でＣ点
の電圧が０ＶからｖｃｃＶに変化する。以上のように入
力信号にチャタリングがあると出力信号にもチャタリン
グが入る場合がある。ｔ６からｔ７の間が短い時は特に
そうである。
【０００４】
【発明が解決しようとする課題】上記のように従来の構
成では、入力信号がごく短いパルスであったりまたはチ
ャタリングがあったりすると出力信号にもごく短いパル
スが出力されたりチャタリングが入ったりする場合があ
り、それがＣＰＵなどの誤動作の原因となることがあっ
た。
成では、入力信号がごく短いパルスであったりまたはチ
ャタリングがあったりすると出力信号にもごく短いパル
スが出力されたりチャタリングが入ったりする場合があ
り、それがＣＰＵなどの誤動作の原因となることがあっ
た。
【０００５】本発明は、上記従来の課題を解決するもの
で、入力信号がいかなる場合にも、出力信号が出力され
る場合は常に、チャタリングのない一定幅以上のパルス
であるリセット信号波形整形回路を提供することを目的
とする。
で、入力信号がいかなる場合にも、出力信号が出力され
る場合は常に、チャタリングのない一定幅以上のパルス
であるリセット信号波形整形回路を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のリセット信号波形整形回路は、外部から入力
されるリセット信号をＤ入力端子に接続しているＤラッ
チ回路と、このＤラッチ回路の出力が変化した場合に一
定期間出力ラッチ信号をＤラッチ回路に送る回路と、上
記Ｄラッチ回路の出力を入力とする積分回路と、この積
分回路の出力を入力とし波形整形されたリセット信号を
出力するシュミットトリガ論理素子とを備えている。
に本発明のリセット信号波形整形回路は、外部から入力
されるリセット信号をＤ入力端子に接続しているＤラッ
チ回路と、このＤラッチ回路の出力が変化した場合に一
定期間出力ラッチ信号をＤラッチ回路に送る回路と、上
記Ｄラッチ回路の出力を入力とする積分回路と、この積
分回路の出力を入力とし波形整形されたリセット信号を
出力するシュミットトリガ論理素子とを備えている。
【０００７】
【作用】この構成によって、外部よりのリセット入力信
号が反転した場合、入力のリセット信号入力が一定期間
の間ラッチ状態となり、Ｄラッチ論理素子の出力、した
がって出力リセット信号は必ず一定期間以上の間、チャ
タリングなく連続して出力される。
号が反転した場合、入力のリセット信号入力が一定期間
の間ラッチ状態となり、Ｄラッチ論理素子の出力、した
がって出力リセット信号は必ず一定期間以上の間、チャ
タリングなく連続して出力される。
【０００８】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は本発明の一実施例を含むリセッ
ト信号波形整形回路である。３および６は図３にて説明
したものと同様の構成を持つ積分回路、４，７，１５は
シュミットトリガ論理素子、５はＤラッチ論理素子、８
は排他的論理積動作の論理素子、Ｄ点〜Ｌ点の各点は波
形測定点である。図２は図１に示す回路において、入力
が論理ロウで安定している状態からチャタリングをとも
ないながら論理ハイへ移行していく時の各部の波形を示
すものである。各波形測定点の電圧を縦軸に、時間を横
軸にとっている。
ながら説明する。図１は本発明の一実施例を含むリセッ
ト信号波形整形回路である。３および６は図３にて説明
したものと同様の構成を持つ積分回路、４，７，１５は
シュミットトリガ論理素子、５はＤラッチ論理素子、８
は排他的論理積動作の論理素子、Ｄ点〜Ｌ点の各点は波
形測定点である。図２は図１に示す回路において、入力
が論理ロウで安定している状態からチャタリングをとも
ないながら論理ハイへ移行していく時の各部の波形を示
すものである。各波形測定点の電圧を縦軸に、時間を横
軸にとっている。
【０００９】積分回路とそれに続くシュミットトリガの
動作については、従来例と同様なので説明は省略する。
積分回路３はＤ点，Ｅ点，Ｆ点でのｔ１１からｔ１２に
示すように、入力を平均化し小さなチャタリングを吸収
している。この時、Ｄラッチ論理素子５は、測定点Ｌの
波形が示すように、Ｄ入力からＱ出力にスルーとなって
いる。ｔ１２において、Ｆ点がハイとなり、Ｇ点もハイ
となる。Ｈ点は積分回路６の働きによりゆっくりロウか
らハイに立ち上がっていく。Ｉ点は積分回路６の時定数
間、すなわちＴ１４まではロウである。したがってＪ点
はこの間ロウになる。さらにＲ３とＣ２の時定数後、す
なわちｔ１３でＬ点がロウとなり、Ｄラッチ論理素子５
は出力がラッチ状態となる。Ｔ１４でＩ点はハイとな
り、Ｊ点もハイに戻る。Ｋ点はＲ２とＣ２の時定数で、
ゆっくりロウからハイに立ち上がっていく。Ｔ１５でＬ
点ロウからハイになり、Ｄラッチ論理素子５がスルーに
戻る。すなわちＴ１３からＴ１５の間Ｇ点の出力は固定
化され、積分回路６の出力、シュミットトリガ論理素子
７の出力、出力点Ｉも、論理レベルが固定化される。
動作については、従来例と同様なので説明は省略する。
積分回路３はＤ点，Ｅ点，Ｆ点でのｔ１１からｔ１２に
示すように、入力を平均化し小さなチャタリングを吸収
している。この時、Ｄラッチ論理素子５は、測定点Ｌの
波形が示すように、Ｄ入力からＱ出力にスルーとなって
いる。ｔ１２において、Ｆ点がハイとなり、Ｇ点もハイ
となる。Ｈ点は積分回路６の働きによりゆっくりロウか
らハイに立ち上がっていく。Ｉ点は積分回路６の時定数
間、すなわちＴ１４まではロウである。したがってＪ点
はこの間ロウになる。さらにＲ３とＣ２の時定数後、す
なわちｔ１３でＬ点がロウとなり、Ｄラッチ論理素子５
は出力がラッチ状態となる。Ｔ１４でＩ点はハイとな
り、Ｊ点もハイに戻る。Ｋ点はＲ２とＣ２の時定数で、
ゆっくりロウからハイに立ち上がっていく。Ｔ１５でＬ
点ロウからハイになり、Ｄラッチ論理素子５がスルーに
戻る。すなわちＴ１３からＴ１５の間Ｇ点の出力は固定
化され、積分回路６の出力、シュミットトリガ論理素子
７の出力、出力点Ｉも、論理レベルが固定化される。
【００１０】変化検出後、Ｄラッチ論理素子５をなるべ
く早くラッチ状態とするために、Ｒ３，Ｃ２の値はでき
る限り小さいことが望ましい。Ｒ２の最小値は論理素子
８のドライブ能力により制限される。積分回路６はＴ１
２からＴ１３までの間に、Ｇ点がチャタリングを起こし
た時に、それを吸収できる時定数とする。また積分回路
６はＲ３，Ｃ２の積分回路を十分に放電させるために、
Ｒ３，Ｃ２より大きな時定数をもたなければならない。
出力点Ｉにおける最小のパルス幅はＲ２，Ｃ２の時定数
でほとんど決定される。なお本実施回路例の積分回路３
は、Ｄラッチ論理素子５がラッチ状態となる瞬間の論理
値に対して積分効果を持たせるために付加しているもの
である。
く早くラッチ状態とするために、Ｒ３，Ｃ２の値はでき
る限り小さいことが望ましい。Ｒ２の最小値は論理素子
８のドライブ能力により制限される。積分回路６はＴ１
２からＴ１３までの間に、Ｇ点がチャタリングを起こし
た時に、それを吸収できる時定数とする。また積分回路
６はＲ３，Ｃ２の積分回路を十分に放電させるために、
Ｒ３，Ｃ２より大きな時定数をもたなければならない。
出力点Ｉにおける最小のパルス幅はＲ２，Ｃ２の時定数
でほとんど決定される。なお本実施回路例の積分回路３
は、Ｄラッチ論理素子５がラッチ状態となる瞬間の論理
値に対して積分効果を持たせるために付加しているもの
である。
【００１１】
【発明の効果】以上の説明で明らかなように本発明のリ
セット信号波形整形回路は、入力リセット信号がいかな
るタイミングで反転し、またチャタリングを有するもの
であったとしても、出力信号が出力される場合は、必ず
一定幅以上のチャタリングのないパルスをリセット信号
として出力するものである。
セット信号波形整形回路は、入力リセット信号がいかな
るタイミングで反転し、またチャタリングを有するもの
であったとしても、出力信号が出力される場合は、必ず
一定幅以上のチャタリングのないパルスをリセット信号
として出力するものである。
【図１】本発明の一実施例のリセット信号波形整形回路
を示す図
を示す図
【図２】本発明の一実施例における各測定点の電圧波形
を示す図
を示す図
【図３】従来のリセット信号波形整形回路を示す図
【図４】従来のリセット信号波形整形回路における各測
定点の電圧波形を示す図
定点の電圧波形を示す図
５ Ｄラッチ論理素子（Ｄラッチ回路） ６ 積分回路 ７ シュミットトリガ論理素子 ８ 排他的論理積回路（ラッチ信号をＤラッチ回路に送
る回路） １５ シュミットトリガ論理素子（ラッチ信号をＤラッ
チ回路に送る回路）
る回路） １５ シュミットトリガ論理素子（ラッチ信号をＤラッ
チ回路に送る回路）
Claims (1)
- 【特許請求の範囲】 【請求項１】外部から入力されるリセット信号をＤ入力
端子に接続しているＤラッチ回路と、このＤラッチ回路
の出力が変化した場合に一定期間出力ラッチ信号をＤラ
ッチ回路に送る回路と、上記Ｄラッチ回路の出力を入力
とする積分回路と、この積分回路の出力を入力とし波形
整形されたリセット信号を出力するシュミットトリガ論
理素子とを備えたリセット信号波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162735A JPH0514145A (ja) | 1991-07-03 | 1991-07-03 | リセツト信号波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162735A JPH0514145A (ja) | 1991-07-03 | 1991-07-03 | リセツト信号波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514145A true JPH0514145A (ja) | 1993-01-22 |
Family
ID=15760270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162735A Pending JPH0514145A (ja) | 1991-07-03 | 1991-07-03 | リセツト信号波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11675420B2 (en) | 2020-10-21 | 2023-06-13 | Seiko Epson Corporation | Method for operating display apparatus, and display apparatus |
-
1991
- 1991-07-03 JP JP3162735A patent/JPH0514145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11675420B2 (en) | 2020-10-21 | 2023-06-13 | Seiko Epson Corporation | Method for operating display apparatus, and display apparatus |
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