JPH0514151A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPH0514151A JPH0514151A JP3160414A JP16041491A JPH0514151A JP H0514151 A JPH0514151 A JP H0514151A JP 3160414 A JP3160414 A JP 3160414A JP 16041491 A JP16041491 A JP 16041491A JP H0514151 A JPH0514151 A JP H0514151A
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- Japan
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- circuit
- delay
- flip
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- clock signal
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Abstract
(57)【要約】
【目的】安価な構成で高精度，高分解能のタイミング発
生回路を実現する。 【構成】分解能の異なる複数の遅延回路を直列に接続し
て入力デ―タに対応した遅延時間を得るタイミング発生
回路において、クロック信号Ｓ2 ，Ｓ1 の１周期以下の
分解能を有する遅延回路１，３によりクロック信号
Ｓ2 ，Ｓ1 と同期したレ―ト信号ＳT ，Ｓ4 を入力デ―
タＤ1 ，Ｄ2 に対応して遅延し、この遅延回路１，３の
出力をクロック信号Ｓ2 ，Ｓ1 によってフリップフロッ
プ回路２，４に保持することにより、遅延回路１，３で
生じた遅延時間のばらつきをフリップフロップ回路２，
４でリタイミングし、入力デ―タＤ1 ，Ｄ2 に対応した
正確な遅延時間を得る。
生回路を実現する。 【構成】分解能の異なる複数の遅延回路を直列に接続し
て入力デ―タに対応した遅延時間を得るタイミング発生
回路において、クロック信号Ｓ2 ，Ｓ1 の１周期以下の
分解能を有する遅延回路１，３によりクロック信号
Ｓ2 ，Ｓ1 と同期したレ―ト信号ＳT ，Ｓ4 を入力デ―
タＤ1 ，Ｄ2 に対応して遅延し、この遅延回路１，３の
出力をクロック信号Ｓ2 ，Ｓ1 によってフリップフロッ
プ回路２，４に保持することにより、遅延回路１，３で
生じた遅延時間のばらつきをフリップフロップ回路２，
４でリタイミングし、入力デ―タＤ1 ，Ｄ2 に対応した
正確な遅延時間を得る。
Description
【０００１】
【産業上の利用分野】本発明は、高精度，高分解能のタ
イミング発生回路の安価な構成法に関するものである。
イミング発生回路の安価な構成法に関するものである。
【０００２】
【従来の技術】従来からＬＳＩテスタ、特にパ―ピン構
造のテスタ等では、大量のタイミング発生回路がピン毎
に必要とされている。図３はＬＳＩテスタに用いられて
いる従来のタイミング発生回路を示すブロック図であ
る。クロック発生器１１から出力されたクロック信号は
高速カウンタ１２で計数され、その計数出力がカウンタ
バス１３を介してディジタルコンパレ―タ１２で入力デ
―タと比較され、ディジタルコンパレ―タ１４からは入
力デ―タに対応する時間遅延したパルスが出力される。
ここで例えばクロック発生器１１としては５００ＭＨｚ
のものを使用し、高速カウンタ１２は２４ビットの同期
カウンタを使用する。
造のテスタ等では、大量のタイミング発生回路がピン毎
に必要とされている。図３はＬＳＩテスタに用いられて
いる従来のタイミング発生回路を示すブロック図であ
る。クロック発生器１１から出力されたクロック信号は
高速カウンタ１２で計数され、その計数出力がカウンタ
バス１３を介してディジタルコンパレ―タ１２で入力デ
―タと比較され、ディジタルコンパレ―タ１４からは入
力デ―タに対応する時間遅延したパルスが出力される。
ここで例えばクロック発生器１１としては５００ＭＨｚ
のものを使用し、高速カウンタ１２は２４ビットの同期
カウンタを使用する。
【０００３】
【発明が解決しようとする課題】上記のタイミング発生
回路において、高速カウンタ１２としては非常に高速な
ＥＣＬカウンタが用いられ、ＬＳＩテスタ全体ではこれ
が大量に必要となる。最近その利用度が高くなっている
ＥＣＬゲ―トアレイ等で構成する場合にもかなり高価と
なる。また１ｎｓ以下のタイミングエッジを発生しよう
とするとカウンタが高価になるため、分解能の悪いカウ
ンタを使用しディレイラインでその間を補間する方法が
とられるが、長い遅延時間と広い周波数帯域という相反
する要素があるため、ディレイラインの製作が難しくな
るという問題がある。これは、ディレイラインがＬＣで
構成され、タップを出しているので、遅延時間の分解
能，精度を高くすると同時にスパンを広くとることが困
難なためである。またランプ波を比較するアナログ方式
もあるが、精度が出にくいという欠点がある。またカウ
ンタ方式の場合、一般的にＬＳＩテスタは１０ｎｓ〜１
ｍｓ迄の幅でレ―トおよびクロックを出すため、カウン
タの長さが２０ビット以上と長くなり、回路性能を発揮
しにくいという問題もある。
回路において、高速カウンタ１２としては非常に高速な
ＥＣＬカウンタが用いられ、ＬＳＩテスタ全体ではこれ
が大量に必要となる。最近その利用度が高くなっている
ＥＣＬゲ―トアレイ等で構成する場合にもかなり高価と
なる。また１ｎｓ以下のタイミングエッジを発生しよう
とするとカウンタが高価になるため、分解能の悪いカウ
ンタを使用しディレイラインでその間を補間する方法が
とられるが、長い遅延時間と広い周波数帯域という相反
する要素があるため、ディレイラインの製作が難しくな
るという問題がある。これは、ディレイラインがＬＣで
構成され、タップを出しているので、遅延時間の分解
能，精度を高くすると同時にスパンを広くとることが困
難なためである。またランプ波を比較するアナログ方式
もあるが、精度が出にくいという欠点がある。またカウ
ンタ方式の場合、一般的にＬＳＩテスタは１０ｎｓ〜１
ｍｓ迄の幅でレ―トおよびクロックを出すため、カウン
タの長さが２０ビット以上と長くなり、回路性能を発揮
しにくいという問題もある。
【０００４】本発明は、上記の課題を解決するためにな
されたもので、安価な構成で高精度，高分解能のタイミ
ング発生回路を実現することを目的とする。
されたもので、安価な構成で高精度，高分解能のタイミ
ング発生回路を実現することを目的とする。
【０００５】
【課題を解決するための手段】本発明は分解能の異なる
複数の遅延回路を直列に接続して入力デ―タに対応した
遅延時間を得るタイミング発生回路に係るもので、その
特徴とするところはクロック信号の１周期以下の分解能
を有し、前記クロック信号と同期したレ―ト信号を入力
デ―タに対応して遅延する遅延回路と、この遅延回路の
出力を前記クロック信号によって保持するフリップフロ
ップ回路とを備える点にある。
複数の遅延回路を直列に接続して入力デ―タに対応した
遅延時間を得るタイミング発生回路に係るもので、その
特徴とするところはクロック信号の１周期以下の分解能
を有し、前記クロック信号と同期したレ―ト信号を入力
デ―タに対応して遅延する遅延回路と、この遅延回路の
出力を前記クロック信号によって保持するフリップフロ
ップ回路とを備える点にある。
【０００６】
【作用】遅延回路で生じた遅延時間のばらつきはフリッ
プフロップ回路でリタイミングされ、入力デ―タに対応
した正確な遅延時間を得ることができる。
プフロップ回路でリタイミングされ、入力デ―タに対応
した正確な遅延時間を得ることができる。
【０００７】
【実施例】以下本発明を図面を用いて詳しく説明する。
図１は本発明に係るタイミング発生回路の一実施例を示
す構成ブロック図である。１は１ＧＨｚの基準クロック
信号ＳR と同期したテストレ―ト信号ＳT （例えば２０
ｎｓ間隔、ただし図では理解の容易のため間隔を大きく
とってある）を第１の入力デ―タＤ1 に対応する所定の
時間遅延する、例えばスパン１ｍｓ，分解能３２ｎｓの
第１の遅延回路、２は遅延回路１の出力Ｓ3 を保持する
第１のフリップフロップ回路、３はフリップフロップ回
路２の出力Ｓ4 を第２の入力デ―タＤ2 に対応する所定
の遅延時間遅延する、スパン３２ｎｓ，分解能１ｎｓの
第２の遅延回路、４は遅延回路３の出力Ｓ5 を保持する
第２のフリップフロップ回路、５はフリップフロップ回
路４の出力Ｓ6 を第３の入力デ―タＤ3 に対応する所定
の時間遅延する分解能３１．２５ｐｓの第３の遅延回
路、６は基準クロック信号ＳR を分周比１で分周した第
１のクロック信号Ｓ1 をフリップフロップ回路４のトリ
ガ入力とし、分周比３２で分周した第２のクロック信号
Ｓ2 をフリップフロップ回路２のトリガ入力とする分周
回路である。分周回路６の第１，第２の分周出力Ｓ1 ，
Ｓ2 はタイミングの異なる信号を並行して発生させるた
めに、他のタイミング発生回路（図示せず）へも供給さ
れる。ここで第１の遅延回路１としてはＣＭＯＳを用い
た安価なカウンタを使用し、カウンタジッタをリタイミ
ング回路で除いており、第２の遅延回路３としては６ビ
ット程度の分解能を安定に有する、ミラ―積分を用いた
ＩＣ化ディレイラインを使用している。
図１は本発明に係るタイミング発生回路の一実施例を示
す構成ブロック図である。１は１ＧＨｚの基準クロック
信号ＳR と同期したテストレ―ト信号ＳT （例えば２０
ｎｓ間隔、ただし図では理解の容易のため間隔を大きく
とってある）を第１の入力デ―タＤ1 に対応する所定の
時間遅延する、例えばスパン１ｍｓ，分解能３２ｎｓの
第１の遅延回路、２は遅延回路１の出力Ｓ3 を保持する
第１のフリップフロップ回路、３はフリップフロップ回
路２の出力Ｓ4 を第２の入力デ―タＤ2 に対応する所定
の遅延時間遅延する、スパン３２ｎｓ，分解能１ｎｓの
第２の遅延回路、４は遅延回路３の出力Ｓ5 を保持する
第２のフリップフロップ回路、５はフリップフロップ回
路４の出力Ｓ6 を第３の入力デ―タＤ3 に対応する所定
の時間遅延する分解能３１．２５ｐｓの第３の遅延回
路、６は基準クロック信号ＳR を分周比１で分周した第
１のクロック信号Ｓ1 をフリップフロップ回路４のトリ
ガ入力とし、分周比３２で分周した第２のクロック信号
Ｓ2 をフリップフロップ回路２のトリガ入力とする分周
回路である。分周回路６の第１，第２の分周出力Ｓ1 ，
Ｓ2 はタイミングの異なる信号を並行して発生させるた
めに、他のタイミング発生回路（図示せず）へも供給さ
れる。ここで第１の遅延回路１としてはＣＭＯＳを用い
た安価なカウンタを使用し、カウンタジッタをリタイミ
ング回路で除いており、第２の遅延回路３としては６ビ
ット程度の分解能を安定に有する、ミラ―積分を用いた
ＩＣ化ディレイラインを使用している。
【０００８】上記の構成のタイミング発生回路の動作を
図２のタイムチャ―トを用いて次に説明する。基準クロ
ック信号ＳR は分周回路６で分周比１および３２で分周
され、それぞれ第１，第２のクロック信号Ｓ1 ，Ｓ2 と
なる。テストレ―ト信号ＳT （図２（Ａ））は遅延回路
１で入力デ―タＤ1 に対応した所定の時間遅延される
（図２（Ｂ））。分解能３２ｎｓの遅延回路１の出力Ｓ
3 には下に述べるように±１６ｎｓ以下のばらつきが許
容され、第２のクロック信号Ｓ2 （図２（Ｃ））のタイ
ミングでフリップフロップ回路２に保持される際に、誤
差は消去され、完全なリタイミングが行われる（図２
（Ｄ））。遅延回路１における遅延時間のばらつきはサ
ンプルパルスＳ2 に対し、（前のサンプルパルス時刻＋
フリップフロップ回路２のホ―ルド時間）から（次のサ
ンプルパルス時刻−フリップフロップ回路２のセットア
ップ時間）迄の時間範囲で許されることになる。
図２のタイムチャ―トを用いて次に説明する。基準クロ
ック信号ＳR は分周回路６で分周比１および３２で分周
され、それぞれ第１，第２のクロック信号Ｓ1 ，Ｓ2 と
なる。テストレ―ト信号ＳT （図２（Ａ））は遅延回路
１で入力デ―タＤ1 に対応した所定の時間遅延される
（図２（Ｂ））。分解能３２ｎｓの遅延回路１の出力Ｓ
3 には下に述べるように±１６ｎｓ以下のばらつきが許
容され、第２のクロック信号Ｓ2 （図２（Ｃ））のタイ
ミングでフリップフロップ回路２に保持される際に、誤
差は消去され、完全なリタイミングが行われる（図２
（Ｄ））。遅延回路１における遅延時間のばらつきはサ
ンプルパルスＳ2 に対し、（前のサンプルパルス時刻＋
フリップフロップ回路２のホ―ルド時間）から（次のサ
ンプルパルス時刻−フリップフロップ回路２のセットア
ップ時間）迄の時間範囲で許されることになる。
【０００９】フリップフロップ回路２の出力Ｓ4 は分解
能１ｎｓの遅延回路３により第２のクロック信号Ｓ2 の
１周期の範囲内でさらに遅延され、出力に±０．５ｎｓ
以下のばらつきを生じるが、上記同様、フリップフロッ
プ回路４に第１のクロック信号Ｓ1 のタイミングで保持
される際に誤差が消去され、完全なリタイミングが行わ
れる。この場合の遅延回路３における遅延時間のばらつ
きの許容範囲は遅延回路１に関し前述したと同様のこと
がサンプルパルスＳ1 に対して成立つ。ここでフリップ
フロップ回路４のセットアップ時間およびホ―ルド時間
はＥＣＬの場合、２００ｐｓ程度である。フリップフロ
ップ回路４の出力Ｓ6 は遅延回路５で、第３の入力デ―
タＤ3 に対応してさらに細かい分解能で遅延され、この
タイミング発生回路の出力Ｓ7 となる。テストレ―ト信
号ＳT からこの出力Ｓ7 までの遅延時間は、遅延回路
１，３における遅延時間がフリップフロップ回路２，４
でそれぞれリタイミングされているので、各段のエラ―
が累積することがなく、リニアリティが非常に優れたも
のとなる。
能１ｎｓの遅延回路３により第２のクロック信号Ｓ2 の
１周期の範囲内でさらに遅延され、出力に±０．５ｎｓ
以下のばらつきを生じるが、上記同様、フリップフロッ
プ回路４に第１のクロック信号Ｓ1 のタイミングで保持
される際に誤差が消去され、完全なリタイミングが行わ
れる。この場合の遅延回路３における遅延時間のばらつ
きの許容範囲は遅延回路１に関し前述したと同様のこと
がサンプルパルスＳ1 に対して成立つ。ここでフリップ
フロップ回路４のセットアップ時間およびホ―ルド時間
はＥＣＬの場合、２００ｐｓ程度である。フリップフロ
ップ回路４の出力Ｓ6 は遅延回路５で、第３の入力デ―
タＤ3 に対応してさらに細かい分解能で遅延され、この
タイミング発生回路の出力Ｓ7 となる。テストレ―ト信
号ＳT からこの出力Ｓ7 までの遅延時間は、遅延回路
１，３における遅延時間がフリップフロップ回路２，４
でそれぞれリタイミングされているので、各段のエラ―
が累積することがなく、リニアリティが非常に優れたも
のとなる。
【００１０】このような構成のタイミング発生回路によ
れば、各遅延回路による遅延時間がフリップフロップ回
路でリタイミングされているので、遅延回路のステップ
あたりの誤差に依存せず、ステップリニアリティが非常
に高いクロックディレイを得ることができる。また高速
回路は分周器６とリタイミング用フリップフロップ回路
２，４のみでよく、全段をカウンタで構成する必要がな
いので、高価なＥＣＬ回路を非常に少くすることができ
る。また遅延回路３は上記実施例にある通り、極めてス
パンの短い、分解能あたりの値が小さいディレイライン
であり、入力デ―タの±１／２ＬＳＢ程度の精度は比較
的容易に出るので、例えば安価なＩＣ化ディレイバ―ニ
ア等を使用することができる。その結果タイミング発生
回路全体が安価となり、かつカウンタ方式と同等なクロ
ックに同期した精度を得ることができる。また低速な比
較的分解能の大きい部分（例えば図１の遅延回路１）に
安価なＣＭＯＳを用いたカウンタ（プリセット形も可）
を使用できる。
れば、各遅延回路による遅延時間がフリップフロップ回
路でリタイミングされているので、遅延回路のステップ
あたりの誤差に依存せず、ステップリニアリティが非常
に高いクロックディレイを得ることができる。また高速
回路は分周器６とリタイミング用フリップフロップ回路
２，４のみでよく、全段をカウンタで構成する必要がな
いので、高価なＥＣＬ回路を非常に少くすることができ
る。また遅延回路３は上記実施例にある通り、極めてス
パンの短い、分解能あたりの値が小さいディレイライン
であり、入力デ―タの±１／２ＬＳＢ程度の精度は比較
的容易に出るので、例えば安価なＩＣ化ディレイバ―ニ
ア等を使用することができる。その結果タイミング発生
回路全体が安価となり、かつカウンタ方式と同等なクロ
ックに同期した精度を得ることができる。また低速な比
較的分解能の大きい部分（例えば図１の遅延回路１）に
安価なＣＭＯＳを用いたカウンタ（プリセット形も可）
を使用できる。
【００１１】なお上記の実施例において、各遅延回路と
してディレイライン，ランプ波比較方式のディレイ発生
器，ミラ―積分を使用したディレイ発生器等を用いるこ
とができる。また各フリップフロップ回路としては、出
力した後自らリセットを行い、次のパルスに備えるよう
にするものや、モノステ―ブルマルチバイブレ―タを用
いてもよい。遅延は立上がりエッジのみが関係するから
である。また各遅延回路への入力デ―タの保持にレジス
タやメモリを用いてもよい。また上記の実施例では２段
の遅延回路についてリタイミングを行っているが、これ
に限らず１段，３段等任意の段数について、各段に対応
した分周クロック信号を用いてリタイミングを行うこと
ができる。また最終段の遅延回路までリタイミングを行
ってもよい。また基準クロック信号の周波数、遅延回路
のスパンや分解能、分周回路の分周比等は上記実施例の
値に限らなず、他の任意の値を用いることができる。
してディレイライン，ランプ波比較方式のディレイ発生
器，ミラ―積分を使用したディレイ発生器等を用いるこ
とができる。また各フリップフロップ回路としては、出
力した後自らリセットを行い、次のパルスに備えるよう
にするものや、モノステ―ブルマルチバイブレ―タを用
いてもよい。遅延は立上がりエッジのみが関係するから
である。また各遅延回路への入力デ―タの保持にレジス
タやメモリを用いてもよい。また上記の実施例では２段
の遅延回路についてリタイミングを行っているが、これ
に限らず１段，３段等任意の段数について、各段に対応
した分周クロック信号を用いてリタイミングを行うこと
ができる。また最終段の遅延回路までリタイミングを行
ってもよい。また基準クロック信号の周波数、遅延回路
のスパンや分解能、分周回路の分周比等は上記実施例の
値に限らなず、他の任意の値を用いることができる。
【００１２】
【発明の効果】以上述べたように本発明によれば、安価
な構成で高精度，高分解能のタイミング発生回路を実現
することができる。
な構成で高精度，高分解能のタイミング発生回路を実現
することができる。
【図１】本発明に係るタイミング発生回路の一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】図１回路の動作を説明するためのタイムチャ―
トである。
トである。
【図３】従来のタイミング発生回路の一例を示すブロッ
ク図である。
ク図である。
１，３ 遅延回路 ２，４ フリップフロップ回路 Ｄ1 ，Ｄ2 入力デ―タ Ｓ1 ，Ｓ2 クロック信号 ＳT ，Ｓ4 レ―ト信号
Claims (1)
- 【特許請求の範囲】 【請求項１】分解能の異なる複数の遅延回路を直列に接
続して入力デ―タに対応した遅延時間を得るタイミング
発生回路において、 クロック信号の１周期以下の分解能を有し、前記クロッ
ク信号と同期したレ―ト信号を入力デ―タに対応して遅
延する遅延回路と、 この遅延回路の出力を前記クロック信号によって保持す
るフリップフロップ回路とを備えることを特徴とするタ
イミング発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160414A JPH0514151A (ja) | 1991-07-01 | 1991-07-01 | タイミング発生回路 |
| DE199191114102T DE477537T1 (de) | 1990-09-28 | 1991-08-22 | Zeitgeber. |
| DE69128509T DE69128509T2 (de) | 1990-09-28 | 1991-08-22 | Zeitgeber |
| EP91114102A EP0477537B1 (en) | 1990-09-28 | 1991-08-22 | Timing generator |
| US07/750,495 US5138204A (en) | 1990-09-28 | 1991-08-27 | Adjustable delay utilizing a mirror capacitance discharging a constant current in the saturation and linear regions of a mirror amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160414A JPH0514151A (ja) | 1991-07-01 | 1991-07-01 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514151A true JPH0514151A (ja) | 1993-01-22 |
Family
ID=15714417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160414A Pending JPH0514151A (ja) | 1990-09-28 | 1991-07-01 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514151A (ja) |
-
1991
- 1991-07-01 JP JP3160414A patent/JPH0514151A/ja active Pending
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