JPH0514185A - 周波数分数分割を用いるクロツク信号発生器 - Google Patents

周波数分数分割を用いるクロツク信号発生器

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JPH0514185A
JPH0514185A JP3237447A JP23744791A JPH0514185A JP H0514185 A JPH0514185 A JP H0514185A JP 3237447 A JP3237447 A JP 3237447A JP 23744791 A JP23744791 A JP 23744791A JP H0514185 A JPH0514185 A JP H0514185A
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JP
Japan
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signal
clock signal
frequency
circuit
division
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Application number
JP3237447A
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English (en)
Inventor
Luc Dartois
リユツク・ダルトワ
Peter Reusens
ペーテル・ルーセンス
Etienne Vanzieleghen
エテイエンヌ・バンジーレヘン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel CIT SA
Original Assignee
Alcatel Radiotelephone SA
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 クロック信号発生器を同期信号の制御下に置
いておくものであり、単純な個々の回路を使用すること
により小型化し、出力信号が所望の周波数に対して制限
された移相しか受けないような周波数分数分割を用いる
クロック信号発生器を実現する。 【構成】 タイミング周期信号Ｒから出発してクロック
信号Ｃｋを発生する除算回路２を備えており、前記２つ
の信号の周波数が整数部分と分数部分との和である分割
比として表され、該周期信号を受け取り指令に応じて該
信号から少なくとも１つのパルスを除去しながら該信号
を除算回路２へ送るパルス減算器１と、起点時刻から計
数したクロック信号Ｃｋのパルス数と該分数部分との積
が１単位変化する毎に前記パルス減算器１に指令を行う
ための累算手段３とを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は周波数分数分割を用いた
クロック信号発生器及び該クロック信号発生器を同期信
号の制御下に置いておくための手段に関する。
【０００２】
【従来の技術】電子回路の大多数は、現在、発振器によ
り発生される所定周波数のクロック信号を使用して作動
するように設計されている。装置が種々のクロック信号
で作動するように設計された回路を備える場合の第１の
解決方法は、各クロック信号毎に１つの発振回路を用い
ることである。この方法が問題を解決する方法として非
経済的であることは明白である。最初のクロック信号の
周波数が第２番目のクロック信号の周波数の倍数でない
とき、その周波数の分数分割を用いるクロック信号発生
器がしばしば利用される。このようなクロック信号発生
器は、完全にディジタル技術で実現される場合、完全な
１周期の平均周波数が受信信号の周波数を分割比で除し
た値であるような信号を発生する。
【０００３】従って、一定周期の信号を受け取り、一定
周期信号の周波数の約数である繰り返し周波数を有する
第１及び第２の連続パルス系列を繰り返し周期に依存し
て周期的に発生するように構成されたプログラマブルカ
ウンタを用いることが知られている。
【０００４】
【発明が解決しようとする課題】このようなデバイス
は、プログラマブルカウンタ以外に、各系列のパルス数
を決定するための２つの追加カウンタを制御手段と共に
必要とする。従って、集積形態で実現される場合、デバ
イスはかなり広い基板表面を占有し、デバイスを搭載す
る装置の小型化を妨げる。
【０００５】ヨーロッパ特許第０ ０１９ ４１２号
は、プログラマブルカウンタの機能を満たすためにパル
ス吸収器又は減算器を前置するカウンタの使用を開示し
ている。実際に、パルス減算器は指令に応じて周期信号
からのパルスを除去し、こうしてカウンタからの出力信
号の周波数を変更する。
【０００６】しかしながら、出力信号と周期信号の周波
数の分割比に厳密に該当する周波数を有する信号との移
相は大幅に変動し、相当の振幅を有し得る。
【０００７】本発明の第１の目的は、より単純な個々の
回路を使用することにより小型化し、出力信号が所望の
周波数に対して制限された移相しか受けないような周波
数分数分割を用いるクロック信号発生器を実現すること
である。この移相は好ましい実施例によると、一定周期
信号の１周期未満である。
【０００８】所定の適用範囲、特に遠隔通信システム受
信装置では、クロック信号発生器からの出力信号を同期
信号の制御下に設定しておくことが必要である。
【０００９】従って、本発明の別の目的は周波数分数分
割を用いるこの型のクロック信号発生器に特に適した制
御手段を提供することである。
【００１０】
【課題を解決するための手段】発明を制限しようという
意図はないが、本発明の装置はパン−ヨーロッパディジ
タルセルラー無線通信システムで使用されると有利であ
る。このシステムにおいて移動端末は、８ｋＨｚ及び２
０４８ｋＨｚのクロック信号で作動する標準コンポーネ
ントを使用して実施され得る音声符号化及び復号化ユニ
ットを備える。端末はさらに１３ＭＨｚの一定周期信号
を発生する内部クロック信号発生器を備え、符号化及び
復号化ユニットを同期化すべき５０Ｈｚ同期信号を発生
する。従って、本発明はこの一定周期信号から開始して
この同期信号に同期化されるクロック信号を発生できる
ようにするものである。
【００１１】本発明は周波数分数分割を用いるクロック
信号発生器を提供するものであり、このクロック信号発
生器はタイミング周期信号からクロック信号を発生する
除算回路を含み、上述の２つの信号の周波数は整数部分
と分数部分との和である分割比として表される。クロッ
ク信号発生器は、この周期信号を受け取り、指令に応じ
て該信号から少なくとも１つのパルスを除去しながらこ
の信号を除算回路に送るパルス減算器と、起点時刻から
計数したクロック信号のパルス数と該分数部分との積が
１単位変化する毎にパルス減算器に指令を行うための累
算手段とを備える。
【００１２】クロック信号発生器の信号と周期信号との
間の移相はこうして最小化される。さらに、周波数分数
分割を用いるクロック信号発生器において、分割比が第
１の分割係数及び分数部分の積と、第２の分割係数及び
該分数部分の１の補数の積との和として表されるとき、
累算手段は、該クロック信号に応答して加算信号の値を
とる第１のオペランドを発生する累算レジスタと、該分
数部分の分母を法とし、該第１のオペランドと該分数部
分の少なくとも分子を含む第２のオペランドとの和とし
て該加算信号を発生すると共に、桁上げ信号を発生する
加算回路とを備えており、パルス減算器はこの桁上げ信
号に応答して前述の２つの分割係数の差に等しいパルス
数を吸収するように構成されている。
【００１３】さらに、クロック信号発生器が同期信号に
より制御されるように構成されるとき、クロック信号発
生器は該同期信号及び該クロック信号を受信し、補正信
号を発生する閉ループフィードバック制御モジュールを
備えており、第２のオペランドは該分子と該補正信号と
の和である。
【００１４】従って、クロック信号の周波数が同期信号
の周波数の倍数であるとき、制御モジュールは、固定時
間の測定周期の間に出現した該クロック信号のパルス数
に対応する計数値を発生するための手段と、第２の計数
値と第１計数値との差に比例しかつ対応する第２及び第
１の測定周期の中間点を分離する時間に反比例する補正
値を発生するための手段とを備えており、通常ゼロであ
る該補正信号はクロック信号の周期数として表される補
正周期の間に補正値を与えられる。
【００１５】さらに、周波数分数分割を用いるクロック
信号発生器において、測定周期が同期信号の周期の倍数
であり、対応する第１及び第２の測定周期が連続してい
るとき、制御モジュールはクロック信号を受け取り位相
信号を発生するカウンタを備えており、このカウンタの
容量は該クロック信号と該同期信号との周波数の比の約
数であり、さらに、該同期信号のレートの位相信号によ
りとられる値の和として該第２の計数値を発生する加算
回路と、該測定周期の遅延を伴っと第２の計数値と同様
に第１の計数値を発生する遅延レジスタと、第２の計数
値と第１の計数値との差として位相偏差信号を発生する
減算回路と、位相偏差信号に比例する補正値を発生する
補正モジュールとを備えている。
【００１６】周波数分数分割を用いるクロック信号発生
器において、有利には、該カウンタの個々の出力は補助
クロック信号を発生するために使用される。
【００１７】変形例において、周波数分数分割を用いる
クロック信号発生器は、さらに、先行測定周期と現在の
測定周期とにおける補正モジュールの出力信号の値の和
としてこの補正値を即時発生する補償回路を備えてい
る。
【００１８】さらに、周波数分数分割を用いるクロック
信号発生器において、補償回路は該補正値を所定の最大
値に制限する飽和加算器を備えている。
【００１９】特定の実施例によると、本発明の発生器
は、該同期信号の１周期の開始に続く該カウンタの個々
の出力の所定の状態の最初の出現の間にこの補正信号に
補正値を与える制限回路を備え、補正信号はこの周期の
残りの間はゼロである。
【００２０】さらに、この発生器は、クロック信号から
の指令に応じて該同期信号の値をとる出力を有するトリ
ガ回路から発生されるトリガ信号に応答して位相信号を
測定信号として発生する同期レジスタを備えてもよく、
測定信号は加算回路にアドレスされる。
【００２１】付加的特徴によると、発生器は測定周期に
等しい周期を有する制御信号を発生する制御回路を備え
ており、該制御信号は加算回路をリセットし、遅延レジ
スタの入力を出力に移し、補償回路出力信号を変更す
る。有利には、周波数分数分割を用いるクロック信号発
生器は補償回路を初期化するように構成された初期化信
号を受け取る。
【００２２】さらに、発生器は初期化信号に応答して開
始値をカウンタに加える初期化回路を備えている。
【００２３】周波数分数分割を用いるクロック信号発生
器の特定の実施例によると、分割比の整数部分はゼロで
ある。
【００２４】さらに、２つの分割係数の差が１に等しく
なるようにすることが可能であり、パルス減算器は指令
に応じて１つのパルスを除去する。
【００２５】
【実施例】本発明の種々の目的及び要旨は添付図面に関
するいくつかの非限定的な実施例の説明により明示され
る。
【００２６】周波数分数分割を用いるクロック信号発生
器は、一定周期の信号を受け取りかつクロック信号を発
生するものであり、これらの信号の周波数が分割比Ｑで
あるように構成される。この比Ｑは、常に、第１の分割
係数Ａ及び分数部分Ｆの積と、第２の分割係数Ｂ及びこ
の分数部分の１の補数の積との和、即ちＱ＝Ａ・Ｆ＋Ｂ
・（１−Ｆ）として表され得、ここで分割係数は整数で
あり、分数部分はゼロと１との間の数である。
【００２７】さらに、種々の数は、２つの分割係数の差
が１に等しくなるように、即ちＡ＝Ｂ＋１となるように
選択され得る。
【００２８】さらに、分数部分は分子Ｎと分母Ｄとを含
む分数Ｆ＝Ｎ／Ｄとして表され得る。
【００２９】以下に説明する本発明は、これらの種々の
数の値に関係なく有効である。
【００３０】説明を明瞭にするために、具体的にパン−
ヨーロッパディジタルセルラー無線通信システムに適用
した実施例について本発明を説明する。この場合、移動
端末は、１３ＭＨｚの周波数の周期信号を発生する内部
発振器を備えている。この信号を基に、特に２．０４８
ＭＨｚの周波数の音声処理回路で使用されるクロック信
号を発生する必要がある。従って、分割比は次のように
表される。
【００３１】 Ｑ＝６．３４７６５６２５ Ｑ＝６＋８９／２５６ ＝６・｛（２５６−８９）／２５６｝＋７・（８９／２５６） 前述の表記を使用すると、Ａ＝７、Ｂ＝６、Ｆ＝８９／２５６、Ｎ＝８９、Ｄ ＝２５６である。
【００３２】図１に示す本発明の周波数分数分割を用い
るクロック信号発生器は、周期信号Ｒを受け取り、クロ
ック信号Ｃｋを発生する除算回路２の入力に接続された
出力を有するパルス吸収器又は減算器１を備えている。
発生器は、さらに、このクロック信号を受け取り、桁上
げ信号Ｃによりパルス減算器を制御する累算手段３を備
えており、これらの手段は以下に詳述するようにクロッ
ク信号の移相を制限するように構成されている。
【００３３】パルス減算器１は、桁上げ信号Ｃを受け取
る時を除いて、一定周期信号Ｒをその出力へ直接的に伝
送する。桁上げ信号を受け取った場合、減算器は、一定
周期信号から１つのパルスを除去する。除算回路２は、
その入力に加えられる信号の周波数の約数である周波数
を有するクロック信号Ｃｋを発生する。この約数は第２
の分割係数Ｂ（この場合６）に等しい。この回路は例え
ばカウンタであり得、偶数で割りきれるとき、有利には
ジョンソンカウンタとしても知られるリングカウンタで
あり得る。この型のカウンタは一連のフリップフロップ
により構成され、最初のフリップフロップは最後のフリ
ップフロップから出力信号、即ちクロック信号Ｃｋを受
信する。約数はここではフリップフロップの数の２倍で
ある。
【００３４】累算手段３は、分数部分Ｆと起点時刻から
計数したクロック信号パルス数との積が１単位変化する
毎に、即ちその整数部分が１つ増加する毎にパルス減算
器１をトリガするように構成されている。この起点時刻
は任意に固定され、単に時間基準を構成している。この
時刻は例えばクロック信号発生器が最初に始動する時刻
であり得る。
【００３５】本発明を限定するものではない特定の実施
例において、これらの累算手段３は、加算回路３１と累
算レジスタ３２とを備えている。
【００３６】累算レジスタ３２は、クロック信号Ｃｋの
最後のパルスの出現時に加算信号Ｓが有していた値を有
する第１のオペランドＯ１を発生する。
【００３７】加算回路３１は、分数部分Ｆの分母Ｄを法
とし、第１のオペランドと第２のオペランドＯ２との和
としてこの加算信号Ｓを発生する。本発明のこの第１の
部分において第２のオペランドはこの分数部分Ｆの分子
Ｎの値をとる。この回路はさらに、この和が分母よりも
大きいとき、パルス減算器１に桁上げ信号Ｃを供給する
ように設計されている。
【００３８】従って、それまでは分母の倍数よりも小さ
かった分子とクロック信号のパルス数との積が分母の倍
数よりも大きくなる毎に１つのクロック信号パルスが除
去され、こうして第１の分割係数Ａによる除算が行われ
る。
【００３９】当該数値例において、分母は２５６であ
る。従って、加算回路は８ビット出力信号と桁上げ信号
とを発生する単純な加算器から構成され得る。
【００４０】本発明は分割比が分数部分として表される
場合、即ち第１の分割係数Ａ及び第２の分割係数Ｂがそ
れぞれ１及び０に等しい場合に適用される。この場合、
除算回路２は単純なリンクであり、クロック信号Ｃｋは
パルス減算器１からの出力信号である。
【００４１】本発明はこれらの分割係数の差が２以上の
場合にも適用される。この場合、これらの２つの係数の
差に等しいパルス数を除去するようにパルス減算器１を
構成すれば十分である。この操作は当業者の及ぶ範囲内
なので詳述しない。
【００４２】本発明の付加的特徴によると、周波数分数
分割を用いるクロック信号発生器は、制御モジュールを
介して同期信号の制御下におかれるように設計されてお
り、この同期信号の周波数はクロック信号の周波数の約
数である。
【００４３】この制御モジュールは固定値の測定周期の
間にクロック信号Ｃｋのパルス数を登録するように構成
されている。該モジュールは第１の測定周期に第１の計
数値を発生し、次いで第２の測定周期に第２の計数値を
発生する。該モジュールは次に、これらの２つの計数値
の差に比例しかつ２つの対応する測定周期の中間点を分
離する時間に反比例する補正値を計算する。モジュール
は最後に、補正周期の間にこの補正値をとり、残りの時
間ではゼロである補正信号を発生する。この補正信号は
加算回路３１の第２のオペランドＯ２を形成するために
分数部分Ｆの分子Ｎに加えられる。
【００４４】この制御モジュール４は図２に単に例示と
して与える実施例に示される。該モジュールは以下に詳
述する複数のユニットを備える。
【００４５】カウンタ４０はクロック信号Ｃｋを受信
し、リセット後に出現したパルス数に対応する位相信号
Ｐを発生する。このカウンタの容量はクロック信号Ｃｋ
と同期信号Ｔとの周波数の比の約数である。トリガ回路
４１は、クロック信号Ｃｋの第２のパルスの出現時に同
期信号Ｔが有していた値を有するトリガ信号Ｄを発生す
る。これは例えばＤ型フリップフロップとして知られる
型のフリップフロップであり得る。
【００４６】同期レジスタ４２はトリガ信号Ｄの最後の
パルスの出現時に位相信号Ｐが有していた値を有する測
定信号Ｐｅを発生する。
【００４７】制御回路４３は測定周期に等しい値を有す
る周期的制御信号Ｌを発生する。有利には、この測定周
期は同期信号周期の倍数である。
【００４８】加算回路４４は、同期信号Ｔの各パルス時
に測定信号Ｐｅによりとられる値の和である第２の計数
値Ｐ２を供給する。この回路は制御信号Ｌによりリセッ
トされる。この回路からの出力信号が第２の計数値であ
る理由を以下に説明する。
【００４９】遅延レジスタ４５は、一測定周期即ち制御
信号Ｌの１周期だけ遅延して第２の計数値と同様に第１
の計数値Ｐ１を発生する。従って、任意の所与の時刻で
このレジスタからの出力信号は先行測定周期に加算回路
４４からの出力信号が有していた値を有するので、この
ような呼称を採用することができる。
【００５０】減算回路４６は、２つの計数値の差Ｐ２−
Ｐ１として位相偏差信号Ｅを発生する。
【００５１】補正モジュール４７は、位相偏差信号Ｅの
値を測定周期と同期信号Ｔの周期との比で除し、しばし
ば閉ループ制御剛性係数と称される定数を乗じた値を有
する出力信号を発生する。
【００５２】補償回路４８は、先行測定周期と現在の周
期とにおける補正モジュール４７からの出力信号の値の
和である補正値ｍを発生する。この回路はこの補正値を
最大値までに制限するように設計されている。該回路は
例えば２つの値の和、又は実際の和が最大値よりも大き
い場合は最大値を発生する飽和加算器を備えている。こ
の回路はさらに、初期化信号Ｉにより初期化されるよう
に設計されている。
【００５３】制限回路４９は補正周期の間に補正値ｍを
有しておりかつ残りの時間がゼロであるような補正信号
Ｍを発生する。この補正周期は任意の値であり得、当業
者により決定される。
【００５４】この補正信号Ｍは第２のオペランドＯ２を
提供するために加算器（図示せず）により分数部分Ｆの
分子Ｎに加算される。
【００５５】最後に付加的構成として、カウンタ４０は
同期信号Ｔが出現すると初期化信号Ｉにより制御される
初期化回路５０により開始値ＩＴに初期化されるように
構成されている。
【００５６】クロック信号発生器の変形例において、カ
ウンタ４０はさらにその計数セルの１つの出力から補助
クロック信号Ｈを供給するように構成されている。この
補助クロック信号はクロック信号と同期しており、クロ
ック信号と全く同様に同期信号Ｔの制御下におかれる。
【００５７】この変形例は前述の移動端末の場合に適用
すると有利であり得る。実際に、音声処理用として設計
されたある構成要素は２．０４８ＭＨｚ信号及び音声サ
ンプリング周波数である８ｋＨｚ信号で作動する。さら
に、信号は端末により発生されかつ通信フレームレート
に対応する５０Ｈｚの同期信号に従属する必要がある。
【００５８】この場合、カウンタ４０の容量は８ｋＨｚ
の周波数の補助クロック信号Ｈに対応する最上位ビット
である２５６に選択される。
【００５９】カウンタ４０は同期信号の１周期の間に複
数のサイクル（この場合１６０）に達するので、この場
合、計数値Ｐ１、Ｐ２は対応する測定周期の間に発生さ
れるクロック信号発生器信号Ｃｋのパルス数に等しくな
いことが明らかである。しかしながら、これらの計数値
は（この場合、２５６を法として）パルス数に合同であ
るのでパルス数に対応する。制御時と非制御時のクロッ
ク信号の周波数偏差が小さい場合、カウンタ容量は十分
である。そうでない場合、可能な補正範囲を拡大するた
めにこのカウンタの容量を常に増加することが可能であ
り、その容量はクロック信号発生器信号と同期信号との
周波数の比に制限される。
【００６０】有利な解決方法は、補正周期が補助クロッ
ク信号Ｈの周期となるように制限回路４９を設計するこ
とである。補正信号はこの周期の間に補正値を与えら
れ、同期信号Ｔの周期の残りの期間ではゼロである。こ
の操作は例えば同期信号の速度で周期的に反復される。
【００６１】この場合、閉ループ制御が補助クロック信
号と同期信号との間に５ｐｐｍ(parts per million) 未
満の相対周波数偏差を得られるようにする必要があるな
らば、補正値は−２、−１、０、１、又は２のいずれか
１つをとり得る。
【００６２】実際に、補正値が２に等しい同期周期にお
いて補助クロック信号の１周期の間で分割比はＱｃ＝６
＋９１／２５６であり、他の１５９周期ではＱｏ＝６＋
８９／２５６である。従って、周波数偏差は（Ｑｃ−Ｑ
ｏ）／（１６０Ｑｏ）＝７．６８・１０-6である。
【００６３】補正値と分子との和である第２のオペラン
ドＯ２は従って８７〜９１の整数である。この第２のオ
ペランドを発生する加算器は、このオペランドの４つの
最下位ビットを発生する単純な組み合わせ論理回路とし
て構成され得、その３つの最上位ビットは不変である。
実際に、この演算子がとり得る５つの十進値は二進表記
では次のように表される、 ８７＝１０１ ０１１１ ８８＝１０１ １０００ ８９＝１０１ １００１ ９０＝１０１ １０１０ ９１＝１０１ １０１１。
【００６４】さらに、加算回路３１からの桁上げ信号Ｃ
は周期的であることが認められよう。その周期はクロッ
ク信号Ｃｋの２５６パルスに対応する。従って、同一の
周期を有する補助クロック信号は定格周期信号Ｒの同一
周期数により分離されるので、そのパルス全体が同一移
相又は偏差を有するという特徴を示す。従って、補助ク
ロック信号をサンプリング信号として使用すると、サン
プリングされる信号に疑似変調を導入しない。
【００６５】本発明の別の利点は、第１の係数Ａ及び第
２の係数Ｂによる分割間の時間分布ができるだけ均一で
あるという点にある。選択した数値例（Ａ＝７、Ｂ＝
６）では、クロック信号Ｃｋと定格周期信号との間の最
大移相（位相ジッタとも称する）はこの周期信号の１周
期、即ち７６．９ｎｓに等しい。
【００６６】以上説明した閉ループ制御モジュールの実
施例は必要な性能を提供する完璧な構造を有する。本発
明は所定の手段を省略した場合にも適用される。
【００６７】実際に、トリガ回路４１は厳密に必要では
なく、その役割はクロック信号Ｃｋで同期レジスタ４２
を同期化することに限られる。トリガ信号Ｄの代わりに
同期信号Ｔでこのレジスタを直接制御することにより、
前記回路を省略することができる。
【００６８】同期信号Ｔの複数の周期にわたって計数値
Ｐ１、Ｐ２を検出すると、閉ループの制御精度を増すこ
とができるが、これも不可欠ではない。その場合、制御
回路４３は不要であり、加算回路４４についても同様で
ある。第２の計数値Ｐ２は加算回路４４からの出力信号
でなく遅延レジスタ４５の入力に直接加えられる測定信
号Ｐ１に等しい。この同期レジスタは制御信号Ｌでなく
同期信号Ｔにより制御され、補償回路４８についても同
様である。
【００６９】さらに、この補償回路を省略し、補正モジ
ュール４７の出力を制限回路４９の入力に直接接続する
ことができる。
【図面の簡単な説明】
【図１】本発明の周波数分数分割を用いるクロック信号
発生器のブロック図である。
【図２】クロック信号発生器の制御モジュールのブロッ
ク図である。
【符号の説明】 １ パルス減算器 ２ 除算器 ３ 累算手段 ４ 制御モジュール ３２ 累算レジスタ ３３、４４ 加算回路 ４０ カウンタ ４１ トリガ回路 ４２ 同期レジスタ ４３ 制御回路 ４５ 遅延レジスタ ４６ 減算回路 ４７ 補正モジュール ４８ 補償回路 ５０ 初期化回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エテイエンヌ・バンジーレヘン ベルギー国、2018・アンベルス、フランシ ス・バレスプレイン・ニユメロ・１、アル カテル・ベル・テレフオンヌ気付

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 タイミング周期信号から出発してクロッ
    ク信号を発生する除算回路を備えており、前記２つの信
    号の周波数が整数部分と分数部分との和である分割比で
    あり、前記周期信号を受け取り、指令に応じて該信号か
    ら少なくとも１つのパルスを除去しかつ該信号を前記除
    算回路へ伝送するパルス減算器と、起点時刻から計数し
    たクロック信号のパルス数と前記分数部分との積が１単
    位変化する毎に前記パルス減算器へ指令を行うための累
    算手段とを含むことを特徴とする周波数分数分割を用い
    るクロック信号発生器。
  2. 【請求項２】 前記分割比が第１の分割係数及び分数部
    分の積と、第２の分割係数及び該分数部分の１の補数の
    積との和として表され、前記累算手段が、前記クロック
    信号に応答して加算信号の値をとる第１のオペランドを
    発生する累算レジスタと、前記分数部分の分母を法と
    し、前記第１のオペランドと前記分数部分の少なくとも
    分子を含む第２のオペランドとの和として前記加算信号
    を発生すると共に桁上げ信号を発生する加算回路とを備
    えており、前記パルス減算器がこの桁上げ信号に応答し
    て前記２つの分割係数の差に等しいパルス数を吸収する
    ように構成されていることを特徴とする請求項１に記載
    の周波数分数分割を用いるクロック信号発生器。
  3. 【請求項３】 前記クロック信号発生器が、同期信号に
    より制御されるように構成されており、該同期信号及び
    前記クロック信号を受け取り、補正信号を発生する閉ル
    ープフィードバック制御モジュールを備えており、前記
    第２のオペランドが前記分子と前記補正信号との和であ
    ることを特徴とする請求項２に記載の周波数分数分割を
    用いるクロック信号発生器。
  4. 【請求項４】 前記クロック信号の周波数が前記同期信
    号の周波数の倍数であり、前記制御モジュールが、固定
    時間の測定周期の間に出現した前記クロック信号のパル
    ス数に対応する計数値を発生するための手段と、第２の
    計数値と第１計数値との差に比例しかつ対応する第２及
    び第１の測定周期の中間点を分離する時間に反比例する
    補正値を発生するための手段とを備えており、通常ゼロ
    である前記補正信号が前記クロック信号の周期数として
    表される補正周期の間に補正値を与えられることを特徴
    とする請求項３に記載の周波数分数分割を用いるクロッ
    ク信号発生器。
  5. 【請求項５】 前記測定周期が前記同期信号の周期の倍
    数であり、対応する前記第１及び第２の測定周期が連続
    しており、前記制御モジュールが、前記クロック信号を
    受け取り位相信号を発生するカウンタを備えており、こ
    のカウンタの容量が前記クロック信号と前記同期信号と
    の周波数の比の約数であり、さらに、前記同期信号のレ
    ートの前記位相信号によりとられる値の和として前記第
    ２の計数値を発生する加算回路と、前記測定周期の遅延
    を伴って前記第２の計数値と同様に前記第１の計数値を
    発生する遅延レジスタと、前記第２の計数値と前記第１
    の計数値との差として位相偏差信号を発生する減算回路
    と、前記位相偏差信号に比例する補正値を発生する補正
    モジュールとを備えたことを特徴とする請求項４に記載
    の周波数分数分割を用いるクロック信号発生器。
  6. 【請求項６】 前記カウンタからの個々の出力が補助ク
    ロック信号を発生するために使用されることを特徴とす
    る請求項５に記載の周波数分数分割を用いるクロック信
    号発生器。
  7. 【請求項７】 さらに、先行測定周期と現在の測定周期
    とにおける前記補正モジュールの出力信号の値の和とし
    て前記補正値を即時発生する補償回路を備えたことを特
    徴とする請求項５又は６に記載の周波数分数分割を用い
    るクロック信号発生器。
  8. 【請求項８】 前記補償回路が前記補正値を所定の最大
    値に制限する飽和加算器を備えたことを特徴とする請求
    項７に記載の周波数分数分割を用いるクロック信号発生
    器。
  9. 【請求項９】 前記同期信号の１周期の開始に続く前記
    カウンタの個々の出力の所定の状態の最初の出現中に前
    記補正信号に前記補正値を与える制限回路を備えてお
    り、前記補正信号が前記周期の残りの間はゼロであるこ
    とを特徴とする請求項５から８のいずれか１項に記載の
    周波数分数分割を用いるクロック信号発生器。
  10. 【請求項１０】 前記クロック信号からの指令に応じて
    前記同期信号の値をとる出力を有するトリガ回路から発
    生されるトリガ信号に応答して前記位相信号を測定信号
    として発生する同期レジスタを備えており、前記測定信
    号が加算回路にアドレスされることを特徴とする請求項
    ５から９のいずれか１項に記載の周波数分数分割を用い
    るクロック信号発生器。
  11. 【請求項１１】 前記測定周期に等しい周期を有する制
    御信号を発生する制御回路を備えており、前記制御信号
    が前記加算回路をリセットし、前記遅延レジスタの入力
    を出力に移し、前記補償回路からの出力信号を変更する
    ことを特徴とする請求項１０に記載の周波数分数分割を
    用いるクロック信号発生器。
  12. 【請求項１２】 前記補償回路を初期化するように構成
    された初期化信号を受け取ることを特徴とする請求項５
    から１１のいずれか１項に記載の周波数分数分割を用い
    るクロック信号発生器。
  13. 【請求項１３】 前記初期化信号に応答して開始値を前
    記カウンタに加える初期化回路を備えたことを特徴とす
    る請求項１２に記載の周波数分数分割を用いるクロック
    信号発生器。
  14. 【請求項１４】 前記分割比の整数部分がゼロであるこ
    とを特徴とする請求項１から１３のいずれか１項に記載
    の周波数分数分割を用いるクロック信号発生器。
  15. 【請求項１５】 ２つの分割係数の差が１であり、前記
    パルス減算器が指令に応じて１個のパルスを除去するこ
    とを特徴とする請求項２から１３のいずれか１項に記載
    の周波数分数分割を用いるクロック信号発生器。
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