JPH05143187A - 半導体集積回路及びデータ処理プロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的はディジタル・アナログ混載型
の半導体集積回路におけるディジタル雑音によるアナロ
グ特性の劣化を防止することにある。 【構成】 アナログ回路２とディジタル回路３を含むデ
ィジタル・アナログ混載ＬＳＩにおいて、アナログ回路
２は、それが処理すべき情報をスイッチ４の動作タイミ
ングに従ってキャパシタ５にサンプリングする回路を含
む。このとき、前記スイッチ４の開くタイミング即ち、
クロック信号ａの立ち下がりタイミングを含む所定期間
Ｔに、ディジタル回路３の動作基準クロック信号ｂの変
化を停止させるように当該動作基準クロック信号を形成
するためのクロック信号発生手段６を設け、これによ
り、ディジタルノイズが半導体基板１の接合容量を通じ
てアナログ回路２のアナログ特性を劣化させる事態を防
止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路とアナ
ログ回路を同一半導体基板に形成したディジタル・アナ
ログ混載型の半導体集積回路、さらにはこの半導体集積
回路のディジタル回路として採用可能なデータ処理プロ
セッサに関し、例えば、コーデック、モデム、エコーキ
ャンセラ、移動無線、画像処理などの、通信分野若しく
は信号処理分野の装置に組み込まれるディジタル・アナ
ログ混載型の半導体集積回路に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】ＣＭＯＳ或いはＢｉ−ＣＭＯＳプロセス
などにより１個の半導体基板にアナログ回路とディジタ
ル回路を混在させた半導体集積回路が提供されている。
例えば、フィルタリング、等化、エコーの除去、信号の
特性パラメータ抽出、画像強調などのディジタル信号処
理に適用されるディジタル信号処理プロセッサと共に、
アナログ信号を対応するディジタル信号に変換するアナ
ログ／ディジタル（Ａ／Ｄ）変換回路やその逆を行うデ
ィジタル／アナログ（Ｄ／Ａ）変換回路などをオン・チ
ップ化したディジタル・アナログ混載ＬＳＩが、音声認
識、モデム、ＩＳＤＮなどの分野で利用されている。こ
のようなディジタル・アナログ混載ＬＳＩについて記載
された文献の例としては特開昭６３−２１７７０６号が
ある。

【０００３】また、マイクロプログラム制御されるディ
ジタル信号処理プロセッサのような従来のデータ処理プ
ロセッサは、１命令ずつ制御記憶からマイクロ命令を読
出しながら順番に実行するというアーキテクチャを持っ
ている。所謂パイプライン処理をサポートするものであ
ってもそのことには変わりはない。尚、ディジタル信号
処理について記載された文献の例としてはＣＱ出版発
行″トランジスタ技術″Ｆｅｂ．１９８９ Ｐ．３９５
〜Ｐ．４０１がある。

【０００４】

【発明が解決しようとする課題】しかしながら、同一半
導体基板に混在されたアナログ回路とディジタル回路が
同期的に動作すると、ディジタル回路の動作によって発
生するディジタルノイズによってアナログ回路の特性が
劣化する虞のあることを本発明者は見い出した。即ち、
ディジタル回路が動作すると、その動作状態に応じて電
源ラインに比較的大きな電流が流れて電源電圧が変動し
たり、トランジスタの拡散層と半導体基板との間に形成
されるような接合容量がトランジスタの動作に応じてチ
ャージ／ディスチャージされ、これが半導体基板を通じ
てノイズを発生する。このようなノイズは半導体基板を
共有するアナログ回路にも伝達される。例えば、そのア
ナログ回路にスイッチド・キャパシタ積分回路や適当に
重み付けされた複数個のキャパシタアレイを利用したＡ
／Ｄ変換回路や局部Ｄ／Ａ変換回路を含むとき、スイッ
チの動作タイミングによって行われるキャパシタへのサ
ンプリング動作時に当該キャパシタの蓄積ノードに接合
容量などを通じてディジタルノイズの影響による電位変
動が与えられると、サンプリングすべき電荷量に誤差を
生じてアナログ回路の動作精度が低下してしまうことを
見い出した。ディジタルノイズによるアナログ回路の特
性劣化はこれに限らず、ディジタルノイズによって電源
変動やレベル変動する電源ラインとのクロストークなど
によっても生ずることが考えられる。

【０００５】特に、半導体集積回路は、その製造技術の
進歩による高集積化並びに高速動作の要求から消費電力
も増大する傾向にあり、このことがディジタルノイズを
一層増大させる要因となり、また、アナログ回路にはそ
の応用分野の拡大につれて一層高精度が要求され、これ
により、ディジタル・アナログ混載ＬＳＩにおけるディ
ジタルノイズによるアナログ回路の特性劣化が大きな問
題になることが予想される。

【０００６】そこで本発明者はディジタル回路とアナロ
グ回路とを時分割的に動作させてディジタルノイズがア
ナログ回路に影響を与えないようにすることを検討した
が、同一半導体基板に混在されたアナログ回路とディジ
タル回路は同期的に動作しなければならず、このときＡ
／Ｄ変換回路などのアナログ回路の動作速度はそれが処
理する対象系の動作速度やビット精度などの性能で決定
される場合が多く、処理系との関係においてアナログ回
路の動作速度に対する自由度は比較的低くなるため、ア
ナログ回路の動作時にディジタル回路の動作を停止させ
ることが望ましいことを本発明者は見い出した。しかし
ながら、ディジタル信号処理プロセッサのような従来の
データ処理プロセッサのように１マイクロ命令の実行に
は少なくとも１マシンサイクルを必要とするアーキテク
チャでは、アナログ回路の動作中にディジタル回路の動
作を停止させるための時間的な余裕を充分に得ることが
できず、そうかといって、ディジタル信号処理プロセッ
サの動作クロック周波数を上げようとすると、電力消費
量が増大し、交換局などからの集中的な給電やバッテリ
ー給電のように消費可能な電力配分に限りがあるような
ＬＳＩには対応させることができず、しかもディジタル
ノイズを一層増大させてしまうという新たな問題点を生
ずることを見い出した。そこで本発明者は、所定の処理
を行うためのマシンサイクル数を低減させてそのような
余裕を得ることの必要性を見い出した。

【０００７】本発明の目的は、ディジタル・アナログ混
載型の半導体集積回路におけるディジタル雑音によるア
ナログ特性の劣化を防止することにある。また、ディジ
タルノイズによるアナログ特性の劣化防止のために、ア
ナログ回路の動作時にディジタル回路の動作を停止させ
るための時間的な余裕を所定の処理のマシンサイクル数
低減によって実現することを更に別の目的とする。ま
た、本発明のその他の目的はデータ処理プロセッサにお
いて所定の処理を行うために必要なマシンサイクル数を
低減することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、１個の半導体基板にアナログ回
路とディジタル回路が混載された半導体集積回路におい
て、前記アナログ回路の所定動作時にディジタル回路の
動作を停止させるためのタイミングを発生する手段を設
ける。

【００１１】例えば、スイッチド・キャパシタ積分回路
やキャパシタアレイを利用したＡ／Ｄ変換回路や局部Ｄ
／Ａ変換回路などのように、前記アナログ回路が処理す
べき情報をスイッチの動作タイミングに従ってキャパシ
タにサンプリングする回路を含むとき、そのサンプリン
グ動作を含む所定の期間だけディジタル回路の動作を停
止させる。

【００１２】そのようなタイミングを発生させる手段と
しては、前記サンプリングスイッチを制御するクロック
信号の変化タイミングを含む所定の期間に、ディジタル
回路の動作基準クロック信号の変化を停止させるように
当該動作基準クロック信号を形成するためのクロック信
号発生手段を採用することができる。

【００１３】アナログ回路の動作時にディジタル回路の
動作を停止させる場合、アナログ回路の動作速度はそれ
が処理する対象系の動作速度やビット精度などとの関係
によって一義的に若しくはさ程自由度無く決定される性
質上、アナログ回路の動作中にディジタル回路の動作を
停止させることができる時間的な余裕は、ディジタル回
路の処理能力向上若しくは一連の処理に対するマシンサ
イクル数低減によって得ることが望ましく、そのために
は、ディジタル・シグナル・プロセッサのような前記デ
ィジタル回路において、その演算命令の実行に並行して
非演算命令を実行させる命令制御手段を採用するとよ
い。例えば、前記演算命令とは、乗算器、演算器を用い
て所定データの演算を行うための命令である。また前記
非演算命令とは乗算器、演算器を用いて所定データの演
算を行う命令とは異なり、そのディジタル回路の動作手
順がディジタル回路を搭載する半導体集積回路の内外に
おける処理の遷移状態に基づいて決定されるような場
合、その遷移状態の検出や設定の為の命令である。

【００１４】単一の制御記憶に前記演算命令と非演算命
令を保有するとき、演算命令の実行に並行させて制御記
憶から非演算命令を読出しながら同非演算命令を実行可
能にするには、前記命令制御手段は、制御記憶から読出
された特定の演算命令をレジスタなどに複数動作サイク
ル期間保持しながらこれを第１インストラクションデコ
ーダで繰り返し的に解読して実行させるのに並行して、
当該制御記憶から非演算命令を読出してこれを第２イン
ストラクションデコーダで解読しながら実行する構成を
採用するとよい。

【００１５】また、前記命令制御手段は、演算命令の制
御系と非演算命令の制御系の夫々に、相互にメモリ空間
を分離した制御記憶が配置されているとき、夫々の制御
記憶に固有のプログラムカウンタを設けると共に、前記
演算命令の制御系又は非演算命令の制御系の何れか一方
における命令実行状態に応じて、他方の制御系のプログ
ラムカウンタの動作に同期を与えて、双方の制御系にお
ける命令実行動作を所望のタイミングで並列動作させる
制御手段を設けて構成することができる。

【００１６】前記命令制御手段は、特定の演算命令を繰
り返し実行する処理に並行して非演算命令を実行させる
性質上、適応フィルタ処理のように同じような演算を繰
り返し実行しなければならないようなエコーキャンセラ
に好適である。

【００１７】演算命令と非演算命令とを並列処理可能に
する前記命令制御手段の構成はデータ処理プロセッサに
単独適用することもできる。

【００１８】

【作用】上記した手段によれば、１個の半導体基板に混
載されたアナログ回路の所定動作時にディジタル回路の
動作を停止させることは、ディジタルノイズによるアナ
ログ回路のアナログ特性劣化若しくは動作精度低下を防
止する。例えば、スイッチド・キャパシタ積分回路やキ
ャパシタアレイを利用したＡ／Ｄ変換回路や局部Ｄ／Ａ
変換回路などのアナログ回路が処理すべき情報をスイッ
チの動作タイミングに従ってキャパシタにサンプリング
するとき、ディジタル回路は動作されないので、そのキ
ャパシタの蓄積ノードのレベルは接合容量などを通した
ディジタルノイズによる電位変動を受けず、所期の精度
を以て情報を蓄積して動作する。

【００１９】アナログ回路の動作速度はそれが処理する
対象系の動作速度やビット精度などとの関係によって一
義的に若しくはさ程自由度無く決定される性質上、アナ
ログ回路の動作中にディジタル回路の動作を停止させる
ことができる時間的若しくは処理能力的な余裕はディジ
タル回路側で対処しなければならない。このとき、ディ
ジタル・シグナル・プロセッサのようなディジタル回路
は、その演算命令の実行に並行して非演算命令を実行す
ることは、当該ディジタル回路における一定の処理に要
するマシンサイクル数低減を実現し、アナログ回路の動
作時にディジタル回路の動作を停止させる為の時間的若
しくは能力的な余裕を得る。更に演算と非演算処理の並
列化によるそれら一連の処理に対するマシンサイクル数
低減は、ディジタル・アナログ混載半導体集積回路に限
らず、ディジタル・シグナル・プロセッサなどのデータ
処理プロセッサ単体の処理能力向上にも当然寄与する。

【００２０】ディジタル回路側でのこのような対処は、
ディジタル回路の動作周波数を上げなくても済むように
作用するから、これに伴う電力消費量の増大やディジタ
ルノイズの増大を抑制するように作用する。

【００２１】制御記憶から読出された特定の演算命令を
レジスタなどに複数動作サイクル期間保持しながらこれ
を第１インストラクションデコーダで繰り返し的に解読
して実行するのに並行して、当該制御記憶から非演算命
令を読出してこれを第２インストラクションデコーダで
解読しながら実行することは、単一の制御記憶に前記演
算命令と非演算命令を保有するときにも、演算命令と非
演算命令の並列実行を可能にする。

【００２２】演算命令の制御系又は非演算命令の制御系
のうちの一方の命令実行状態に応じて他方の制御系のプ
ログラムカウンタの状態を制御して双方の制御系を並列
動作させることは、演算命令の制御系と非演算命令の制
御系とを夫々固有の制御記憶を用いて制御する場合に
も、演算命令と非演算命令との並列的な実行を可能にす
る。

【００２３】

【実施例】図１には本発明に係るディジタル・アナログ
混載ＬＳＩの原理的な一実施例が示される。同図に示さ
れるディジタル・アナログ混載ＬＳＩは、１個の半導体
基板１にアナログ回路２、ディジタル回路３及びクロッ
ク信号発生手段６が搭載されている。前記ディジタル回
路３は、特に制限されないが、ディジタル・シグナル・
プロセッサなどのデータ処理プロセッサを含む。また、
前記アナログ回路２は、特に制限されないが、スイッチ
ド・キャパシタ積分回路やキャパシタアレイを利用した
Ａ／Ｄ変換回路や局部Ｄ／Ａ変換回路などを含む。同図
にはそのようなアナログ回路２においてそれが処理すべ
き情報をスイッチ４の動作タイミングに従ってキャパシ
タ５にサンプリングする回路の一部が代表的に示されて
いる。例えば前記スイッチ４を制御するクロック信号を
ａ、ディジタル回路３の動作基準クロック信号をｂとす
ると、クロック信号ａがローレベルに反転してスイッチ
４が開くと、そのとき、キャパシタ５にサンプリングさ
れてホールドされる電荷量は、当該スイッチ４が開こう
とするときキャパシタ５の蓄積電極に印加されている電
圧によって決定される。このようなクロック信号ａの立
ち下がりタイミングを含むようなアナログ回路２の所定
動作期間において前記ディジタル回路３の動作を停止さ
せる。即ち、前記クロック信号ａの立ち下がりタイミン
グを含む所定期間Ｔに、ディジタル回路３の動作基準ク
ロック信号ｂの変化を停止させるように当該動作基準ク
ロック信号を形成するためのクロック信号発生手段６を
設けておく。これにより、ディジタル回路３の動作基準
クロック信号ｂが変化するタイミングに同期して発生す
るディジタルノイズが半導体基板１の接合容量を通じて
キャパシタ５の蓄積電極のレベルを変動させても、その
ようなレベル変動はキャパシタ５のサンプリングタイミ
ングとは常にずれるため、ディジタルノイズがアナログ
回路２のアナログ特性を劣化させる事態を完全に防止す
ることができる。

【００２４】図２には本発明に係るディジタル・アナロ
グＬＳＩの更に別の実施例が示される。同図に示される
ディジタル・アナログ混載ＬＳＩはエコーキャンセルＬ
ＳＩ１０であり、アナログ回路の一例としてのアナログ
・フロントエンド・ユニット１１及びディジタル・シグ
ナル・プロセッサ１２などが１個の半導体基板に混在さ
れて成る。エコーキャンセルＬＳＩ１０の全体的な構成
並びにその機能については後で説明するが、前記アナロ
グ・フロントエンド・ユニット１１はＡ／Ｄ変換器やＤ
／Ａ変換器を含む。

【００２５】図３にはそのＡ／Ｄ変換器の一例としてオ
ーバーサンプリング型Ａ／Ｄ変換器の概略構成が示され
る。オーバーサンプリング型Ａ／Ｄ変換器は、アナログ
入力電圧Ａｉｎと局部Ｄ／Ａ変換器２０の出力電圧との
差電圧をアナログ積分器２１で積分し（誤差積分）、そ
の積分結果をコンパレータ２２で量子化して、更にその
結果をディジタル積分器２３で積分する。このディジタ
ル積分器２３の出力は再び局部Ｄ／Ａ変換器２０に帰還
される。この一連の帰還ループは、局部Ｄ／Ａ変換器２
０の出力をアナログ入力電圧Ａｉｎに追従させるような
フィードバック系を形成している。従って、ディジタル
積分器２３の出力が当該オーバーサンプリング型Ａ／Ｄ
変換器の出力として取り出される。

【００２６】図４には前記局部Ｄ／Ａ変換器２０とアナ
ログ積分器２１との詳細な一例が示される。同図に示さ
れる回路はスイッチド・キャパシタを用いた回路であ
り、Ｓ１乃至Ｓ５、及びＳ６１，Ｓ６２，Ｓ７１，Ｓ７
２，Ｓ８１，Ｓ８２，Ｓ９１，Ｓ９２は夫々ＣＭＯＳト
ランスファゲートのようなスイッチ、ＣＩ，ＣＳはアナ
ログ積分器２１側のキャパシタ、Ｃ，２Ｃ，４Ｃ，８Ｃ
は２のべき乗で重み付けされた局部Ｄ／Ａ変換器２０側
のキャパシタである。アナログ積分器２１側のスイッチ
Ｓ２，Ｓ５はクロック信号φ１でスイッチ制御され、ス
イッチＳ１，Ｓ３，Ｓ４はクロック信号φ２でスイッチ
制御される。双方のクロック信号φ１，φ２は図５に示
されるようなノン・オーバーラップ２相クロック信号と
される。クロック信号φ１はそのハイレベルの期間によ
ってプリチャージ動作を規定し、スイッチＳ２，Ｓ５を
オン状態に制御する。このとき局部Ｄ／Ａ変換器２０は
入力されるディジタル信号の符号に応じてキャパシタ
Ｃ，２Ｃ，４Ｃ，８Ｃの下部電極に結合された左右何れ
か一方のスイッチをオン状態として参照電位Ｖｒｅｆ又
はグランド電位ＧＮＤを取り込む。このスイッチの動作
タイミングは前記クロック信号φ１に同期される。次い
で、クロック信号φ２のハイレベル期間は積分動作を規
定し、アナログ積分器２１のスイッチＳ１，Ｓ３，Ｓ４
がオン状態にされる。このとき局部Ｄ／Ａ変換器２０で
はキャパシタＣ，２Ｃ，４Ｃ，８Ｃの下部電極に結合さ
れたスイッチの状態が反転される。例えば、入力される
ディジタル信号が（１０１０）であるときプリチャージ
期間においてスイッチＳ６１，Ｓ７２，Ｓ８１，Ｓ９２
がオン状態でスイッチＳ６２，Ｓ７１，Ｓ８２，Ｓ９１
がオフ状態であったなら、積分動作時にはそのスイッチ
のオン・オフ状態が反転される。このようにして局部Ｄ
／Ａ変換器２０の出力電圧が決定され、アナログ入力電
圧Ａｉｎとの差電圧が積分される。

【００２７】図４に示される回路においてアナログ回路
の動作精度上半導体基板を通じたノイズやクロストーク
などの影響を最も受けるのは前記プリチャージ及び積分
動作の最終時即ち、スイッチＳ１乃至Ｓ５、及びＳ６
１，Ｓ６２，Ｓ７１，Ｓ７２，Ｓ８１，Ｓ８２，Ｓ９
１，Ｓ９２がオフ状態に反転してキャパシタのサンプリ
ング電荷量が決定されるタイミングである。このタイミ
ングは、図４及び図５の説明に従えば、クロック信号φ
１，φ２がハイレベルからローレベルに反転するタイミ
ングである。図２に示したエコーキャンセルＬＳＩにお
いてはそのタイミングにおいて必ずディジタル・シグナ
ル・プロセッサの動作を停止させるようになっている。

【００２８】図６には前記クロック信号φ１，φ２に対
するディジタル・シグナル・プロセッサ１２の動作基準
クロック信号のタイミング例が示されている。この例に
従えば、ディジタル・シグナル・プロセッサ１２の動作
基準クロック信号は４相のクロック信号φ１１，φ１
２，φ１３，φ１４とされ、その全てがローレベルにさ
れる期間においてディジタル・シグナル・プロセッサ１
２は内蔵メモリアクセスや演算などの動作を停止してい
る。この停止期間は必ずクロック信号φ１，φ２の立ち
下がりタイミングを含むようにされ、そのようなタイミ
ング制御は、図２に示されるエコーキャンセルＬＳＩ１
０が内蔵するタイミングジェネレータ１６が行う。した
がって、ディジタル・シグナル・プロセッサ１２がアナ
ログ・フロントエンド・ユニット１１と共に同期的に動
作するとき、前記アナログ積分器２１や局部Ｄ／Ａ変換
器２０がサンプリングするタイミングにおいてディジタ
ル・シグナル・プロセッサ１２の動作は停止するから、
アナログ・フロントエンド・ユニット１１のアナログ動
作特性がディジタルノイズによって劣化することが防止
される。

【００２９】以上のようにアナログ回路の動作時にディ
ジタル回路の動作を停止させる場合、アナログ回路の動
作速度はそれが処理する対象系の動作速度やビット精度
などとの関係によって一義的に若しくはさ程自由度無く
決定されるの性質上、アナログ回路の動作中にディジタ
ル回路の動作を停止させることができる時間的な余裕若
しくは処理能力的な余裕は、ディジタル回路の処理能力
向上若しくは一連の処理に対するマシンサイクル数低減
によって得ることが望ましい。以下そのためのディジタ
ル・シグナル・プロセッサのアーキテクチャを前記エコ
ーキャンセルＬＳＩ１０に即して説明する。

【００３０】先ずエコーキャンセルＬＳＩ１０の全体的
な構成を図２に基づいて説明する。このエコーキャンセ
ルＬＳＩ１０は、アナログ・フロントエンド・ユニット
１１、ディジタル・シグナル・プロセッサ１２、イベン
ト・インフォメーション・レジスタ・ファイル１３、プ
ロトコル・コントロール・ユニット１４、タイマ・カウ
ンタ・ユニット１５、タイミングジェネレータ１６、ア
ナログ・フェーズ・ロックド・ループ回路１７、Ｕ点イ
ンタフェース回路１８、及びＳ点インタフェース回路１
９を含み、例えば公知のＢｉ−ＣＭＯＳプロセスなどに
よってシリコン基板のような１個の半導体基板に形成さ
れる。前記ディジタル・シグナル・プロセッサ１２及び
イベント・インフォメーション・レジスタ・ファイル１
３は、ディジタル・シグナル・プロセッシング・ユニッ
トを構成する。

【００３１】前記ディジタル・シグナル・プロセッサ１
２は、制御ブロックと演算ブロックによって構成され、
その制御ブロックはイベント・インフォメーション・レ
ジスタ・ファイル１３を参照し、所定の手順に従ってマ
イクロプログラムを実行し、前記演算ブロックを適応フ
ィルタなどとして機能させてエコーキャンセラなどを実
現する。前記アナログ・フロントエンド・ユニット１１
は送信信号のＤ／Ａ変換及び受信信号のＡ／Ｄ変換など
を行う。Ｕ点インタフェース回路１８は図示しないハイ
ブリッドトランス若しくはバランシングネットワーク回
路を介して交換局側に接続される。前記イベント・イン
フォメーション・レジスタ・ファイル１３は、ディジタ
ル・シグナル・プロセッサ１２及びプロトコル・コント
ロール・ユニット１４で発生する遷移状態を保持するレ
ジスタであり、それらユニット１２，１４はそのイベン
ト・インフォメーション・レジスタ・ファイル１３に設
定されている遷移状態を検出して動作を決定すると共
に、処理内容に応じた遷移状態の設定を行う。プロトコ
ル・コントロール・ユニット１４はフレーム処理やスク
ランブルなどの送信処理、及び同期化などの受信処理と
いったプロトコル処理を行う。タイマ・カウンタ・ユニ
ット１５は状態遷移制御などに用いられ、タイミングジ
ェネレータ１６はエコーキャンセルＬＳＩ１０の各種動
作クロック信号を生成する。アナログ・フェーズ・ロッ
クド・ループ回路１７は外部から供給されるシステムク
ロック信号を逓倍してタイミングジェネレータ１６に供
給する。Ｓ点インタフェース回路１９は加入者側とイン
タフェースされる。

【００３２】図１５には、タイミングジェネレータ１６
の一実施例が示されている。タイミングジェネレータ１
６は、アナログ信号発生回路ＡＳＧ、ディジタル信号発
生回路ＤＳＧ及びイネーブル信号発生回路ＥＳＧを含
む。ディジタル信号発生回路ＤＳＧは、アナログ・フェ
ーズ・ロックド・ループ回路１７から供給される複数相
の一定周期のクロック信号を受け、ディジタル回路動作
用のクロック信号を形成する。アナログ信号発生回路Ａ
ＳＧは、アナログ・フェーズ・ロックド・ループ回路１
７から供給される複数相のクロック信号のうちの所定の
クロック信号を受け、アナログ回路動作用のクロック信
号を形成し出力する。イネーブル信号発生回路ＥＳＧ
は、上記所定のクロック信号を受けることにより、イネ
ーブル信号ＥＮを発生する。ディジタル信号発生回路Ｄ
ＳＧはイネーブル信号ＥＮを受けている期間、ディジタ
ル回路動作用のクロック信号を出力する。このイネーブ
ル信号ＥＮによってディジタル信号発生回路ＤＳＧを制
御することによって、図１あるいは図６で示されている
ようなアナログ回路動作用のクロック信号の立ち下がり
タイミングを含む所定期間、ディジタル回路動作用のク
ロック信号はタイミングジェネレータ１６から出力され
ないようになっている。

【００３３】図７には上記エコーキャンセルＬＳＩ１０
をエコーキャンセラなどとして機能させる場合の一例機
能ブロック図が示される。同図において３０はエコーキ
ャンセラ、３１は信号の符号間干渉を除去するためのデ
ィシジョン・フィードバック・イコライザであり、双方
ともに適応フィルタによって実現さる。３２は入力信号
を例えば４値レベルにスライスするためのスライサであ
り、１ビットの符号ビットと２ビットの情報ビットによ
って構成されるディシジョンデータＤＤを出力する。３
３は誤差信号ＥＳを形成するエラーシグナル・ディテク
タ、３４は４値レベルの各レベル間電圧（スライス電
圧）Ｖｒｅｆを生成するためのオート・スレッショルド
・コントローラである。ディジタル・シグナル・プロセ
ッサ１２はそれら機能をその動作手順に従って実現する
ことになる。

【００３４】前記プロトコル・コントロール・ユニット
１４から出力される送信データなどの信号Ｓは、特に制
限されないが、１ビットの符号ビットと２ビットの情報
ビットによって決定される４値のうちの一つを意味する
３ビットの信号とされ、Ｄ／Ａ変換されて図示しないバ
ランシング・ネットワーク回路に与えられ、また、バラ
ンシングネットワーク回路に入力される受信アナログ信
号はディジタル信号にＡ／Ｄ変換されてディジタル・シ
グナル・プロセッサ１２に供給される。エコーキャンセ
ルＬＳＩ１０は送信と受信を並行して全二重で行うこと
ができる。このとき、前記バランシングネットワーク回
路は、例えば回線に結合するハイブリッドトランスのイ
ンピーダンスを考慮することにより、回線からハイブリ
ッドトランスに与えられる電圧成分から送信アナログ信
号の電圧成分を除去して、Ｄ／Ａ変換を経て送信される
信号の一部がハイブリッドトランスを介してＡ／Ｄ変換
側に回り込むことを防止するようになっているが、この
回り込み防止は回線のインピーダンスが常に一定である
という仮定の下で実現されるため、実際には回線のイン
ピーダンスには誤差があり、また回線の状態も経時的に
変化し、且つどのような状態の回線に接続されるかは全
く予想することができないため、送信側から受信側に回
り込んでくるエコー成分を確実に除去するためのエコー
キャンセラ３０が必要とされる。

【００３５】前記エコーキャンセラ３０は図１３の回路
で１サンプル周期内において一つの信号Ｓを入力して、
後述する図１２の適応フィルタのアルゴリズムに従っ
て、全タップに関する演算を行ってフィルタ出力信号Ｙ
を得る。そしてそのフィルタ出力信号Ｙによってエコー
成分Ｄ（図１２参照）はキャンセルされる。同様にディ
シジョン・フィードバック・イコライザ３１も適応フィ
ルタ演算を行う。エコーキャンセラ３０及びディシジョ
ン・フィードバック・イコライザ３１からのフィルタ出
力は、当該１サンプル周期においてＡ／Ｄ変換された信
号ＲＣＶ（エコー成分を含むような受信信号）に対して
減算され、これにより、送信信号のエコー成分や信号の
符号間干渉成分の一部又は全部が取り除かれたファー・
エンド・シグナルＦＥＳを得る。このファー・エンド・
シグナルＦＥＳはスライサ３２で４値レベルにスライス
され、ディシジョン・データＤＤとされる。エラーシグ
ナル・ディテクタ３３はディシジョン・データＤＤとス
ライス電圧Ｖｒｅｆとの積をファー・エンド・シグナル
ＦＥＳから減算して誤差信号ＥＳを生成し、これをエコ
ーキャンセラ３０及びディシジョン・フィードバック・
イコライザ３１に与える。これにより、エコーキャンセ
ラ３０及びディシジョン・フィードバック・イコライザ
３１はその誤差信号ＥＳをタップ係数の更新演算に利用
する。トレーニング期間中において信号Ｓはトレーニン
グ用信号とされ、このときの信号ＲＣＶは実質的にトレ
ーニング信号のエコー成分とされる。エコーキャンセラ
３０及びディシジョン・フィードバック・イコライザ３
１は適応フィルタとして繰り返し動作することにより、
誤差信号ＥＳをゼロに収束させるようにタップ係数を更
新し、トレーニング期間終期においては実質的にエコー
成分が完全にキャンセルされたファー・エンド・シグナ
ルＦＥＳを得るようにする。トレーニング後の交信時に
は回線の状態変化などに追従してエコーをキャンセルす
るように動作する。このとき、ディシジョン・データＤ
Ｄは受信データとしてプロトコル・コントロール・ユニ
ット１４に与えられる。

【００３６】前記エコーキャンセルＬＳＩ１０は、特に
制限されないが、８０ＫＨｚの周波数で規定されるサイ
クルを１サンプルデータ分の処理期間（ユニットインタ
ーバル）として、各インターバルにおいて遷移状態の検
出と状態設定などの条件分岐やフラグ処理などの非演算
処理を行うと共に、ディジタル信号処理を行う。そのデ
ィジタル信号処理の内容は、図７に基づいて説明したエ
コーキャンセラ、ディシジョン・フィードバック・イコ
ライザ、スライサなどの処理とされ、どのような状況に
おいてどのような処理を行うかの制御は前記遷移状態の
検出と状態設定などの条件分岐やフラグ処理などによっ
て決定されるような状態遷移制御で実現されている。デ
ィジタル信号処理は当然演算命令を繰り返し実行するこ
とによって行われるが、状態遷移制御は非演算処理にて
行われる。この実施例においては、ディジタル信号処理
に並行して状態遷移制御のための非演算命令を実行す
る。例えば、図８に示されるように、１ユニットインタ
ーバルにおいて、エコーキャンセラ３０に応ずるエコー
キャンセル（ＥＣ）、ディシジョン・フィードバック・
イコライザ３１に応ずるディシジョン・フィードバック
・イコライズ（ＤＦＥ）、スライサ３２に応ずるスライ
ス（ＳＬＣ）などの演算処理と、データメモリや演算器
を利用しない条件分岐やフラグ処理などの状態遷移制御
（ＳＴＣ）のための非演算処理とを時系列に行わず、非
演算処理を例えばエコーキャンセル（ＥＣ）に並行して
行う。これにより、ディジタル・シグナル・プロセッシ
ング・ユニット１２において１ユニットインターバルで
処理すべき処理量に要する動作サイクル数はｍ＋ｎから
ｍに低減される。１ユニットインターバルの長さはアナ
ログ・フロントエンド・ユニット１１の動作速度即ちそ
れが処理する対象系の動作速度やビット精度などとの関
係によって決定されており、その期間においてディジタ
ル・シグナル・プロセッサ１２が動作すべき動作サイク
ル数が低減されることにより、その低減された動作サイ
クル時間を、アナログ・フロントエンド・ユニット１１
の動作時にディジタル・シグナル・プロセッサ１２の動
作を停止させる為の時間に割り当てることができる。こ
の実施例に従えば、ディジタル・シグナル・プロセッサ
１２の動作基準クロック信号の周波数を下げ、これによ
って引き延ばされたサイクル時間の一部を図６に示され
るようなディジタル・シグナル・プロセッサ１２の動作
停止時間として割り当てる。ディジタル・シグナル・プ
ロセッサ１２の動作基準クロック信号の周波数を下げる
ことは、ディジタル・シグナル・プロセッサ１２全体に
おける低消費電力化並びにディジタルノイズの低減にも
寄与する。更にこのことにより、エコーキャンセルＬＳ
Ｉが交換局から給電され或いはバッテリー給電により消
費可能な電力配分に制限があるような場合にも容易に対
応可能になる。尚、図８においては、エコーキャンセル
（ＥＣ）の処理に並行して全ての状態遷移制御（ＳＴ
Ｃ）を行うように図示されているが、エコーキャンセル
（ＥＣ）、ディシジョン・フィードバック・イコライズ
（ＤＦＥ）、スライス（ＳＬＣ）などの夫々の演算処理
に並行させて状態遷移制御（ＳＴＣ）を分散させて、次
の演算処理のための状態遷移制御を一つ前の演算処理に
並列化させることも可能である。

【００３７】図９にはそのような並列処理を行うため
の、ディジタル・シグナル・プロセッシサ１２の命令制
御ブロックの一実施例が示される。

【００３８】命令制御ブロック４０は制御記憶の一例と
してマイクロＲＯＭ４１を有し、同ＲＯＭ４１はエコー
キャンセルのための適応フィルタ処理などの演算命令並
びに状態遷移制御のための非演算命令が混在して記述さ
れたマイクロプログラムを保有する。マイクロＲＯＭ４
１のアクセスアドレスはプログラムカウンタＰＣが指
す。演算命令と非演算命令を並列的に実行可能にするた
めに、前記プログラムカウンタＰＣの値によってマイク
ロＲＯＭ４１から読出されたマイクロ命令を保有するイ
ンストラクションレジスタはＩＲ１とＩＲ２との２個が
設けられ、さらに、マイクロ命令を解読するインストラ
クションデコーダＩＤＥＣも演算命令用インストラクシ
ョンデコーダＩＤＥＣ１と非演算命令用インストラクシ
ョンデコーダＩＤＥＣ２の２個が設けられている。セレ
クタＳＥＬはインストラクションデコーダＩＤＥＣ１に
供給すべきマイクロ命令をインストラクションレジスタ
ＩＲ１，又はＩＲ２の何れからも選択可能にする。リピ
ートカウンタＲＣは繰り返し実行すべき命令の繰り返し
回数を管理するための計数手段である。インストラクシ
ョンデコーダＩＤＥＣ２は状態遷移制御の為の非演算命
令を解読して実行させるために専用化された論理を有
し、他方のインストラクションデコーダＩＤＥＣ１は演
算命令などを解読して実行させるための論理を有する。
インストラクションデコーダＩＤＥＣ１から出力される
制御信号は演算ブロック４２や命令制御ブロック４０の
内部を制御する。他方のインストラクションデコーダＩ
ＤＥＣ２から出力される制御信号は状態遷移制御のため
のフラグ処理ブロック４３や命令制御ブロック４０の内
部を制御する。フラグ処理ブロック４３は、前記イベン
ト・インフォメーション・レジスタ・ファイル１３に含
まれる。

【００３９】通常の命令実行シーケンスにおいては、プ
ログラムカウンタＰＣの値をアドレスとしてマイクロＲ
ＯＭ４１から読出されるマイクロ命令は、インストラク
ションレジスタＩＲ１及びセレクタＳＥＬを介してイン
ストラクションデコーダＩＤＥＣ１に供給される。イン
ストラクションデコーダＩＤＥＣ１はそのマイクロ命令
を解読して演算ブロック４２などを制御する。このと
き、インストラクションデコーダＩＤＥＣ１は制御信号
ＩＤ２ＥによってインストラクションデコーダＩＤＥＣ
２を非活性化してその動作を禁止している。

【００４０】前記マイクロＲＯＭ４１はリピート命令を
保有し、同命令は、特に制限されないが、その次に記述
されている演算命令を繰り返し実行すべき内部状態を発
生させるためのコード情報並びにその演算命令の繰り返
し回数を指定するための情報などを有する。このリピー
ト命令がマイクロＲＯＭ４１からインストラクションレ
ジスタＩＲ１に読出されて、セレクタＳＥＬを介しイン
ストラクションデコーダＩＤＥＣ１に供給されると、当
該デコーダＩＤＥＣ１はその命令をデコードすることに
より、制御信号ＳＣ，ＩＤ２Ｅ，ＩＲ２Ｅ，ＥＳを前記
通常の命令実行シーケンスの時とは異なる状態にし、そ
の次にマイクロＲＯＭ４１内に記述されている演算命令
を繰り返し実行するよう命令制御ブロック４０内部を下
記のように設定する。

【００４１】インストラクションレジスタＩＲ１にラッ
チされているリピート命令が保有する命令繰り返し数を
リピートカウンタＲＣにプリセットするようイネーブル
信号ＥＳをリピートカウンタＲＣに出力する。リピート
カウンタＲＣは、イネーブル信号ＥＳが供給されること
によりインストラクションレジスタＩＲ１から上記命令
繰り返し数を取り込む。また、次の動作サイクルでは繰
り返し実行すべきマイクロ命令がマイクロＲＯＭ４１か
ら読出されて同様にインストラクションデコーダＩＤＥ
Ｃ１で解読されて実行されるが、このとき、インストラ
クションデコーダＩＤＥＣ１はインストラクションレジ
スタＩＲ１から出力される当該命令のみを制御信号ＩＲ
２ＥによりインストラクションレジスタＩＲ２に内部転
送して保持させる。そしてそれ以降の命令実行サイクル
において、インストラクションデコーダＩＤＥＣ１は、
制御信号ＩＤ２Ｅをイネーブルレベルに反転して他方の
インストラクションデコーダＩＤＥＣ２を活性化し、且
つ、制御信号ＳＣによりセレクタＳＥＬを切り替えてイ
ンストラクションレジスタＩＲ２が保有するマイクロ命
令を繰り返しインストラクションデコーダＩＤＥＣ１に
供給して、当該命令を繰り返し実行させる。斯る演算命
令の繰り返し実行中において、前記リピートカウンタＲ
Ｃは命令の実行毎にプリセット値をデクリメントし、計
数値がゼロに戻されると、カウントアップ信号ＣＮＴＵ
ＰをインストラクションデコーダＩＤＥＣ１に出力す
る。

【００４２】この間にマイクロＲＯＭ４１から読出され
るマイクロ命令はインストラクションレジスタＩＲ１を
介してインストラクションデコーダＩＤＥＣ２に供給さ
れる。このようにして供給されるマイクロ命令は状態遷
移制御のための非演算命令であって、フラグ処理ブロッ
ク４３などを制御して、演算ブロック４２を利用した演
算処理に並行して条件分岐のためのフラグ処理のような
状態遷移制御を実行させる。演算命令の繰り返し処理に
対して状態遷移制御のための命令実行回数は少なくされ
ている。したがって、状態遷移制御を終了すると、イン
ストラクションデコーダＩＤＥＣ２は制御信号ＰＣＷに
よりプログラムカウンタＰＣの動作とインストラクショ
ンレジスタＩＲ１の出力動作を停止させて、繰り返し演
算処理の終了を待つ。計算値がゼロにされることによっ
てリピートカウンタＲＣからカウントアップＣＮＴＵＰ
が出力される時、繰り返し演算処理の終了をインストラ
クションデコーダＩＤＥＣ１は認識する。そしてインス
トラクションデコーダＩＤＥＣ１は、制御信号ＳＣ，Ｉ
Ｄ２Ｅ，ＩＲ２Ｅを通常の命令実行シーケンス時の状態
に戻す。そして制御信号ＳＣによってセレクタＳＥＬは
インストラクションレジスタＩＲ１側に切り替えられる
と共に、制御信号ＩＤ２Ｅを受けることによって、イン
ストラクションデコーダＩＤＥＣ２は、制御信号ＰＣＷ
を反転する。これにより、プログラムカウンタＰＣの動
作が可能にされて、次のマイクロ命令をインストラクシ
ョンデコーダＩＤＥＣ１が解読して通常のマイクロ命令
の実行が可能にされる。

【００４３】図９に示される演算ブロック４２は、適応
フィルタとして利用される。ここで、演算ブロック４２
を詳細に説明する前に、先ず適応フィルタのアルゴリズ
ムを説明する。

【００４４】図１２には、トランスバーサル型の適応フ
ィルタのアルゴリズムの一例が示される。図１２におい
てＳは入力信号、Ｚは特に制限されないが、入力信号Ｓ
のサンプル周期に応ずる遅延時間を以て入力信号Ｓを順
次保持していく遅延要素、Ｃ０〜Ｃｎはタップ係数であ
る。適応フィルタはタップ毎に同じような処理を時系列
的に繰り返すものであり、その処理は、入力信号Ｓを対
応するタップ係数に乗じ（ＭＭ）、その値を全タップに
つき加算（ＴＡ）してフィルタ出力Ｙを得るための出力
演算処理と、誤差信号ＥＳに応じて前記タップ係数を更
新するタップ係数更新処理に大別される。タップ係数更
新処理は、誤差信号ＥＳと入力信号Ｓとを乗算（Ｍ）
し、その値にタップ更新係数若しくは収束係数を与えて
（Ｋ）タップ係数の更新量を取得し、この更新量に前回
のタップ係数を加算（Ａ）して、これを新たなタップ係
数とするものである。タップ係数はアドレス対応でデー
タメモリに格納されており、同データメモリから読出さ
れるタップ係数は前記フィルタの出力演算処理の乗算Ｍ
Ｍとタップ係数更新処理のための加算Ａに供されるが、
加算Ａによって更新されたタップ係数は前記データメモ
リの同一アドレスに書き戻されることになる。

【００４５】図１３には、図１２に示される適応フィル
タを構成するための演算ブロック４２の一実施例が示さ
れる。同図においてＤＲＭは図１２に示されるタップ係
数Ｃ０〜Ｃｎをアドレス対応で保持するためのデータメ
モリ、ＳＲＭは遅延要素として機能するシフトレジスタ
のようなシンボルメモリである。演算ブロック４２内の
レジスタＲＳ０，ＲＳ１，ＲＢ，ＥＳＲ，ＲＤＬＴ、セ
レクタＳＥＬ、アキュムレータＡＣＣ、乗算器ＭＵＬＴ
１，ＭＵＬＴ２、算術論理演算回路ＡＬＵ１，ＡＬＵ
２、及びバスドライバＢＤＲＶ，ＢＤＲＶ２は、上記イ
ンストラクションデコーダＩＤＥＣ１から供給される制
御信号によってその動作が制御される。

【００４６】前記演算ブロック４２は、適応フィルタと
して専用化されるものであり、フィルタの出力演算処理
回路７２と更新演算処理回路７３が夫々別々に設けられ
ている。

【００４７】フィルタの出力演算処理回路７２は、入力
レジスタＲＢ、セレクタＳＥＬ、乗算器ＭＵＬＴ１、出
力レジスタＲＧ、算術論理演算器ＡＬＵ１、及びアキュ
ムレータＡＣＣによって構成される。シンボルメモリＳ
ＲＭから読出された入力信号はセレクタＳＥＬによりレ
ジスタＲＳ０，ＲＳ１の一方から乗算器ＭＵＬＴ１の一
方の図示しない入力端子に与えられ、また、データメモ
リＤＲＭから読出されたタップ係数は入力レジスタＲＢ
から乗算器ＭＵＬＴ１の他方の図示しない入力端子に与
えられる。乗算器ＭＵＬＴ１はそれら入力を乗算し（図
１２の乗算処理ＭＭ）、その乗算結果を出力レジスタＲ
Ｇから算術論理演算器ＡＬＵ１の一方の図示しない入力
端子に与える。算術論理演算器ＡＬＵ１は、あらかじめ
アキュムレータＡＣＣが保持している加算値を他方の図
示しない入力端子から入力し、レジスタＲＧの出力値と
アキュムレータＡＣＣの出力値を加算する（図１２の加
算処理ＴＡ）。そして算術論理演算器ＡＬＵ１は、その
加算結果をアキュムレータＡＣＣに出力する。算術論理
演算器ＡＬＵ１は、一つのサンプル信号に対する全タッ
プの出力を加算したときに、アキュムレータＡＣＣに保
持されている値をフィルタ出力ＹとしてバスドライバＢ
ＤＲＶ１を介して共通内部データバス７１に出力する。

【００４８】タップ係数更新演算処理回路７３は、レジ
スタＥＳＲ、乗算器ＭＵＬＴ２、シフタＳＨＩＦＴ、レ
ジスタＲＤＬＴ、算術論理演算器ＡＬＵ２、及びデータ
メモリＤＲＭを含んで構成される。レジスタＥＳＲには
誤差信号が保持されていて、この誤差信号とレジスタＲ
Ｓ０から供給されるに入力信号とが乗算器ＭＵＬＴ２で
乗算され（図１２の乗算処理Ｍ）、乗算結果はシフタＳ
ＨＩＦＴで所定ビットシフトされて（図１２の更新係数
Ｋ付与処理）、レジスタＲＤＬＴに保持される。算術論
理演算器ＡＬＵ２は、レジスタＲＤＬＴに保持されてい
るタップ係数更新量と、データメモリＤＲＭから供給さ
れるタップ係数を加算する（図１２の加算処理Ａ）。更
新されたタップ係数はデータメモリＤＲＭの同一アドレ
スに書き戻される。

【００４９】前記算術論理演算器ＡＬＵ２とデータメモ
リＤＲＭは、データメモリＤＲＭから読出したタップ係
数に更新量を加算した値を当該データメモリＤＲＭの同
一アドレスに再び書き込んで順次保持していくから、こ
の機能より明らかなように積分回路を構成する。このと
き、データメモリＤＲＭから読出されるタップ係数を算
術論理演算器ＡＬＵ２に与えるためのデータ転送経路は
専用データバス７０によって構成されている。また、デ
ータメモリＤＲＭは、図１３の演算ブロック４２の動作
を規定する１マシンサイクルでリード及びライト動作さ
れる所謂リード・モディファイ・ライト形式で動作され
る。専用データバス７０は他の回路モジュールに共用さ
れず局所的に配置され、且つ、そのバス信号線の引き回
し長さは最短とされるから、不所望な負荷成分も極めて
小さく、算術論理演算器ＡＬＵ２へのタップ係数の伝達
を高速で行うことができ、タイミング上無理なく、デー
タメモリＤＲＭをリード・モディファイ・ライトするこ
とができる。したがって、タップ係数更新のための積分
演算を、１タップあたり１マシンサイクルで確実に行う
ことができる。ここで、共通内部データバス７１を構成
する信号線をｍ本、専用データバス７０を構成する信号
線をｎ本とすると、ｍ＜ｎの関係が成り立つ。

【００５０】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部データバ
ス７１を介してレジスタＲＢにも供給されるが、このと
き、前記専用データバス７０が共通内部データバス７１
に直結されることによって専用データバス７０上でのタ
ップ係数の伝達が遅延する虞のある場合には、共通内部
データバス７１と専用内部データバス７０との間にバッ
ファとしても機能するようなバスドライバＢＤＲＶ２を
配置しておくとよい。バスドライバＢＤＲＶ１，ＢＤＲ
Ｖ２のそれぞれは、共通内部データバス７１を構成する
信号線の数（ｍ個）設けられているが、図面の簡略化の
ため１個ずつしか示していない。

【００５１】演算ブロック４２にて所定データが演算さ
れた結果、つまり、その演算によってオーバーフローあ
るいはキャリーなどが発生したことを示す信号は、イン
ストラクションデコーダＩＤＥＣ１及び信号線ＳＬを介
してインストラクションデコーダＩＤＥＣ２に供給され
る。

【００５２】図１４には、図９にて示されているフラグ
処理ブロック４３の一実施例が示されている。例えば、
フラグ０〜ｍのそれぞれはフリップフロップからなる。
インストラクションデコーダＩＤＥＣ２は、インストラ
クションレジスタＩＲ１から供給された命令を解読する
ことによってフラグ書き込みアドレスＦＷＡを形成し、
アドレスデコーダＡＤＣに供給する。アドレスデコーダ
ＡＤＣは、供給されたフラグ書き込みアドレスＦＷＡに
従ってフラグ０〜ｎ＋１を選択する。選択されたフラグ
０〜ｎ＋１は、インストラクションデコーダＩＤＥＣ２
が命令を解読することによって形成されたフラグリセッ
ト信号ＦＲによって”０”が書き込まれるか、又は、フ
ラグセット信号ＦＳによって”１”が書き込まれる。ま
た、インストラクションデコーダＩＤＥＣ２は、演算ブ
ロック４２から供給された演算結果を解読することによ
ってフラグ書き込みアドレスＦＷＡを形成し、アドレス
デコーダＡＤＣに供給する。アドレスデコーダＡＤＣ
は、供給されたフラグ書き込みアドレスＦＷＡに従って
フラグ０〜ｎ＋１を選択する。選択されたフラグ０〜ｎ
＋１は、インストラクションデコーダＩＤＥＣ２が命令
を解読することによって形成されたフラグリセット信号
ＦＲによって”０”が書き込まれるか、又は、フラグセ
ット信号ＦＳによって”１”が書き込まれる。フラグｎ
＋２〜ｍには、アナログ・フロント・エンド・ユニット
１１、あるいはディジタル・シグナル・プロセッサ１
２、若しくはプロトコル・コントロール・ユニット１４
からの信号Ａ，Ｂ，Ｃ，Ｘ，Ｙがセットされる。信号
Ａ，Ｂ，Ｃ，Ｘ，Ｙは、例えば、エコーキャンセルＬＳ
Ｉ１０の外部装置がエコーキャンセルＬＳＩ１０にデー
タ転送をすることを示すための信号、或はエコーキャン
セルＬＳＩ１０が受信した信号の同期状態を示すなどの
信号である。セレクタＳＬＴは、インストラクションデ
コーダＩＤＥＣ２にて命令を解読することによって形成
されたフラグ読出しアドレスＦＲＡに従って、フラグ０
〜ｍの内の所定フラグ内に蓄えられているデータをイン
ストラクションデコーダＩＤＥＣ２に出力する。

【００５３】上記並列処理を更に具体的に説明する。こ
の並列処理は、特に制限されないが、例えば次の命令記
述によって実現することができる。 ＲＰＴ（ＲＥＰＥＡＴ） ＯＰ（ＯＰＥＲＡＴＩＯＮ） ＣＡＬＬ ＳＵＢ（サブルーチン・コール命令） Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｉ）＝１ Ｇｏｔｏ Ａ Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｊ）＝１ Ｇｏｔｏ Ｂ ↓ Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｘ）＝１ Ｇｏｔｏ Ｇ Ａ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ Ｂ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ ↓ Ｇ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ ＥＸＩＴ；ＲＥＴＵＲＮ ＷＡＩＴ（ウェイト命令）

【００５４】前記”ＲＰＴ”はリピート命令であり、演
算命令の繰り返し回数、繰り返すべき命令数、演算命令
の実行に際して必要とされるオペランドアドレスを生成
するポインタのプリセット値なども保有する。

【００５５】前記”ＯＰ”はリピート命令によって繰り
返し実行されるべき演算命令であって、単数若しくは複
数個の命令である。複数個である場合には、前記インス
トラクションレジスタＩＲ２は当該複数個の演算命令を
順番に保持すると共に、保持した命令を交互に繰り返し
出力可能にされる。例えばその演算命令がエコーキャン
セルなどのための適応フィルタ処理である場合には、図
１２に示されるアルゴリズムに従った１タップ当りの単
数若しくは複数個の演算命令が記述される。

【００５６】前記”ＣＡＬＬ ＳＵＢ”は、遷移状態検
出並びに状態設定を行うためのサブルーチン・コール命
令である。遷移状態検出並びに状態設定の処理は、検出
した状態に応じて行う処理が夫々固有の処理とされるた
めサブルーチン化される。そのサブルーチンはＩｆ文に
よって与えられるアドレス（ｉ，ｊ，〜ｘ）の値によっ
て指定されるイベント・インフォメーション・レジスタ
・ファイル１３内のレジスタの保有値が論理１か論理０
かによって遷移状態の検出を行い、当該Ｉｆ文のラベル
（Ａ，Ｂ，〜Ｇ）によって指定される処理に分岐する。
そのラベルによって指定される処理は、次に処理すべき
状態のアドレスをディジタル・シグナル・プロセッサの
内部レジスタなどに設定する処理である。例えば、次の
ユニットインターバルで実行すべき命令の開始アドレス
などである。前記Ｉｆ文の記述の順番は状態遷移制御に
よって処理すべき優先順位に従っている。ラベルで指定
される処理を実行した後は、サブルーチンからリターン
する。

【００５７】前記”ＷＡＩＴ”はウェイト命令であり、
前記サブルーチンからリターンした後に実行される命令
である。このウェイト命令は、制御信号ＰＣＷによりプ
ログラムカウンタＰＣの動作とインストラクションレジ
スタＩＲ１の出力動作を停止させて、繰り返し演算処理
の終了を待つための命令である。このウェイト状態はリ
ピートカウンタＲＣから出力されるカウントアップＣＮ
ＴＵＰがイネーブルレベル（計数値がゼロ）にされるこ
とによって解除される。

【００５８】図１０には前記命令記述に従った演算命令
と非演算命令とによる並列処理のタイミング図が示され
る。通常の命令実行シーケンスにおいて、制御信号ＳＬ
ＣはインストラクションレジスタＩＲ１の出力を選択
し、制御信号ＩＲ２ＥはインストラクションレジスタＩ
Ｒ２への命令取り込みを禁止している。また、ネゲート
された制御信号ＰＣＷによってプログラムカウンタＰＣ
及びインストラクションレジスタＩＲ１の動作が許容さ
れ、且つ、ネゲートされた制御信号ＩＤ２Ｅによりイン
ストラクションデコーダＩＤＥＣ２は非活性化されてい
る。

【００５９】前記リピート命令（ＲＰＴ）がマイクロＲ
ＯＭ４１からインストラクションレジスタＩＲ１に読出
されると、インストラクションデコーダＩＤＥＣ１はそ
れを解読して、リピートカウンタＲＣに命令の繰り返し
回数ｎをプリセットする。次の動作サイクルでは繰り返
し実行すべき演算命令（ＯＰ）がマイクロＲＯＭ４１か
ら読出されて同様にインストラクションデコーダＩＤＥ
Ｃ１で解読されて実行されるが、このとき、制御信号Ｉ
Ｒ２Ｅが一時的にハイレベルにされることにより、イン
ストラクションレジスタＩＲ１から出力される当該命令
がインストラクションレジスタＩＲ２に内部転送され
る。そしてそれ以降の命令実行サイクルにおいてインス
トラクションデコーダＩＤＥＣ１は、制御信号ＩＤ２Ｅ
をイネーブルレベル（ハイレベル）に反転して他方のイ
ンストラクションデコーダＩＤＥＣ２を活性化し、且
つ、制御信号ＳＣをハイレベルにしている期間セレクタ
ＳＥＬを切り替えてインストラクションレジスタＩＲ２
が保有するマイクロ命令を繰り返しインストラクション
デコーダＩＤＥＣ１に供給して、当該演算命令を繰り返
し実行させる。斯る演算命令の繰り返し実行中において
前記リピートカウンタＲＣは命令の実行毎にプリセット
値ｎをデクリメントする。

【００６０】この間に、前記演算命令ＯＰの後記に記述
されているサブルーチンコール命令（ＣＡＬＬ ＳＵ
Ｂ）がマイクロＲＯＭ４１から読出され、インストラク
ションレジスタＩＲ１を介してインストラクションデコ
ーダＩＤＥＣ２に供給される。このようにして、演算処
理に並行して状態遷移制御のための非演算命令である各
種サブルーチンの命令（ＳＵＢ）が実行される。サブル
ーチンの実行が終了すると、マイクロＲＯＭ４１からウ
ェイト命令（ＷＡＩＴ）が読出され、これをインストラ
クションデコーダＩＤＥＣ２が解読することにより、制
御信号ＰＣＷをハイレベルにして、プログラムカウンタ
ＰＣの動作とインストラクションレジスタＩＲ１の出力
動作を停止させて、繰り返し演算処理の終了を待つ。リ
ピートカウンタＲＣから出力されるカウントアップＣＮ
ＴＵＰがリピートカウンタＲＣの計数値がゼロであるこ
とを示すイネーブルレベルにされると、これをインスト
ラクションデコーダＩＤＥＣ１が認識して、制御信号Ｓ
Ｃをロウレベルにし、セレクタＳＥＬをインストラクシ
ョンレジスタＩＲ１側に切り替えると共に、制御信号Ｐ
ＣＷをロウレベルにする。これにより、プログラムカウ
ンタＰＣの動作が可能にされて、ウェイト命令の次に記
述された次のマイクロ命令をインストラクションデコー
ダＩＤＥＣ１が解読して通常のマイクロ命令の実行が可
能にされる。

【００６１】図１１にはディジタル・シグナル・プロセ
ッサの命令制御ブロックの別の実施例が示される。命令
制御ブロック４４は、演算命令の制御系６０と非演算命
令の制御系５０の夫々に、相互にメモリ空間を分離した
制御記憶としてのメインメモリ５１とサブメモリ６１、
及び夫々の制御記憶に固有のプログラムカウンタＰＣ
３，ＰＣ４を設け、前記非演算命令の制御系５０におけ
る命令実行状態に応じて、他方の演算命令の制御系６０
のプログラムカウンタＰＣ４の動作に同期を与えて、演
算命令と非演算命令とを所望のタイミングで並列的に実
行させるものであり、その並列動作のための制御論理は
インストラクションデコーダＩＤＥＣ３，ＩＤＥＣ４が
有する。メインメモリ５１は前記遷移状態の検出及び設
定のための一連のマイクロプログラム記述とその最後に
記述された外部同期フラグを検出するための命令とを非
演算命令として保有する。サブメモリ６１は適応フィル
タ処理などの演算処理用のマイクロプログラムを保有す
る。インストラクションデコーダＩＤＥＣ３は比較回路
ＣＯＭを有しており、比較回路ＣＯＭは、例えば、外部
同期フラグを検出するために所定命令によって比較回路
ＣＯＭ内にセットされたデータと、前記命令によって指
定されるフラグ処理ブロック４３内の外部同期フラグに
蓄えられているデータとを比較し、一致を検出すると、
プログラムカウンタＰＣ４の値をリセットする。これに
より、サブメモリ６１から順次演算命令が読出され、こ
れがインストラクションデコーダＩＤＥＣ４で解読され
ることにより、演算ブロックに演算を実行させる。演算
を実行した後は、演算命令制御系６０はウェイト命令な
どを実行しプログラムカウンタＰＣ４の値をホールドし
て待機状態を採る。再びインストラクションデコーダＩ
ＤＥＣ３からプログラムカウンタＰＣ４にリセット信号
が供給されると、演算命令制御系６０は再び演算処理を
開始する。メインメモリ５１からは逐次遷移状態の検出
と遷移状態の設定に関する非演算命令が読出されて実行
されるが、一連の処理を終了すると、その最後において
外部同期フラグを検出する命令を実行し続ける。この命
令実行によって外部同期フラグを検出すると、非演算命
令制御系５０は初期アドレスに分岐し、再びプログラム
カウンタＰＣ４をリセットする。斯るアーキテクチャに
よっても遷移状態の検出及び設定などの非演算処理と演
算処理とを並列的に行うことができ、上記実施例同様
に、一連の処理を実行するための見かけ上の動作サイク
ル数を低減することができる。

【００６２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６３】例えば、アナログ回路の構成は上記実施例
に限定されず、また、Ａ／Ｄ変換器はオーバーサンプリ
ング型に限定されず、ナイキストサンプリング型であっ
てもよく、更にオーバーサンプリング型Ａ／Ｄ変換器の
場合にはデルタ−エム型、デルタ−シグマ型、補間型な
ど何れの形式であってもよい。また、演算命令はフィル
タ処理などのディジタル信号処理演算に限定されず、連
続的なデータ転送のための演算などであってもよく、ま
た、非演算命令は遷移状態の検出並びに設定というよう
なフラグ系の処理に限定されず、要は演算命令の実行に
利用しないハードウェアを利用して行うことができる処
理であればよい。更に、上記実施例では制御記憶の一例
をマイクロＲＯＭとして説明したが、マイクロプログラ
ムを保有するＲＯＭであってもよく、また、評価用のＬ
ＳＩを考慮する場合にはＲＡＭであってもよい。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＳＤ
Ｎ用のエコーキャンセルＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
音声圧縮、音声合成、画像強調などの処理を行うために
専用的に利用されるＬＳＩや汎用的に利用されるディジ
タル・シグナル・プロセッサ、さらにはアナログ回路と
ディジタル回路とを同一半導体基板に含むような１チッ
プ型のマイクロコンピュータなどにも広く適用すること
ができる。

【００６５】本発明は、少なくともアナログ回路と共に
半導体基板を共有するディジタル回路の動作で発生する
ノイズによるアナログ回路の動作精度低下を防止して有
効な条件のもの、また、演算命令と非演算命令とを並列
的に実行して有効な条件のものに広く適用することがで
きる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、相互に半導体基板を共有するア
ナログ回路の所定動作時にディジタル回路の動作を停止
させるから、ディジタルノイズによるアナログ回路の動
作精度低下を防止することができるという効果がある。

【００６８】スイッチド・キャパシタ積分回路やキャパ
シタアレイを利用したＡ／Ｄ変換回路並びに局部Ｄ／Ａ
変換回路などを含むアナログ回路のように、それが処理
すべき情報をスイッチの動作タイミングに従ってキャパ
シタにサンプリングするとき、そのサンプリング動作を
含む所定の期間だけディジタル回路の動作を停止させる
ことにより、そのキャパシタの蓄積ノードのレベルは接
合容量などを通したディジタルノイズによる電位変動を
受けず、所期の精度を以て情報を蓄積して動作するか
ら、ディジタルノイズによるアナログ特性の劣化を防止
することができる。

【００６９】そのようなタイミングを発生させる手段と
して、前記サンプリングスイッチを制御するクロック信
号の変化タイミングを含む所定期間に、ディジタル回路
の動作基準クロック信号の変化を停止させるように当該
動作基準クロック信号を形成するためのクロック信号発
生手段を採用することにより、キャパシタへのサンプリ
ング動作を含む所定の期間だけディジタル回路の動作を
停止させる制御を容易に行うことができる。

【００７０】アナログ回路の動作速度はそれが処理する
対象系の動作速度やビット精度などとの関係によって一
義的に若しくはさ程自由度無く決定される性質上、アナ
ログ回路の動作中にディジタル回路の動作を停止させる
ことができる時間的若しくは処理能力的な余裕はディジ
タル回路側で対処することが望ましく、このとき、ディ
ジタル・シグナル・プロセッサのようなディジタル回路
に、演算命令の実行に並行して非演算命令を実行させる
ことにより、当該ディジタル回路で所定の処理を行うた
めに必要なマシンサイクル数を低減させることができ
る。

【００７１】上記効果により、前記ディジタルノイズに
よるアナログ特性の劣化を防止するためにアナログ回路
の動作時にディジタル回路の動作を停止させる為の時間
的若しくは能力的な余裕を比較的簡単に得ることができ
る。

【００７２】したがって、ディジタル・アナログ混載Ｌ
ＳＩにおけるディジタル回路全体として必要なデータ処
理量が一定であるなら、ディジタル信号処理ユニットの
ようなディジタル回路における１動作サイクル当たりの
処理能力が向上すると、その能力向上分に相当する時間
だけディジタル回路の動作を停止することができ、この
停止期間をアナログ回路の最もノイズの影響を受け易い
動作タイミングに合わせることにより、ディジタルノイ
ズによるアナログ特性の劣化を防止でき、以て、ディジ
タル・アナログ混載ＬＳＩ全体としての特性若しくは能
力を保証することができるようになる。

【００７３】ディジタル回路側でのこのような対処は、
ディジタル回路の動作周波数を上げなくても済むように
作用するから、これに伴う電力消費量の増大やディジタ
ルノイズの増大を抑制することにも好都合である。

【００７４】前記演算と非演算処理の並列化によるそれ
ら一連の処理に対するマシンサイクル数低減は、ディジ
タル・アナログ混載半導体集積回路に限らず、ディジタ
ル信号処理プロセッサなどのデータ処理プロセッサ単体
の処理速度向上という観点からの効果もある。

【００７５】制御記憶から読出された特定の演算命令を
複数動作サイクル期間保持しながらこれを第１インスト
ラクションデコーダで繰り返し的に解読して実行するの
に並行して、当該制御記憶から非演算命令を読出してこ
れを第２インストラクションデコーダで解読しながら実
行することにより、単一の制御記憶に前記演算命令と非
演算命令を保有するときでも、演算命令と非演算命令と
を比較的容易に並列実行させることができる。

【００７６】演算命令の制御系又は非演算命令の制御系
のうちの一方の命令実行状態に応じて他方の制御系のプ
ログラムカウンタの状態を制御して双方の制御系を並列
動作させることにより、演算命令の制御系と非演算命令
の制御系とを夫々固有の制御記憶を用いて制御する場合
にも、演算命令と非演算命令とを並列的に実行させるこ
とができる。

【図面の簡単な説明】

【図１】図１は本発明に係るディジタル・アナログ混載
ＬＳＩにおいてアナログ回路の動作時にディジタル回路
の動作を停止させるための一実施例説明図である。

【図２】図２は本発明に係るディジタル・アナログ混載
ＬＳＩの別の実施例に係るエコーキャンセルＬＳＩのブ
ロック図である。

【図３】図３はオーバーサンプリング型Ａ／Ｄ変換器の
原理説明図である。

【図４】図４はオーバーサンプリング型Ａ／Ｄ変化器に
含まれるアナログ積分回路と局部Ｄ／Ａ変化器の一例回
路図である。

【図５】図５は図４に示される回路の動作クロック信号
の波形図である。

【図６】図６はアナログ回路とディジタル回路の夫々の
動作クロック信号の関係を示す一例タイミング図であ
る。

【図７】図７は図２に示されるエコーキャンセルＬＳＩ
で実現される一例機能ブロック図である。

【図８】図８は演算命令と非演算命令との並列的な実行
状態を原理的に示す一例説明図である。

【図９】図９は演算命令と非演算命令とを並列的に実行
させるための命令制御ブロックの一実施例ブロック図で
ある。

【図１０】図１０は図９に示される命令制御ブロックに
よる制御動作の一例タイミング図である。

【図１１】図１１は演算命令と非演算命令とを並列的に
実行させるための命令制御ブロックの更に別の実施例ブ
ロック図である。

【図１２】図１２はエコーキャンセルなどに利用される
適応フィルタ処理アルゴリズムの一例説明図である。

【図１３】図１３は適応フィルタを構成するための演算
ブロックの一実施例を示す図である。

【図１４】図１４はフラグ処理ブロックの一実施例を示
す図である。

【図１５】図１５はタイミングジェネレータの一実施例
を示す図である。

【符号の説明】

１ 半導体基板 ２ アナログ回路 ３ ディジタル回路 ４ スイッチ ５ キャパシタ ａ アナログ回路の動作基準クロック信号 ｂ ディジタル回路の動作クロック信号 １１ アナログ・フロントエンド・ユニット １２ ディジタル・シグナル・プロセッサ １３ イベント・インフォメーション・レジスタ・ファ
イル １６ タイミングジェネレータ １７ アナログ・フェーズ・ロックド・ループ回路 ２０ 局部Ｄ／Ａ変換器 ２１ アナログ積分回路 ＣＩ，ＣＳ，Ｃ，２Ｃ，４Ｃ，８Ｃ キャパシタ Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５ スイッチ Ｓ６１，Ｓ６２，Ｓ７１，Ｓ７２ スイッチ Ｓ８１，Ｓ８２，Ｓ９１，Ｓ９２ スイッチ φ１，φ２ アナログ・フロントエンド・ユニットの動
作クロック信号 φ１１，φ１２，φ１３，φ１４ ディジタル・シグナ
ル・プロセッサの動作基準クロック信号 ３０ エコーキャンセラ ４０ 命令制御ブロック ４１ マイクロＲＯＭ ＰＣ プログラムカウンタ ＩＲ１，ＩＲ２ インストラクションレジスタ ＩＤＥＣ１，ＩＤＥＣ２ インストラクションデコーダ ＲＣ リピートカウンタ ＳＥＬ セレクタ ４２ 演算ブロック ４３ フラグ処理ブロック ５０ 非演算命令の制御系 ５１ メインメモリ ＩＲ３ インストラクションレジスタ ＩＤＥＣ３ インストラクションデコーダ ＰＣ３ プログラムカウンタ ６０ 演算命令の制御系 ６１ サブメモリ ＩＲ４ インストラクションレジスタ ＩＤＥＣ４ インストラクションデコーダ ＰＣ４ プログラムカウンタ

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【手続補正書】

【提出日】平成４年６月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】段落番号００３３

【補正方法】変更

【補正内容】

【００３３】図７には上記エコーキャンセルＬＳＩ１０
をエコーキャンセラなどとして機能させる場合の一例機
能ブロック図が示される。同図において３０はエコーキ
ャンセラ、３１は信号の符号間干渉を除去するためのデ
ィシジョン・フィードバック・イコライザであり、双方
ともに適応フィルタによって実現される。３２は入力信
号を例えば４値レベルにスライスするためのスライサで
あり、１ビットの符号ビットと２ビットの情報ビットに
よって構成されるディシジョンデータＤＤを出力する。
３３は誤差信号ＥＳを形成するエラーシグナル・ディテ
クタ、３４は４値レベルの各レベル間電圧（スライス電
圧）Ｖｒｅｆを生成するためのオート・スレッショルド
・コントローラである。ディジタル・シグナル・プロセ
ッサ１２はそれら機能をその動作手順に従って実現する
ことになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】段落番号００３６

【補正方法】変更

【補正内容】

【００３６】前記エコーキャンセルＬＳＩ１０は、特に
制限されないが、８０ＫＨｚの周波数で規定されるサイ
クルを１サンプルデータ分の処理期間（ユニットインタ
ーバル）として、各インターバルにおいて遷移状態の検
出と状態設定などの条件分岐やフラグ処理などの非演算
処理を行うと共に、ディジタル信号処理を行う。そのデ
ィジタル信号処理の内容は、図７に基づいて説明したエ
コーキャンセラ、ディシジョン・フィードバック・イコ
ライザ、スライサなどの処理とされ、どのような状況に
おいてどのような処理を行うかの制御は前記遷移状態の
検出と状態設定などの条件分岐やフラグ処理などによっ
て決定されるような状態遷移制御で実現されている。デ
ィジタル信号処理は当然演算命令を繰り返し実行するこ
とによって行われるが、状態遷移制御は非演算処理にて
行われる。この実施例においては、ディジタル信号処理
に並行して状態遷移制御のための非演算命令を実行す
る。例えば、図８に示されるように、１ユニットインタ
ーバルにおいて、エコーキャンセラ３０に応ずるエコー
キャンセル（ＥＣ）、ディシジョン・フィードバック・
イコライザ３１に応ずるディシジョン・フィードバック
・イコライズ（ＤＦＥ）、スライサ３２に応ずるスライ
ス（ＳＬＣ）などの演算処理と、データメモリや演算器
を利用しない条件分岐やフラグ処理などの状態遷移制御
（ＳＴＣ）のための非演算処理とを時系列に行わず、非
演算処理を例えばエコーキャンセル（ＥＣ）に並行して
行う。これにより、ディジタル・シグナル・プロセッサ
１２において１ユニットインターバルで処理すべき処理
量に要する動作サイクル数はｍ＋ｎからｍに低減され
る。１ユニットインターバルの長さはアナログ・フロン
トエンド・ユニット１１の動作速度即ちそれが処理する
対象系の動作速度やビット精度などとの関係によって決
定されており、その期間においてディジタル・シグナル
・プロセッサ１２が動作すべき動作サイクル数が低減さ
れることにより、その低減された動作サイクル時間を、
アナログ・フロントエンド・ユニット１１の動作時にデ
ィジタル・シグナル・プロセッサ１２の動作を停止させ
る為の時間に割り当てることができる。この実施例に従
えば、ディジタル・シグナル・プロセッサ１２の動作基
準クロック信号の周波数を下げ、これによって引き延ば
されたサイクル時間の一部を図６に示されるようなディ
ジタル・シグナル・プロセッサ１２の動作停止時間とし
て割り当てる。ディジタル・シグナル・プロセッサ１２
の動作基準クロック信号の周波数を下げることは、ディ
ジタル・シグナル・プロセッサ１２全体における低消費
電力化並びにディジタルノイズの低減にも寄与する。更
にこのことにより、エコーキャンセルＬＳＩが交換局か
ら給電され或いはバッテリー給電により消費可能な電力
配分に制限があるような場合にも容易に対応可能にな
る。尚、図８においては、エコーキャンセル（ＥＣ）の
処理に並行して全ての状態遷移制御（ＳＴＣ）を行うよ
うに図示されているが、エコーキャンセル（ＥＣ）、デ
ィシジョン・フィードバック・イコライズ（ＤＦＥ）、
スライス（ＳＬＣ）などの夫々の演算処理に並行させて
状態遷移制御（ＳＴＣ）を分散させて、次の演算処理の
ための状態遷移制御を一つ前の演算処理に並列化させる
ことも可能である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】段落番号００３７

【補正方法】変更

【補正内容】

【００３７】図９にはそのような並列処理を行うため
の、ディジタル・シグナル・プロセッサ１２の命令制御
ブロックの一実施例が示される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】段落番号００５０

【補正方法】変更

【補正内容】

【００５０】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部データバ
ス７１を介してレジスタＲＢにも供給されるが、このと
き、前記専用データバス７０が共通内部データバス７１
に直結されることによって専用データバス７０上でのタ
ップ係数の伝達が遅延する虞のある場合には、共通内部
データバス７１と専用データバス７０との間にバッファ
としても機能するようなバスドライバＢＤＲＶ２を配置
しておくとよい。バスドライバＢＤＲＶ１，ＢＤＲＶ２
のそれぞれは、共通内部データバス７１を構成する信号
線の数（ｍ個）設けられているが、図面の簡略化のため
１個ずつしか示していない。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】段落番号００５８

【補正方法】変更

【補正内容】

【００５８】図１０には前記命令記述に従った演算命令
と非演算命令とによる並列処理のタイミング図が示され
る。通常の命令実行シーケンスにおいて、制御信号ＳＣ
はインストラクションレジスタＩＲ１の出力を選択し、
制御信号ＩＲ２ＥはインストラクションレジスタＩＲ２
への命令取り込みを禁止している。また、ネゲートされ
た制御信号ＰＣＷによってプログラムカウンタＰＣ及び
インストラクションレジスタＩＲ１の動作が許容され、
且つ、ネゲートされた制御信号ＩＤ２Ｅによりインスト
ラクションデコーダＩＤＥＣ２は非活性化されている。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉野 貴美広 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 １個の半導体基板にアナログ回路とディ
   ジタル回路とを混載し、 前記アナログ回路の所定動作時にディジタル回路の動作
   を停止させるためのタイミングを発生する手段を含んで
   成る半導体集積回路。
2. 【請求項２】 前記アナログ回路は、処理すべき情報を
   スイッチの動作タイミングに従ってキャパシタにサンプ
   リングする回路を有し、前記アナログ回路の所定動作は
   そのサンプリング動作とされる請求項１記載の半導体集
   積回路。
3. 【請求項３】 前記タイミングを発生する手段は、前記
   サンプリング動作のためにスイッチを制御するクロック
   信号の変化タイミングを含む所定の期間に、ディジタル
   回路の動作基準クロック信号の変化を停止させるように
   当該動作基準クロック信号を形成するためのクロック信
   号発生手段である請求項２記載の半導体集積回路。
4. 【請求項４】 前記ディジタル回路はディジタル・シグ
   ナル・プロセッサであって、演算命令の実行に並行して
   非演算命令を実行させる命令制御手段を含んで成る請求
   項１乃至３の何れか１項記載の半導体集積回路。
5. 【請求項５】 前記命令制御手段は、演算命令と非演
   算命令とを含む制御記憶を有すると共に、 特定の演算命令を繰り返し実行すべき状態の発生に応じ
   て、前記制御記憶から読出される特定の演算命令を保持
   する手段と、これに保持された命令を繰り返し的に解読
   して実行させるための第１インストラクションデコーダ
   と、 前記特定の演算命令の繰り返し的な実行に並行して、前
   記制御記憶から読出される非演算命令を解読して実行さ
   せるための第２インストラクションデコーダと、 を含んで成る請求項４記載の半導体集積回路。
6. 【請求項６】 前記制御記憶は特定の演算命令を繰り返
   し実行すべき状態を発生させるためのリピート命令を有
   し、前記第１インストラクションデコーダはそのリピー
   ト命令を解読することにより、当該命令以降に記述され
   ている演算命令を繰り返し的に実行すべき内部状態を発
   生させる論理を更に有するものである請求項５記載のデ
   ータ処理プロセッサ。
7. 【請求項７】 前記命令制御手段は、 演算命令の制御系と非演算命令の制御系の夫々に配置さ
   れた相互にメモリ空間の分離された制御記憶と、 夫々の制御記憶に固有のプログラムカウンタと、 前記非演算命令の制御系又は非演算命令の制御系の何れ
   か一方における命令実行状態に応じて、他方の制御系の
   プログラムカウンタの動作に同期を与えて、双方の制御
   系における命令実行動作を所望のタイミングで並列動作
   させる制御手段と、 を含んで成る請求項４記載の半導体集積回路。
8. 【請求項８】 前記演算命令は、エコーキャンセラを実
   現するための適応フィルタ処理において繰り返し実行さ
   れるべき単数若しくは複数個の命令とされる請求項５乃
   至７の何れか１項記載の半導体集積回路。
9. 【請求項９】 演算命令と非演算命令とを含む制御記憶
   を保有し、同制御記憶から読出した命令を実行するデー
   タ処理プロセッサであって、 特定の演算命令を繰り返し実行すべき状態の発生に応じ
   て、前記制御記憶から読出される特定の演算命令を保持
   する手段と、これに保持された命令を繰り返し的に解読
   して実行させるための第１インストラクションデコーダ
   と、 前記特定の演算命令の繰り返し的な実行に並行して、前
   記制御記憶から読出される非演算命令を解読して実行さ
   せるための第２インストラクションデコーダと、 を含んで成るデータ処理プロセッサ。
10. 【請求項１０】 演算命令の制御系と非演算命令の制御
    系の夫々に配置された相互にメモリ空間の分離された制
    御記憶と、 夫々の制御記憶に固有のプログラムカウンタと、 前記非演算命令の制御系における特定の命令実行状態に
    応じて、前記演算命令の制御系におけるプログラムカウ
    ンタを制御して演算命令の制御系を非演算命令の制御系
    に並列動作させる制御手段と、 を含んで成るデータ処理プロセッサ。