JPH0514360B2 - - Google Patents

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【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 F1 NMOSラツチの実施例（第１図、第７図） F2 NMOSラツチの動作のタイミング図（第５
図、第６図） F3 CMOSラツチの実施例（第８図乃至第１３
図） Ｇ 発明の効果 Ａ 産業上の利用分野 本発明は一般にトランジスタ回路に関し、さら
に具体的にはトランジスタ回路より成るメモリ装
置に記憶した２進状態を保護する保護回路に関す
る。

Ｂ 開示の概要 本発明により、ソフト誤り保護回路を有する、
ラツチの様なメモリ回路のための高速書込み回路
が与えられる。保護されたラツチは第１の入／出
力ノード及び第２の入／出力ノードを有し、これ
等は夫々充電源に接続されている。ラツチは第１
の２進状態入力装置に接続されている。この入力
装置は書込みイネーブル入力でイネーブルされ
る。第１のノードは書込みイネーブル入力がオン
である書込み期間中に選択的に帯電され、第１の
２進論理状態が記憶される。ソフト誤り保護回路
は絶縁ゲート電界効果コンデンサを含み、該電界
効果コンデンサは第２のノードに接続された拡散
電極、第２のノードに追加のキヤパシタンスを選
択的にロードするゲート電極を有する。ロードは
ゲートが拡散電極に対してバイアスされた時に行
われる。ソフト誤り保護回路はさらに第２のノー
ドに接続された入力及び第２のノードにキヤパシ
タンスをロードするため、ゲート電極にキヤパシ
タンス増強バイアスを追加する出力を有する反転
回路を含む。本発明において開示される高速書込
み回路は絶縁ゲート電界効果トランジスタ・デイ
スエーブル装置を含み、そのソースは大地電位
に、そのドレインは上記コンデンサのゲート電極
に、及びそのゲートは書込みイネーブル入力に接
続されていて、書込みイネーブル入力に応答して
コンデンサのゲート電極上のバイアスを除去する
のに使用される。これによつて書込み期間中の第
２のノード上のキヤパシタンスのロードが最小に
される。この様にしてソフト誤り保護回路を有す
るラツチは従来可能であつたよりも高速に書込み
が出来る様になる。

Ｃ 従来技術 超大規模集積（VLSI）回路中の装置の数が10⁵
個を超えると、その素子の基本論理回路を形成す
る個々のトランジスタ装置は数平方ミクロンの程
度のチツプ面積を占める様になる。通常のスイツ
チング動作を行つている間にこの寸法の電界効果
トランジスタ（FET）装置間で転送される電荷
の量は0.1ピコクーロン（１ピコクーロンは10^-12
クーロン）の程度となり、静電的攪乱を極めて受
易くなつた。

この様な攪乱のどこにでもある一つの源は透過
力の高い放射線で、地球外の空間のすべての方向
から地球に到達する宇宙線である。地球の大気に
入る１次宇宙線は殆んど全て正に帯電した原子核
であり、これは上空の空気の核と衝突して２次宇
宙線と呼ばれる正及び負に帯電した核片を形成す
る。これ等の宇宙線は地表のすべての物質を透過
し、物体を通過するときその物体を構成している
電子及び原子核と衝突し、その経路に沿つて静電
荷を残している。この様な経路に沿う線形電荷は
１ミクロン当り約0.3ピコクーロンで、この値は
VLSIチツプ上の１個の電界効果トランジスタの
スイツチング動作に関与する電荷の量と同程度で
ある。

この事はこの様な装置より成るラツチ回路にと
つては大きな問題である。それはラツチが何100
万回のマシン・サイクルで情報の２進ビツトを感
知し、信頼性をもつて記憶しなければならないか
らである。この問題をより良く理解するために、
代表的な集積回路の電界効果トランジスタ・ラツ
チ及び宇宙線の様な静電的な攪乱に応答する機構
について説明する。

説明を始めるに当り、いくつかの用語を定義
し、適切な略語を与える必要がある。ここではＮ
チヤンネル電界効果トランジスタ回路を例として
使用する。略語NFETはＮチヤンネル電界効果
トランジスタ装置を示す。この様な装置はＰ導電
型ケイ素板の表面のＮ導電型のソース拡散及びＮ
導電型のドレイン拡散によつて一般に形成されて
いる。ソース及びドレイン領域を分離する基板の
チヤンネルはゲート絶縁層及びゲート電極によつ
て覆われる。エンハンスメント・モードNFET
は通常そのソース及びドレイン間が非導通状態に
あり、ソースに関してゲート電極に正の電位を印
加する事によつて導通状態にスイツチ出来る。デ
プレツシヨン・モードNFETは通常そのソース
及びドレイン間が導通していて、ソースの電位に
関してゲート電極に負の電位を印加する事によつ
て非導通状態にスイツチ出来る。

代表的なNFET集積回路ラツチ６が第１図の
一部に示されている。ラツチ６は情報の一つの２
進ビツトを記憶し、テスト動作中にはテスト・ビ
ツトを記憶し、もしくは通常の論理機能動作中に
データ・ビツトを記憶するレベル感知走査設計
（LSSD）のラツチである。ラツチ６は一対の交
差結合反転回路より成る。第１の反転回路は
NFETエンハンストメント・モード能動装置５
０及びNFETデプレツシヨン・モード負荷装置
５２より成り、これ等は10で示された、略５ボル
トのドレイン電位Vdd及び大地電位間に直列に接
続されている。Vddのドレイン電位が２進論理値
“１”を、大地電位が２進論理値“０”を表わす
ものと約束する。

Vdd電位の２進“１”信号はノード８によつて
装置５０のゲートに印加される。装置５０のゲー
トはそのソースに関して正にバイアスされ、負荷
装置５２によつて供給される電流を流し、反転装
置の出力ノード８′の電位を２進“０”を示す大
地電位に降下させる。又、大地電位の２進“０”
信号がノード８によつて装置５０のゲートに印加
される時には、装置５０のゲートはそのソースに
関して正にバイアスされず、従つて装置５０は負
荷装置５２によつて供給される電流を流す事は出
来ない。負荷装置５２がもはや電流を流さないの
で、そのソース及びドレイン間に電位差が存在せ
ず、従つて反転装置の出力ノード８′は２進
“１”、Vdd電位に上昇する。装置５２のゲート電
極はそのソースに接続されているので、ゲートは
ソースに関して負にバイアスされる事はなく、従
つてノード８′の電位がドレイン電位Vdd以下に
なる時は、負荷装置５２は常に電流を流す事が出
来る。

第１図から明らかな様に、ラツチ６は２つの反
転装置より成る。第１の反転装置は装置５０及び
５２並びに第２の反転装置は装置７０及び７２よ
り成る。第２の反転装置は第１の反転装置と同じ
であり、装置５０及び７０は共にNFETエンハ
ンスメント・モード装置であり、装置５２及び７
２は共にNFETデプレツシヨン・モード装置で
ある。第１の反転装置の出力ノード８′を第２の
反転装置の能動装置７０のゲートに交差結合し、
第２の反転装置の出力ノード８を第１の反転装置
の能動装置５０のゲートに交差結合する事によつ
て、各反転装置の現在の導通状態の正のフイード
バツクによる強化が行われる。この様にして情報
の２進ビツトがラツチに記憶される。第１のノー
ド８′が第２のノード８よりも高い電位にある時
は、ラツチ６は２進“１”値を記憶し、第１のノ
ード８′が第２のノード８よりも低い電位にある
時は、ラツチ６は２進“０”値を記憶しているも
のとする。ラツチ６に記憶されている２進ビツト
の状態は第２のノード８に関する第１のノード
８′の相対電位を感知する事によつて読取られる。

新しいデータ・ビツトをラツチ６に書込むため
に、直列に接続されたNFETエンハンスメン
ト・モード装置及び１６より成る第１のデータ入
力回路が第１のノード８′に接続されていて、直
列に接続されたNFETエンハンスメント・モー
ド装置１２′及び１６より成る第２のデータ入力
回路が第２のノード８に接続されている。装置１
６のゲートは書込みイネーブル（WE）入力１４
に接続されている。WE入力１４がオンの時に、
ラツチ６の状態が変化する書込み間隔を画定す
る。LSSD技術では、書込みイネーブル信号はＣ
クロツクと呼ばれている。装置１２のゲートの
DATA入力１５がオンであつて、装置１６のゲ
ートへのWE入力１４がオンの時は、第１のノー
ド８′が大地電位に接続され、ラツチ６はその２
進記憶状態を“０”状態に変化する。装置１２′
のゲートへのDATA入力１５′がオンで装置１６
のゲートへのWE入力１４がオンならば、第２の
ノード８は大地電位に接続され、ラツチ６は
“１”状態に変化する。ラツチ６は又回路のテス
トを行いたい時にLSSD走査テスト・ビツトを受
取るテスト入力を持つ場合がある。

宇宙線の様な静電的な攪乱がラツチ２の２進記
憶状態に与える効果は第２図に示された如きラツ
チ６の第１の反転装置の構造の断面図を調べる事
によつてより良く理解されよう。NFETエンハ
ンスメント・モードの能動装置５０及びNFET
デプレツシヨン・モード負荷装置５２はＰ型ケイ
素基板５４に形成されたものとして第２図に示さ
れている。負荷装置５２はＰ型基板５４中に形成
されたＮ型ドレイン５６及びＮ型ソース５８を有
し、ソース５８及びドレイン５６を分離するチヤ
ンネル領域上にはゲート絶縁体及びゲート電極６
０がある。負荷装置５２はそのチヤンネル領域に
Ｎ型添加剤をイオン・インプランテーシヨンする
事によつてデプレツシヨン・モードにされる。ド
レイン５６は正のドレイン電位Vddに接続されて
いる。ソース５８及びゲート６０はラツチ・ノー
ド８′に共通に接続されている。基板５４は大地
電位に接続されていて、共にＮ型のソース５８及
びドレイン５６はＰ型の基板５４と逆バイアス接
合を形成している。

能動装置５０はＰ型基板５４に形成されたＮ型
ドレイン６２及びＮ型６４を有し、ゲート絶縁体
及びゲート電極６６がソース６４及びドレイン６
２を分離するチヤンネル領域上に形成されてい
る。ドレイン６２はラツチ・ノード８′に接続さ
れ、ソース６４は大地電位に接続されている。ラ
ツチ６が２進“１”状態にある時は、第１の反転
装置の出力ノード８′は正のVdd電位にあり、能
動装置５０のゲート電極６６は大地電位にあり、
能動装置５０を非導通状態に保持している。基板
５４の大地電位に関してＮ型ドレイン拡散部６２
の正の電位はドレイン６２及び基板５４間に逆バ
イアスPN接合６３を形成している。

逆バイアスPN接合６３はＮ型側の電子の層及
びＰ型側の正電荷の層によつて限られた荷電キヤ
リアのない領域を形成している。これによつて接
合の空乏領域には電界が形成され、この電界はそ
の中で発生した任意の自由電荷を一掃し、小さな
電流を発生する。もし宇宙線６８の静電的に帯電
した軌跡が逆バイアス接合６３の近傍内を通過す
るならば、接合６３の空乏領域に発生した電荷は
一挿され、0.1乃至0.2ナノ秒の間に30ｍＡにも達
する電流スパイクを生ずる。ノード８′に記憶さ
れている電荷はPN接合６３を通して基板５４に
流れ、ノード８′を放電してその電位を基板５４
の電位以下に降下させ、PN接合に順バイアスの
電位差を形成する。

この時点で、ラツチ６の第１のノード８′及び
第２のノード８は略大地電位にある。デプレツシ
ヨン・モードの負荷装置５２及びデプレツシヨ
ン・モード負荷装置７２は共に、ノード８′及び
８がドレイン電位Vddよりも低電位にある時に
は、ノード８′及び８に電流を供給出来るので、
各々のノード８′及び８の電位を上昇させる。ノ
ード８及び８′間の抵抗性及び容量性のバランス
状態がやぶれるので、静電的攪乱の後のラツチ６
の回復状態はランダムに生じ、もし攪乱前の原状
態と異なる場合は、ソフト誤りが発生する。この
型のソフト誤りは単一事象障害（SEU）とも呼
ばれる。

本出願人によつて出願された別の特許出願（発
明者：ジヨン・スタンレー・バイアラス・ジユニ
ア他、発明の名称：ソフト誤り保護回路、優先権
主張：1984年12月17日、米国、第682120号）は第
２のノードに追加のキヤパシタンスを与える事に
よつてこの問題を解決している。このキヤパシタ
ンスは充電源から第２のノードへ供給される電荷
の一部をシンクし、これにより第２のノードが第
１のノード程速く再充電されず、第１のノードが
前の帯電状態を回復するようにしている。この保
護回路の構造及び動作を第１図（第１図は本発明
による回路を示している）を借りて説明する。

第１図のソフトの誤り保護回路は第２のノード
８に接続された拡散電極２０、拡散電極２０に関
してバイアスされた時に第２のノード８に第１の
追加のキヤパシタンスを選択的にロードするため
のゲート電極２２を有する第１の絶縁ゲート電界
効果コンデンサ１８（以下MOSコンデンサ１８
と略す）を含む。

第３及び第４図はMOSコンデンサと呼ばれる
絶縁ゲート電界効果コンデンサ１８の断面図を示
している。MOSコンデンサ１８はＰ型基板５４
の表面に形成され、ラツチ６のノード８に接続さ
れたＮ型拡散電極２０を含む。拡散電極２０の端
に隣接する基板５４の領域はチヤンネル領域７５
と呼ばれる。チヤンネル領域７５の上には絶縁層
が位置付けられ、絶縁層の上にはゲート電極２２
が存在する。第３図に示されている様に、ゲート
電極２２が拡散電極２０に対して正にバイアスさ
れていない場合は、MOSコンデンサのゲート−
チヤンネル間のキヤパシタンスは極めて小さい。
しかしながら第４図に示された如くゲート電極２
２が拡散電極に対して正にバイアスされている時
にはゲート電極２２の下のチヤンネル領域７５に
負の電荷のシート８０が形成される。この負の電
荷のシート８０は正にバイアスされているゲート
電極の正の電荷に対して電荷の鏡像をなしてい
る。負の電荷のシート８０は拡散電極２０から延
びていて拡散電極２０と同一の電位を有する電荷
の反転層である。電荷のシート８０は平行板コン
デンサの一つの極板をなす。他の極板はゲート電
極２２である。従つて、MOSコンデンサのゲー
ト電極が拡散電極２０に関して正にバイアスされ
ると、かなり大きなゲート・チヤンネル・キヤパ
シタンスが形成される。

MOSコンデンサ１８は第１図に示された如く
通常のNFETエンハンスメント・モード装置か
ら形成出来る。MOSコンデンサを形成するため
にはNFET装置のソース及びドレイン拡散電極
の両方を使用する必要はない。

保護回路は又第２のノード８に接続された入力
２６及び出力（ノードＣ）を有する第１の反転装
置２４を含んでいる。反転装置２４はNFETデ
プレツシヨン・モード負荷装置９０及びNFET
エンハンスメント・モード能動装置９２を有す
る。

充電源１０は第１の書込み期間に続く第１の読
取り期間中に第１のノード８′を少なく共部分的
に放電させたソフト誤り事象の後に、第１のノー
ド８′及び第２のノード８の両方に電荷を供給す
る。

第２のノード８に与えられた第１の追加のキヤ
パシタンスは充電源１０から第２のノード８に供
給される電荷の一部をシンクし、ソフト誤り事象
後に第２のノード８が第１のノード８′程速く再
充電されるのを防止する。これによつて第１のノ
ード８′はその前の充電状態を回復する。

上記特許出願のソフト誤り保護回路はラツチ６
を静電攪乱の効果から防止する様に良く動作する
が、その書込み動作は或る応用の場合には十分速
くない。すなわち、上記特許出願の保護回路は、
第１図とは異なり、反転装置２４の出力（ノード
Ｃ）と第１のコンデンサ１８のゲート電極２２と
の間にソース−ドレイン路を接続しそのゲート電
極に書込みイネーブル入力１４を受取るようにさ
れた転送電界効果トランジスタを有し、書込み時
に第１のコンデンサ１８のゲート電極２２にキヤ
パシタンス増強バイアスを与えるように構成され
ている。更に上記特許出願の保護回路は、その転
送電界効果トランジスタがオフにされる読取り期
間にMOSコンデンサ１８のゲート２２に印加さ
れる浮動電圧を保持するように働く安定用MOS
キヤパシタを、MOSキヤパシタ１８のゲート２
２とアースとの間に接続している。しかしながら
書込みイネーブル信号がオンにされる書込み期間
にラツチのノード８にMOSキヤパシタ１８のキ
ヤパシタが加わると、ラツチの書込み動作速度が
遅くなり、また安定用キヤパシタによる浮動電位
はそれ自体宇宙線によつて放電されやすいという
問題点がある。

Ｄ 発明が解決しようとする問題点 本発明の目的はメモリ回路をソフト誤りから保
護する改良された装置を与える事にある。

他の目的は、集積回路ラツチに対する宇宙線、
アルフア線及び他の電離放射線の効果を最小にす
る改良された装置を与えることである。

他の目的はソフト誤り保護回路を有するラツチ
の書込み動作を速くする装置を与えることであ
る。

Ｅ 問題点を解決するための手段 本発明に従いソフト誤り保護回路を有する、ラ
ツチの様なメモリ回路のための高速書込み回路が
与えられる。保護されたラツチは第１の入／出力
ノード及び第２の入／出力ノードを有し、これ等
は夫々充電源に接続されている。ラツチは第１の
２進状態入力装置に接続され、この入力装置は書
込みイネーブル入力によつてイネーブルされる。
第１のノードは書込みイネーブル入力がオンの時
に選択的に充電され、ラツチのための記憶された
第１の２進論理状態が表わされる。ソフト誤り保
護回路は絶縁ゲート電界コンデンサを含み、その
拡散電極は第２のノードに接続され、このコンデ
ンサはゲート電極が拡散電極に関してバイアスさ
れた時に第２のノードに追加のキヤパシタンスを
選択的にロードする。ソフト誤り保護回路はさら
に第２のノードに接続された入力及びコンデンサ
のゲート電極にキヤパシタンスを増強させるバイ
アスを印加して、第２のノードに容量をロードす
る出力を有する。本発明の書込み回路は絶縁ゲー
ト電界効果トランジスタのデイスエーベル装置を
有し、そのソースは大地電位に接続され、そのド
レインはコンデンサのゲートに接続され、そのゲ
ートは書込みイネーブル入力に接続されていて、
書込みイネーブル入力に応答してコンデンサのゲ
ート上のバイアスを除去し、これによつて書込み
期間中に第２のノードの容量性の負荷を最小にす
る。この様にして、ソフト誤りが保護回路を有す
るラツチは従来可能だつたよりも高速に書込み事
が出来る。

本発明の第１の実施例は高速書込み回路に
NFET回路を使用するものとして説明される。
この第１の実施例は略７ピコクーロン迄の単一事
象障害に強い、スイツチ可能な容量増強NMOS
データ・ラツチ回路である。第１の実施例は回路
中に大きなFET装置を使用しないので相対的に
ほとんど電力を消費しない高速高性能回路であ
る。第１の実施例の回路は製法上の複雑さがな
く、従来の回路よりもはるかに温度に敏感でな
い。NOMS実施例はメモリ配列体のメモリ・セ
ルを含む任意のデータ・ラツチ回路設計に拡張可
能である。本発明の第２の実施例はラツチの高電
位側及び低電位側の両方に生ずる単一事象障害に
強いCMOS実施例である。

Ｆ 実施例 F1 本発明の高速書込み回路のNMOS実施例を
第１、第５、第６及び第７図を参照して説明す
る。第１図で基本的NMOSラツチ回路６は
NMOSデプレツシヨン・モード負荷装置５２
及び７２並びにNMOSエンハンスメント・モ
ード能動装置５０及び７０を有する双安定性フ
リツプ・フロツプ・メモリ素子より成る。２進
データの真値DATAはNMOS装置１２′のゲー
ト１５′に与えられ、補数はNMOS装置
１２のゲート１５に印加される。NMOS装置
１２及び１２′はゲート１４のＣクロツクによ
つてゲートされるＣクロツク（書込みイネーブ
ル）NMOSトランジスタ１６に接続している。
DATA入力、入力並びにＣクロツク信
号がラツチに書込むのに使用される。ラツチ回
路６はDATA及び入力信号によつて書
込まれるが、それはＣクロツクが付勢された時
即ち高電位になる時にのみである。この様にし
てDATA信号は回路によつてラツチされる。
データ・ラツチ回路が単一事象障害による論理
誤りをかなり受けやすいのはＣクロツクが脱勢
され、即ちゲート１４が低電位にあつて、デー
タ・ラツチ回路がデータ情報を記憶している時
である。

第１図のラツチ回路図には反転装置部２４及
び２４′が追加されている。デプレツシヨン・
モード装置９０及び９０′は等しい負荷装置で
あり、能動装置９２及び９２′はゲート２６及
び２６′が夫々ラツチ６のノード８及び８′に接
続している等しい設計のエンハンスメント・モ
ード装置である。

NMOSコンデンサ１８及び１８′は等しい設
計のエンハンスメント・モード装置であり、
夫々の拡散電極２０及び２０′はラツチ６のノ
ード８及び８′に接続されている。MOSコンデ
ンサ１８及び１８′の主な機能は夫々のラツ
チ・ノード８及び８′にスイツチ可能な容量性
負荷を与える事にある。エンハンスメント・モ
ード装置９２及び９２′は小型乃至中型のFET
装置であつて、追加の大きなゲート・キヤパシ
タンスを夫々ラツチ・ノード８及び８′に与え
ないものである。本発明に従う高速書込み回路
では、NMOSエンハンスメント・モード装置
９４のソース−ドレイン路はNMOSコンデン
サ１８のゲート２２及び大地電位間に接続さ
れ、そのゲート１４はＣクロツクに接続されて
いる。本発明に従い、装置９４及び９４′は書
込み動作中にＣクロツク１４がオンに転じた時
MOSコンデンサ１８及び１８′によつて表わさ
れた容量性負荷をスイツチ・オフする事によつ
て回路の速度応答を改善する。

本発明に従い、負荷装置９０及び能動装置９
２より成る反転装置２４はゲート１４が低電位
にある時、ノード８の論理値を反転して、
MOSコンデンサ１８のゲート２２に反転論理
値を与える静的反転装置である事に注意された
い。ノード８が低電位にある時静的反転装置は
MOSコンデンサ１８のゲート２２に一定の高
電位を与え、コンデンサ１８のゲート−チヤン
ネル・キヤパシタンスをオンに転じ、ノード８
に容量を与える。反転装置２４によつてMOS
コンデンサ１８のゲート２２に印加されるキヤ
パシタンスを増強させるバイアスは一定で、ノ
ード８が相対的に低電位にある限りゲート２２
に連続的に印加される事に注意されたい。これ
は重要な特徴である。それはゲート２２の浮遊
電位状態には信頼性がおけないからである。従
つて、ゲート２２にキヤパシタンスを増強させ
るバイアスが一定に印加されるので、反転装置
２４の近くの単一事象障害の影響に対する回路
の免疫性が増大される。同じ動作はラツチ６の
ノード８′に接続され反転装置２４′でも生ず
る。

さらに、DATAをラツチ６書込みたい場合
には、Ｃクロツクがオンに転じられて、高電位
になり、NMOS装置９４がオンに転じ、MOS
コンデンサ１８のゲート２２が大地電位に接続
される。これによつてMOSコンデンサ１８の
ゲート−チヤンネル・キヤパシタンスをスイツ
チ・オフし、ラツチ６に書込みが行われる時に
ノード８の容量性負荷を除去する。NMOS装
置９４′にも同じ動作が生じ、装置９４′は
MOSコンデンサ１８′のゲート−チヤンネル・
キヤパシタンスをスイツチ・オフし、書込みが
行われている時にノード８′の容量性負荷を除
去する。この様にしてラツチ６のノード８及び
８′の容量性負荷は書込み動作中に最小になり、
ラツチの書込み動作をスピード・アツプする。

もし直接的単一事象障害がラツチの高電位側
に生ずると、ラツチに記憶された２進状態は第
１図の回路によつて回路される。NMOSラツ
チは唯一つの敏感なノード、即ちラツチの高電
位側のノードを有する。例えばノード８′が相
対的に高電位にあり、約束によりラツチ６が２
進“１”値を記憶しているものとする。例えば
宇宙線がノード８′に入射すると、余分の少数
キヤリア即ち電子が発生され、ノード８′に集
められて、ノード８′に鋭いサブ・ナノ秒の負
の電圧過渡状態が生ずる。一般に、平衡型の普
通のデータ・ラツチの場合、過渡電圧が十分大
きくてノード８及び８′の電位が交代する様な
場合、誤りが発生する。それは、ノード８及び
８′のための充電率が等しくて、一方のノード
の電位が高いと、そのノードがより急速に高電
位に戻るからである。従つて、本発明の形式の
データ・ラツチの場合、MOSコンデンサ１８，
１８′によるスイツチ可能な容量性負荷を用い
る原理は高電位側のノード８′に関して低電位
側のノード８の充電率を遅くして、任意の単一
事象混乱の後に元の正しいデータ状態を回復す
る事にある。仮に、最初逆の状態が存在した場
合、即ちノード８が高電位ノードで及びノード
８′が低電位ノードにある時は、MOSコンデン
サ１８′がノード８′に余分の容量性負荷を与
え、これによつてラツチ６の状態を回復する。

F2 次に第５図のタイミング図を参照しつつ、
高速書込み回路の動作を説明する。最初ノード
８′が低電位もしくは大地電位にあり、ノード
８がVddもしくは高電位にある“０”状態を仮
定する。Ｃクロツクが大地電位から正の電位に
進む時には、ノード２２′は大地電位に降下し、
これによつてMOSコンデンサ１８′によつて低
電位のノード８′に提示される容量性負荷が除
去される。装置１２′のゲート１５′に存在する
DATAは、ノード８及び８′上の容量性負荷が
相対的小さいために迅速にラツチ６に書込まれ
るものである。装置１２′のゲート１５′に正に
向う信号を印加する効果は時刻T1及びT2間の
ノード８の正から大地への電位の変化及びノー
ド８の大地から正への電位の変化に見られる。
時刻T2でノード８が大地電極に降下し、Ｃク
ロツクが降下して大地電位に降下する時は、
MOSコンデンサ１８のゲート２２は正の電位
に上昇する。これによつて低電位のノード８に
対するMOSコンデンサ１８のゲート−チヤン
ネル容量正負荷が増大する。この様にして、Ｃ
クロツクが低電位にある期間、ラツチ回路６の
ための単一事象障害への免疫性が与えられる。

次に第６図を参照するに、ラツチ６に対する
単一事象障害のための応答曲線が示されてい
る。単一事象の混乱の応答には注意すべき３つ
の充電時定数が存在する。第６図には、ノード
８，８′，２２及び２２′の電位が示されてい
る。ノード８及び８′のための波形に関連する
時定数Trecはラツチの宇宙線入射ノードが入
射前の高電位に再充電するためのラツチの応答
に関する回復時定数を示す。この時定数Trec
はNMOS装置５２及び７２に強く依存する。
ノード２２′に関連する時定数Tffは宇宙線入
射ノードに関連する増強回路のフイードフオワ
ード応答である。第６図の曲線は２進“１”状
態がラツチ６に記憶されていて、ノード８′が
Vdd即ち高電位にあり、ノード８が大地即ち低
電位にある場合を仮定している。ノード８′に
単一事象が入射すると（これは第６図にHIT
として示されている）、ノード８′は前の高電位
から一時的に放電され、入射ノード８′に接続
された増強コンデンサ１８′制御電圧は一時的
に高電位に向けて充電を開始する。元の２進状
態に回復させるための非平衡をラツチ６に与え
るには、この応答は時定数Trecよりも遅くな
ければならない。この事は負荷装置９０及び９
０′の設計を選択する事によつて容易に達成さ
れる。負荷装置９０及び９０′の設計はラツチ
の性能にとつてはクリテイカルではなく、従つ
てラツチの回路速度を含む機能応答は負荷装置
９０及び９０′の設計によつて影響されない。
第６図の波形８及び８′に関する第３の時定数
Tfbはデータ・ラツチの宇宙線が入射しない側
８のフイードバツク応答を示している。この応
答は時定数Trecと比較して遅いが、それはノ
ード８に容量をロードする増強コンデンサ１８
の存在による。この様にして障害を生ぜず、６
はその元の２進記憶状態に回復する。

第７図はラツチのための代換書込み経路を与
えるために反転装置２４′になされる修正を示
している。例えば、レベル感知走査設計
（LSSD）の応用でテスト・ビツトをデータ・
ラツチに印加したい場合には、Ａクロツクがラ
ツチを条件付けて、テスト・ビツトを書込まな
ければならない。第７図でＡクロツクが高電位
にある時にMOSコンデンサ１８′をオフに転ず
るためには追加のNMOSエンハンスメント・
モードFET装置９４A′を装置９４′に並列に接
続して、Ａクロツクがオンに転じた時にMOS
コンデンサ１８′によつて容量性負荷をオフに
転じなければならない。この動作はＣクロツク
がオンに転じた場合について上述されたのと同
じ様に達成される。 この様にして得られたス
イツチ可能な容量増強NMOSデータ回路は略
７ピコクーロン迄の単一事象障害に免疫性があ
り、高速高性能特性を有し、電力消費が少く、
及び製造過程が複雑でない。この回路は従来の
回路よりも温度に敏感でなく、その設計は任意
のデータ・ラツチ回路及びメモリ・セル配列体
に拡張出来る。

F3 第２の実施例−CMOS回路 第８乃至第１３図はCMOS回路の場合の高
速書込み回路の第２実施例を示している。ラツ
チの一側（高電位側）だけが単一事象障害に敏
感なNMOSラツチと異なり、CMOSデータ・
ラツチは両側で敏感である。それはデータ・ノ
ードが部分的に強く逆バイアスされたドレイン
拡散部より成るからである。CMOSラツチの
高電位側で、NFETのドレイン領域は強く逆
バイアスされていて、そのノードに加えられた
単一事象障害はＰ基板（井戸）からの過剰な電
子によつて負の電圧の過渡応答を生ずる。
CMOSラツチの低電位側では、PFETドレイン
領域が強く逆バイアスされ、ノードの単一の事
象障害はＮ基板（井戸）から過剰な正孔を集め
て正の電圧の過渡応答を生ずる。CMOSラツ
チのためのスイツツ可能なキヤパシタンス増強
回路はラツチがSEUを受けている間にラツチ
に容量性の不平衡を生ずる。単一事象障害が容
量性不平衡が存在しないノードに生ずる時に
は、容量性不平衡が障害ノードに関して非障害
のノードの充電／放電率を変更する事によつて
SEUに対する免疫性が保証される。単一事象
障害が容量性不平衡の存在するノードに生じた
時には、容量性の不平衡が影響を受けたノード
に加えられる容量性負荷を増大させる事によつ
て単一事象障害による効果（即ち結果の過渡電
圧の大きさ）を効果的に変更する事によつて
SEUの免疫性を保証する（即ち、容量性負荷
が平衡していないノードの障害のための臨界電
荷（Ｑ−crit）は乗り越える事が出来ない程高
いので、SEUに対する免疫性が保証される）。
次に高性能、SEU免疫CMOSデータ回路設計
について説明する。基本的非増強CMOSデー
タ・ラツチが第８図に示されている。この設計
はアクテイブ高レベルＣクロツクを仮定してい
る（即ちラツチはＣクロツクが高レベルになつ
た時に書込み可能になる）。これと同じCMOS
ラツチ回路の新規なスイツチ可能キヤパシタン
ス増強型の概略が第９図に示されている。この
設計では、スイツチ可能な容量性負荷SEU増
強回路は基本的なCMOSラツチの各ノードに
接続されている（基本的なCMOSラツチの或
る設計では、ＣクロツクでゲートされるPFET
がその一部をなしている）。装置Ｔ１およびＴ
１′並びにＴ２及びＴ２′は等しい設計の最小の
寸法のNFETである。装置Ｔ５及びＴ５′は等
しい設計の最小の寸法のPFETである。装置Ｔ
３及びＴ３′も又等しい設計の最小の寸法の
PFETである。装置Ｔ４及びＴ４′は２つの
（もしくは唯一つの）小さな自己整合拡散領域
を有する様に設計されなければならない。すべ
てのMOSFETはエンハンスメント型のもので
ある。

DATAが第９図のラツチ回路にラツチされ
ていて、ラツチがSEU誤りを受けやすい時
（即ちＣクロツクが脱勢された時（低電位）、ク
ロツク・ノードに接続された容量増強回路（ノ
ードＡに対するＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５
及びノードＢに対するＴ１′，Ｔ２′，Ｔ３′，
Ｔ４′，Ｔ５）はスイツチ可能なMOSコンデン
サ（装置Ｔ４及びＴ４′）をセツトし、ラツチ
の低い電位側にロードする。即ちノードＡが高
いと、ノードＢが低く、ノードＣが高く、ノー
ドＤが低いので、Ｔ４′はノードＢにロードす
る。それはＴ４′がオンで（ゲートが高く）、そ
のドレイン及びソース（ノードＢ）が低いから
である。Ｔ４はオフであるから（ゲートが高
い）、ノードＡにロードしない。もし濃厚なイ
オンがノードＡに入射し、ノードＡ及びＢの電
位が逆になると、Ｔ４′はノードＢをノードＡ
に関連して徐々にロードし、ノードＡが高電位
になり、ノードＢは低電位に留まる。即ち回復
が達成され、障害の影響は残さない。濃厚なイ
オンがノードＢに入射しても、容量性負荷の不
平衡の存在及び多くの強い濃厚なイオンの最大
の可能な直線電荷蓄積率（150MeVのクリプト
ンの場合１ミクロン0.3ピククーロン）のため
にノードに蓄積されて障害による過渡電圧を生
ずるのに必要な濃厚なイオンの電荷の量は極め
て高くなつている。換言すれば、低電位側のノ
ードに投入された容量制の負荷は臨界電荷を上
昇させ低電位側のノードへの単一事象の生起に
よつて障害を生じさせなくなる。スイツチされ
てキヤパシタンスが増強されたCMOSラツチ
回路はラツチの両側でSEUに強くなる。

スイツチ可能な容量性負荷を有するSEU補
強回路は容易に任意の設計のラツチに拡張出来
る。例えば２つのクロツクによつて制御される
書込み経路を有するラツチ回路の各データ・ノ
ードに接続されたスイツチ可能キヤパシタンス
増強回路が第１０図に示されている。アクテイ
ブ高レベル・クロツクCMOSデータ・ラツチ
のスイツチ可能キヤパシタンス回路の一般的論
理表現が第１１図に示されている。

これ等のスイツチ可能キヤパシタンス増強
CMOSデータ・ラツチの速度応答は、書込み
クロツクが付勢されている時容量性負荷が平衡
しないので保持される。即ち、Ｃクロツクが高
くなる時、スイツチされたMOSコンデンサの
ゲートは低くなり、コンデンサが切断される。
この様にして、大きなゲート−チヤンネル容量
性負荷が除去され、回路の速度が保持される。

アクテイブ低レベル書込みクロツク（Ｃ−ク
ロツク）を有するスイツチ可能なキヤパシタン
ス増強CMOSラツチ回路の新規な設計が第１
２図に示されている。この回路設計のスイツチ
可能MOSコンデンサはPFETであり、容量性
の不平衡は高電位ノードに形成される。基本的
動作は上述のものと略同じである。この増強回
路設計も任意のCMOSラツチ回路設計に拡張
出来、ラツチ回路の速度応答を保持する。アク
テイブ低レベル書込みクロツクを有する
CMOSラツチ回路のためのスイツチ可能容量
性負荷SEU補強回路の一般的論理表示が第１
３図に示されている。

この様にして与えられたスイツチ可能容量性
増強CMOSデータ・ラツチ回路は単一事象障
害に強く、高速高性能特性を有し、他方電力の
消費は極めて低い。この回路はCMOS回路の
基本的な製造方法に変更を必要とせず、従来の
回路よりもより温度に敏感でない。この回路は
任意のデータ・ラツチ回路設計もしくはメモ
リ・セル配列体に拡張可能である。

Ｇ 発明の効果 本発明に従いソフト誤り保護回路を有するメモ
リ回路の書込み動作を速くする装置が与えられ
る。

【図面の簡単な説明】

第１図はソフト誤りが保護回路を有するメモリ
回路のための本発明に従う高速書込み回路を示し
た概略図である。第２図はどの様にして宇宙線が
ラツチ中にソフト誤りを生ずるかを示したラツチ
の一部の半導体構造体の断面図である。第３図は
ドレイン拡散電極に対してゲートがバイアスされ
ていなくて、ゲート−チヤンネル・キヤパシタン
スが比較的無視出来る場合のMOSコンデンサの
断面図である。第４図はドレイン拡散電極に関連
してゲートがバイアスされていて、ゲート−チヤ
ンネル・キヤパシタンスをかなり増大する電荷の
鏡像板が発生した場合のMOSコンデンサの断面
図である。第５図は第１図に示した本発明の第１
の実施例の動作を説明するタイミング図である。
第６図は単一事象障害に対する第１図の回路の応
答を示したタイミング図である。第７図は１個以
上の書込み経路を有する第１図の回路の変形を示
した図である。第８図はアクテイブ高レベルＣク
ロツクを有する基本的な未増強のCMOSデー
タ・ラツチ回路の概略図である。第９図はアクテ
イブ高レブルＣクロツクを使用した、ソフト誤り
保護回路のためのCMOS型の第２の実施例の高
速書込み回路の概略図である。第１０図はアクテ
イブ高レベルＣクロツクを使用した２つの書込み
経路を有する第９図の回路の一部の概略図であ
る。第１１図はアクテイブ高レベルＣクロツクを
使用したCMOSデータ・ラツチ回路のスイツチ
可能容量性負荷単一事象障害補強回路の論理図で
ある。第１２図はアクテイブ低レベルＣクロツク
を使用した第９図のCMOS回路の変形の概略図
である。第１３図は第１２図に示されたCMOS
データ・ラツチ回路のためのスイツチ可能容量負
荷単一事象障害補強回路の論理表示である。 ６……ラツチ、８，８′……ノード、１０……
ドレイン電位、１２，１２′……NFETエンハン
スメント・モード装置、１４……WE入力、１
５，１５′……DATA入力、１６……NFETエン
ハンスメント・モード装置、１８，１８′……
MOSコンデンサ、２０，２０′……拡散電極、２
２，２２′……ゲート電極、２４，２４′……反転
装置、２６，２６′……ゲート電極、５０，７０
……NFETエンハンスメント・モード能動装置、
５２，７２……NFETデプレツシヨン・モード
負荷装置、９０，９０′……NFETデプレツシヨ
ン・モード負荷装置、９２，９２′……NFETエ
ンハンスメント・モード能動装置、９４，９４′
……NMOSエンハンスメント・モード装置。

Claims (1)

1. 【特許請求の範囲】 １ 充電源に接続された第１のノード及び第２の
   ノードを有し、書込みイネーブル入力によつて付
   勢される第１の２進論理状態入力装置に接続さ
   れ、上記書込みイネーブル入力がオンの時に上記
   第１のノードを選択的に充電して第１の２進論理
   状態を記憶するメモリ・セルと、 上記第２のノードに接続された拡散電極、及び
   ゲート電極を有し、該ゲート電極が上記拡散電極
   に対してバイアスされた時に上記第２のノードに
   追加のキヤパシタンスを選択的にロードする絶縁
   ゲート電界効果コンデンサ並びに上記第２のノー
   ドに接続された入力及び上記電界効果コンデンサ
   の上記ゲート電極に上記バイアスを追加する出力
   を有する反転装置を有するソフト誤り保護回路と
   を含むメモリ回路のため高速書込み回路であつ
   て、 該高速書込み回路が、ソースが基準電位に接続
   され、ドレインが上記電界効果コンデンサの上記
   ゲート電極に接続され、ゲートが上記書込みイネ
   ーブル入力に接続されていて、上記書込みイネー
   ブル入力に応答して上記電界効果コンデンサの上
   記ゲート電極の上記バイアスを除去し、書込み期
   間中に、上記第２のノード上の容量性負荷を最小
   にする絶縁ゲート電界効果トランジスタ・デイス
   エーブル装置を有する事を特徴とする、 ソフト誤り保護回路を有するメモリ回路のための
   高速書込み回路。