JPH05144256A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05144256A JPH05144256A JP3303628A JP30362891A JPH05144256A JP H05144256 A JPH05144256 A JP H05144256A JP 3303628 A JP3303628 A JP 3303628A JP 30362891 A JP30362891 A JP 30362891A JP H05144256 A JPH05144256 A JP H05144256A
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- Japan
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Abstract
(57)【要約】
【目的】本発明はブロックライトの書き込みサイクルを
低減してブロックライト動作の高速化を図るとともに種
々のビット数のブロックライトを可能とすることを目的
とする。 【構成】複数のコラム選択線ＣＬを介して複数対のビッ
ト線ＢＬ，バーＢＬを同時に選択してライトアンプ４か
ら複数の記憶セルに同一のセル情報を一括して書き込む
ブロックライト機能を備えた半導体記憶装置で、ブロッ
クライト動作時にはビット数選択信号ＢＮＳに基づいて
ブロックライトを行うビット数を選択するコラムデコー
ダ１が前記コラム選択線ＣＬに接続されるように構成す
る。
低減してブロックライト動作の高速化を図るとともに種
々のビット数のブロックライトを可能とすることを目的
とする。 【構成】複数のコラム選択線ＣＬを介して複数対のビッ
ト線ＢＬ，バーＢＬを同時に選択してライトアンプ４か
ら複数の記憶セルに同一のセル情報を一括して書き込む
ブロックライト機能を備えた半導体記憶装置で、ブロッ
クライト動作時にはビット数選択信号ＢＮＳに基づいて
ブロックライトを行うビット数を選択するコラムデコー
ダ１が前記コラム選択線ＣＬに接続されるように構成す
る。
Description
【０００１】
【産業上の利用分野】この発明はブロックライト機能を
備えた半導体記憶装置に関するものである。ＤＲＡＭの
一種類にはシリアルアクセスメモリを内蔵したデュアル
ポートメモリがあり、特に画像用メモリとして使用され
る。このようなＤＲＡＭは動作の高速性が要求されるた
め、多数の記憶セルのセル情報を同時に書換え可能とす
るブロックライト機能を備えているが、ブロックライト
機能を使用してセル情報の書換え動作の効率をさらに向
上させることが要請されている。
備えた半導体記憶装置に関するものである。ＤＲＡＭの
一種類にはシリアルアクセスメモリを内蔵したデュアル
ポートメモリがあり、特に画像用メモリとして使用され
る。このようなＤＲＡＭは動作の高速性が要求されるた
め、多数の記憶セルのセル情報を同時に書換え可能とす
るブロックライト機能を備えているが、ブロックライト
機能を使用してセル情報の書換え動作の効率をさらに向
上させることが要請されている。
【０００２】
【従来の技術】従来の半導体記憶装置のブロックライト
動作ではロウデコーダによりいずれか一本のワード線が
選択された状態でコラムデコーダにより複数ビットのビ
ット線が同時に選択され、その状態で前記ワード線及び
ビット線により選択された記憶セルにセル情報が一括し
てライトアンプで書き込まれる。そして、このような動
作が繰り返されて多数の記憶セルにセル情報が書き込ま
れる。
動作ではロウデコーダによりいずれか一本のワード線が
選択された状態でコラムデコーダにより複数ビットのビ
ット線が同時に選択され、その状態で前記ワード線及び
ビット線により選択された記憶セルにセル情報が一括し
てライトアンプで書き込まれる。そして、このような動
作が繰り返されて多数の記憶セルにセル情報が書き込ま
れる。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
なブロックライト動作では一括して同一セル情報が書き
込まれるビット数は例えば４ビットあるいは８ビットと
いうように一定のビット数でのみ可能である。従って、
４ビット単位のブロックライト動作では多数ビットのブ
ロックライトを行う場合に多数の書き込みサイクルが必
要となり、８ビット単位のブロックライト動作では１２
ビットのブロックライトができないという問題点があ
る。
なブロックライト動作では一括して同一セル情報が書き
込まれるビット数は例えば４ビットあるいは８ビットと
いうように一定のビット数でのみ可能である。従って、
４ビット単位のブロックライト動作では多数ビットのブ
ロックライトを行う場合に多数の書き込みサイクルが必
要となり、８ビット単位のブロックライト動作では１２
ビットのブロックライトができないという問題点があ
る。
【０００４】この発明の目的は、ブロックライトの書き
込みサイクルを低減してブロックライト動作の高速化を
図るとともに種々のビット数のブロックライトを可能と
する半導体記憶装置を提供することにある。
込みサイクルを低減してブロックライト動作の高速化を
図るとともに種々のビット数のブロックライトを可能と
する半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数のコラム選択線ＣＬを介して
複数対のビット線ＢＬ，バーＢＬを同時に選択してライ
トアンプ４から複数の記憶セルに同一のセル情報を一括
して書き込むブロックライト機能を備えた半導体記憶装
置で、ブロックライト動作時にはビット数選択信号ＢＮ
Ｓに基づいてブロックライトを行うビット数を選択する
コラムデコーダ１が前記コラム選択線ＣＬに接続されて
いる。
図である。すなわち、複数のコラム選択線ＣＬを介して
複数対のビット線ＢＬ，バーＢＬを同時に選択してライ
トアンプ４から複数の記憶セルに同一のセル情報を一括
して書き込むブロックライト機能を備えた半導体記憶装
置で、ブロックライト動作時にはビット数選択信号ＢＮ
Ｓに基づいてブロックライトを行うビット数を選択する
コラムデコーダ１が前記コラム選択線ＣＬに接続されて
いる。
【０００６】
【作用】ビット数選択信号ＢＮＳに基づいてブロックラ
イト動作時にコラムデコーダ１で選択されるビット数が
変更される。
イト動作時にコラムデコーダ１で選択されるビット数が
変更される。
【０００７】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。多数対のビット線Ｂ
Ｌ，バーＢＬはそれぞれトランスファーゲートＴrtを介
して多数対のデータバスＤＢ，バーＤＢに接続されてい
る。前記各ビット線ＢＬ，バーＢＬのトランスファーゲ
ートＴrtは４ビットずつの同トランスファーゲートＴrt
がブロックライト動作のためのコラムデコーダ１から出
力されるコラム選択信号に基づいて一括して選択され
る。
図２及び図３に従って説明する。多数対のビット線Ｂ
Ｌ，バーＢＬはそれぞれトランスファーゲートＴrtを介
して多数対のデータバスＤＢ，バーＤＢに接続されてい
る。前記各ビット線ＢＬ，バーＢＬのトランスファーゲ
ートＴrtは４ビットずつの同トランスファーゲートＴrt
がブロックライト動作のためのコラムデコーダ１から出
力されるコラム選択信号に基づいて一括して選択され
る。
【０００８】すなわち、コラムデコーダ１を構成するＮ
ＯＲ回路２ａにはアドレス信号Ａ２Ｚとビット数選択信
号ＤＳＦ２とが入力され、そのＮＯＲ回路２ａの出力信
号はインバータ回路３ａ、インバータ回路３ａ、ＮＡＮ
Ｄ回路５ａ、インバータ回路３ｃ及びコラム選択線ＣＬ
を介して４ビットのビット線ＢＬ，バーＢＬを選択する
トランスファーゲートＴrtのゲートに入力されている。
ＯＲ回路２ａにはアドレス信号Ａ２Ｚとビット数選択信
号ＤＳＦ２とが入力され、そのＮＯＲ回路２ａの出力信
号はインバータ回路３ａ、インバータ回路３ａ、ＮＡＮ
Ｄ回路５ａ、インバータ回路３ｃ及びコラム選択線ＣＬ
を介して４ビットのビット線ＢＬ，バーＢＬを選択する
トランスファーゲートＴrtのゲートに入力されている。
【０００９】また、同じくコラムデコーダ１を構成する
ＮＯＲ回路２ｂにはアドレス信号Ａ２Ｘとビット数選択
信号ＤＳＦ２とが入力され、そのＮＯＲ回路２ｂの出力
信号はインバータ回路３ｂ、ＮＡＮＤ回路５ｂ、インバ
ータ回路３ｄ及びコラム選択線ＣＬを介して４ビットの
ビット線ＢＬ，バーＢＬを選択するトランスファーゲー
トＴrtのゲートに入力されている。
ＮＯＲ回路２ｂにはアドレス信号Ａ２Ｘとビット数選択
信号ＤＳＦ２とが入力され、そのＮＯＲ回路２ｂの出力
信号はインバータ回路３ｂ、ＮＡＮＤ回路５ｂ、インバ
ータ回路３ｄ及びコラム選択線ＣＬを介して４ビットの
ビット線ＢＬ，バーＢＬを選択するトランスファーゲー
トＴrtのゲートに入力されている。
【００１０】ＮＯＲ回路２ａ，２ｂに入力されるアドレ
ス信号Ａ２Ｚ，Ａ２Ｘは図３に示すブロックライト信号
ＤＳＦ１がＨレベルとなったときいずれか一方がＨレベ
ルとなる。そして、コラムデコーダ１内にはこのような
ＮＯＲ回路が多数配設され、各ＮＯＲ回路には同様にイ
ンバータ回路及びＮＡＮＤ回路を介して４ビットずつの
ビット線ＢＬ，バーＢＬを選択するためのトランスファ
ーゲートＴrtのゲートが接続されている。
ス信号Ａ２Ｚ，Ａ２Ｘは図３に示すブロックライト信号
ＤＳＦ１がＨレベルとなったときいずれか一方がＨレベ
ルとなる。そして、コラムデコーダ１内にはこのような
ＮＯＲ回路が多数配設され、各ＮＯＲ回路には同様にイ
ンバータ回路及びＮＡＮＤ回路を介して４ビットずつの
ビット線ＢＬ，バーＢＬを選択するためのトランスファ
ーゲートＴrtのゲートが接続されている。
【００１１】前記データバスＤＢ，バーＤＢにはそれぞ
れライトアンプ４が接続され、ブロックライト動作時に
は各データバスＤＢ，バーＤＢ及びビット線ＢＬ，バー
ＢＬを介してセル情報を選択された記憶セルに書き込む
ようになっている。
れライトアンプ４が接続され、ブロックライト動作時に
は各データバスＤＢ，バーＤＢ及びビット線ＢＬ，バー
ＢＬを介してセル情報を選択された記憶セルに書き込む
ようになっている。
【００１２】このように構成された半導体記憶装置では
図３に示すようにＲＡＳバー信号がＬレベルとなってＣ
ＡＳバー信号がＬレベルに立ち下がる時ブロックライト
信号ＤＳＦ１がＨレベルであるとブロックライト動作を
行い、アドレス信号Ａ２Ｚ，Ａ２ＸのいずれかがＨレベ
ルとなるとともに、ビット数選択信号ＤＳＦ２がＨレベ
ルあるいはＬレベルとなる。
図３に示すようにＲＡＳバー信号がＬレベルとなってＣ
ＡＳバー信号がＬレベルに立ち下がる時ブロックライト
信号ＤＳＦ１がＨレベルであるとブロックライト動作を
行い、アドレス信号Ａ２Ｚ，Ａ２ＸのいずれかがＨレベ
ルとなるとともに、ビット数選択信号ＤＳＦ２がＨレベ
ルあるいはＬレベルとなる。
【００１３】すなわち、例えばアドレス信号Ａ２ＺがＨ
レベルでアドレス信号Ａ２ＸがＬレベル、そしてビット
数選択信号ＤＳＦ２がＬレベルであると、ＮＯＲ回路２
ａの出力信号がＬレベル、ＮＯＲ回路２ｂの出力信号２
ｂがＨレベルとなるため、インバータ回路３ｃに接続さ
れた４ビットのビット線ＢＬ，バーＢＬがデータバスＤ
Ｂ，バーＤＢを介してライトアンプ４に接続され、選択
された記憶セルに対し同ライトアンプ４によりセル情報
が当該ビット線ＢＬ，バーＢＬを介して一括して書き込
まれる。
レベルでアドレス信号Ａ２ＸがＬレベル、そしてビット
数選択信号ＤＳＦ２がＬレベルであると、ＮＯＲ回路２
ａの出力信号がＬレベル、ＮＯＲ回路２ｂの出力信号２
ｂがＨレベルとなるため、インバータ回路３ｃに接続さ
れた４ビットのビット線ＢＬ，バーＢＬがデータバスＤ
Ｂ，バーＤＢを介してライトアンプ４に接続され、選択
された記憶セルに対し同ライトアンプ４によりセル情報
が当該ビット線ＢＬ，バーＢＬを介して一括して書き込
まれる。
【００１４】また、アドレス信号Ａ２ＺがＨレベルでア
ドレス信号Ａ２ＸがＬレベル、そしてビット数選択信号
ＤＳＦ２がＨレベルであると、ＮＯＲ回路２ａ，２ｂの
出力信号がＬレベルとなるため、インバータ回路３ｃ，
３ｄに接続された８ビットのビット線ＢＬ，バーＢＬが
データバスＤＢ，バーＤＢを介してライトアンプ４に接
続され、選択された記憶セルに対し同ライトアンプ４に
よりセル情報が当該ビット線ＢＬ，バーＢＬを介して一
括して書き込まれる。
ドレス信号Ａ２ＸがＬレベル、そしてビット数選択信号
ＤＳＦ２がＨレベルであると、ＮＯＲ回路２ａ，２ｂの
出力信号がＬレベルとなるため、インバータ回路３ｃ，
３ｄに接続された８ビットのビット線ＢＬ，バーＢＬが
データバスＤＢ，バーＤＢを介してライトアンプ４に接
続され、選択された記憶セルに対し同ライトアンプ４に
よりセル情報が当該ビット線ＢＬ，バーＢＬを介して一
括して書き込まれる。
【００１５】以上のようにこの半導体記憶装置では、ビ
ット数選択信号ＤＳＦ２をＨレベルとするかＬレベルと
するかによって８ビットあるいは４ビットのブロックラ
イトが可能となる。従って、８ビット単位でブロックラ
イト動作を行えば書き込みサイクル数を低減してブロッ
クライト動作の高速化を図ることができるとともに、８
ビットのブロックライトを行った次のサイクルで４ビッ
トのブロックライトを行えば、１２ビットのブロックラ
イトを行うことができるので、種々のビット数のブロッ
クライト動作を行うことができる。
ット数選択信号ＤＳＦ２をＨレベルとするかＬレベルと
するかによって８ビットあるいは４ビットのブロックラ
イトが可能となる。従って、８ビット単位でブロックラ
イト動作を行えば書き込みサイクル数を低減してブロッ
クライト動作の高速化を図ることができるとともに、８
ビットのブロックライトを行った次のサイクルで４ビッ
トのブロックライトを行えば、１２ビットのブロックラ
イトを行うことができるので、種々のビット数のブロッ
クライト動作を行うことができる。
【００１６】次に、この発明を具体化した第二の実施例
を図４及び図５に従って説明する。この実施例はＮＯＲ
回路２ａ，２ｂの一方の入力端子にラッチ回路５の出力
信号が入力され、同ラッチ回路５にはＲＡＳバー信号、
ＣＡＳバー信号及びブロックライト信号ＤＳＦが入力さ
れている。
を図４及び図５に従って説明する。この実施例はＮＯＲ
回路２ａ，２ｂの一方の入力端子にラッチ回路５の出力
信号が入力され、同ラッチ回路５にはＲＡＳバー信号、
ＣＡＳバー信号及びブロックライト信号ＤＳＦが入力さ
れている。
【００１７】そして、図５に示すようにＣＡＳバー信号
がＬレベルの状態でＲＡＳバー信号がＬレベルに立ち下
がるＲＡＳバービフォアＣＡＳバーリフレッシュモード
時において入力されるＨレベルあるいはＬレベルのブロ
ックライト信号ＤＳＦがラッチ回路５にラッチされる。
がＬレベルの状態でＲＡＳバー信号がＬレベルに立ち下
がるＲＡＳバービフォアＣＡＳバーリフレッシュモード
時において入力されるＨレベルあるいはＬレベルのブロ
ックライト信号ＤＳＦがラッチ回路５にラッチされる。
【００１８】次いで、ＲＡＳバー信号がＬレベルの状態
でＣＡＳバー信号がＬレベルに立ち下がるときブロック
ライト信号ＤＳＦがＨレベルとなるとブロックライト動
作が行われる。そして、前記ラッチ回路５のラッチ信号
がＨレベルであれば同ラッチ回路５からＨレベルの出力
信号が出力されてＮＯＲ回路２ａ，２ｂのＬレベルの出
力信号に基づいて８ビットのブロックライトが行われ、
前記ラッチ回路５のラッチ信号がＬレベルであれば同ラ
ッチ回路５からＬレベルの出力信号が出力されてＮＯＲ
回路２ａ，２ｂの出力信号の一方のみがＬレベルとなっ
て４ビットのブロックライトが行われる。
でＣＡＳバー信号がＬレベルに立ち下がるときブロック
ライト信号ＤＳＦがＨレベルとなるとブロックライト動
作が行われる。そして、前記ラッチ回路５のラッチ信号
がＨレベルであれば同ラッチ回路５からＨレベルの出力
信号が出力されてＮＯＲ回路２ａ，２ｂのＬレベルの出
力信号に基づいて８ビットのブロックライトが行われ、
前記ラッチ回路５のラッチ信号がＬレベルであれば同ラ
ッチ回路５からＬレベルの出力信号が出力されてＮＯＲ
回路２ａ，２ｂの出力信号の一方のみがＬレベルとなっ
て４ビットのブロックライトが行われる。
【００１９】従って、前記第一の実施例と同様に種々の
ビット数のブロックライトを行うことができる。次に、
この発明を具体化した第三の実施例を図６及び図７に従
って説明すると、この実施例はＮＯＲ回路２ａ，２ｂの
一方の入力端子に最下位ビットのアドレス信号ＡＤＤ０
とブロックライト信号ＤＳＦとの論理をとった信号を入
力した点においてのみ前記実施例と相違する。
ビット数のブロックライトを行うことができる。次に、
この発明を具体化した第三の実施例を図６及び図７に従
って説明すると、この実施例はＮＯＲ回路２ａ，２ｂの
一方の入力端子に最下位ビットのアドレス信号ＡＤＤ０
とブロックライト信号ＤＳＦとの論理をとった信号を入
力した点においてのみ前記実施例と相違する。
【００２０】すなわち、４ビットあるいは８ビットのブ
ロック動作を行う場合には、アドレス信号の下位２ビッ
トあるいは下位３ビットは不要の信号となる。そこで、
８ビットのブロックライトを行う場合には最下位ビット
のアドレス信号ＡＤＤ０を「１」とし、４ビットのブロ
ックライトを行う場合には最下位ビットのアドレス信号
ＡＤＤ０を「０」としてＮＯＲ回路２ａ，２ｂの一方の
入力端子に入力することにより、図７に示すようにブロ
ックライト信号ＤＳＦのタイミングに基づいて前記実施
例と同様に動作させることができる。
ロック動作を行う場合には、アドレス信号の下位２ビッ
トあるいは下位３ビットは不要の信号となる。そこで、
８ビットのブロックライトを行う場合には最下位ビット
のアドレス信号ＡＤＤ０を「１」とし、４ビットのブロ
ックライトを行う場合には最下位ビットのアドレス信号
ＡＤＤ０を「０」としてＮＯＲ回路２ａ，２ｂの一方の
入力端子に入力することにより、図７に示すようにブロ
ックライト信号ＤＳＦのタイミングに基づいて前記実施
例と同様に動作させることができる。
【００２１】
【発明の効果】以上詳述したように、この発明はブロッ
クライトの書き込みサイクルを低減してブロックライト
動作の高速化を図るとともに種々のビット数のブロック
ライトを可能とすることができる優れた効果を発揮す
る。
クライトの書き込みサイクルを低減してブロックライト
動作の高速化を図るとともに種々のビット数のブロック
ライトを可能とすることができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第二の実施例の動作を示す波形図である。
【図６】第三の実施例を示す回路図である。
【図７】第三の実施例の動作を示す波形図である。
１ コラムデコーダ ４ ライトアンプ ＢＬ，バーＢＬ ビット線 ＢＮＳ ビット数選択信号 ＣＬ コラム選択線
Claims (1)
- 【請求項１】 複数のコラム選択線（ＣＬ）を介して複
数対のビット線（ＢＬ，バーＢＬ）を同時に選択して、
ライトアンプ（４）から複数の記憶セルにセル情報を一
括して書き込むブロックライト機能を備えた半導体記憶
装置であって、 ブロックライト動作時にはビット数選択信号（ＢＮＳ）
に基づいてブロックライトを行うビット数を選択するコ
ラムデコーダ（１）を前記コラム選択線（ＣＬ）に接続
したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303628A JPH05144256A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303628A JPH05144256A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144256A true JPH05144256A (ja) | 1993-06-11 |
Family
ID=17923278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303628A Withdrawn JPH05144256A (ja) | 1991-11-19 | 1991-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144256A (ja) |
-
1991
- 1991-11-19 JP JP3303628A patent/JPH05144256A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |