JPH05144936A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH05144936A JPH05144936A JP30619291A JP30619291A JPH05144936A JP H05144936 A JPH05144936 A JP H05144936A JP 30619291 A JP30619291 A JP 30619291A JP 30619291 A JP30619291 A JP 30619291A JP H05144936 A JPH05144936 A JP H05144936A
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- Japan
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- substrate
- ion implantation
- isolation region
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Abstract
(57)【要約】
【目的】 基板の素子領域と分離領域間の段差を除去す
る方法。 【構成】 基板２１の分離領域となる部分をレジストマ
スク２２を用いてエッチングし、更にこのマスクを用い
てエッチング部分にイオン注入を行いチャネルストップ
層２３を形成する。レジストマスク２２を除去した後素
子分離絶縁膜２４を全面に堆積した後その絶縁膜を機械
研磨し基板表面を露出する。
る方法。 【構成】 基板２１の分離領域となる部分をレジストマ
スク２２を用いてエッチングし、更にこのマスクを用い
てエッチング部分にイオン注入を行いチャネルストップ
層２３を形成する。レジストマスク２２を除去した後素
子分離絶縁膜２４を全面に堆積した後その絶縁膜を機械
研磨し基板表面を露出する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法、特に素子分離に関するものである。
法、特に素子分離に関するものである。
【０００２】
【従来の技術】図２は、例えば特開昭５８−１７５８４
２に示される従来の半導体素子の製造方法における素子
分離工程の一例を示すものである。この技術は、ＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｓｉｌｉｃｏ
ｎ）法により発生する素子分離領域における段差を解消
するために、あらかじめ基板をエッチングしておく方法
で、更にエッチングの際の制御性、再現性、均一性を補
うために、多結晶シリコンにイオン注入や拡散で不純物
を添加し、エッチング量を精度良くコントロールするも
のである。以下図２を用いて説明する。
２に示される従来の半導体素子の製造方法における素子
分離工程の一例を示すものである。この技術は、ＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｓｉｌｉｃｏ
ｎ）法により発生する素子分離領域における段差を解消
するために、あらかじめ基板をエッチングしておく方法
で、更にエッチングの際の制御性、再現性、均一性を補
うために、多結晶シリコンにイオン注入や拡散で不純物
を添加し、エッチング量を精度良くコントロールするも
のである。以下図２を用いて説明する。
【０００３】図２において、１１は絶縁物基板、１２は
多結晶シリコン、１３はイオン注入層、１４はシリコン
窒化膜、１５はレジスト、１６はシリコン酸化膜であ
る。
多結晶シリコン、１３はイオン注入層、１４はシリコン
窒化膜、１５はレジスト、１６はシリコン酸化膜であ
る。
【０００４】図２（ａ）では、絶縁物基板１１上に多結
晶シリコン１２とシリコン窒化膜１４を堆積し、レジス
ト１５によって所定のパターンを形成する。図２（ｂ）
ではＡｓのイオン注入が行なわれ、イオン注入層１３を
形成する。図２（ｃ）ではイオン注入層１３のみを選択
的にエッチングする。図２（ｄ）では、レジストを除去
した後に、エッチングした部分を酸化して、多結晶シリ
コン１２の島が形成されている。以下この多結晶シリコ
ンをレーザー電子ビーム等を用いてアニールしたのち半
導体素子を形成する。
晶シリコン１２とシリコン窒化膜１４を堆積し、レジス
ト１５によって所定のパターンを形成する。図２（ｂ）
ではＡｓのイオン注入が行なわれ、イオン注入層１３を
形成する。図２（ｃ）ではイオン注入層１３のみを選択
的にエッチングする。図２（ｄ）では、レジストを除去
した後に、エッチングした部分を酸化して、多結晶シリ
コン１２の島が形成されている。以下この多結晶シリコ
ンをレーザー電子ビーム等を用いてアニールしたのち半
導体素子を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら以上述べ
た方法では、ＬＯＣＯＳ法同様、次のような問題があ
る。
た方法では、ＬＯＣＯＳ法同様、次のような問題があ
る。
【０００６】（１）素子分離領域のシリコン酸化膜が、
シリコン窒化膜マスクのエッジ部から横方向にも成長し
（図２（ｄ），Ａ部）いわゆるバーズビーグを形成する
ため、素子領域と分離領域の正確な寸法制御が困難で、
素子の微細化がより進むと、この寸法誤差が障害とな
る。
シリコン窒化膜マスクのエッジ部から横方向にも成長し
（図２（ｄ），Ａ部）いわゆるバーズビーグを形成する
ため、素子領域と分離領域の正確な寸法制御が困難で、
素子の微細化がより進むと、この寸法誤差が障害とな
る。
【０００７】（２）素子領域と分離領域の境界に高低段
差が生じ（図２（ｄ）Ｂ部）、上層を形成する場合の段
差被覆性が問題となったり、また上層のホトリソグラフ
工程における寸法誤差の原因となって、微細化の阻害要
因となる。
差が生じ（図２（ｄ）Ｂ部）、上層を形成する場合の段
差被覆性が問題となったり、また上層のホトリソグラフ
工程における寸法誤差の原因となって、微細化の阻害要
因となる。
【０００８】このような問題のために、この従来の方法
は、半導体装置の微細化及び高集積化がより進んだ時
に、十分な素子分離工程とはいえない。
は、半導体装置の微細化及び高集積化がより進んだ時
に、十分な素子分離工程とはいえない。
【０００９】
【課題を解決するための手段】この発明は、以上述べた
バーズビーグおよび段差が生じることによって素子の微
細化及び高集積化の阻害となるといった問題を除去する
ために、シリコン基板の素子分離領域をエッチングした
後に絶縁膜を形成し、機械的研磨法によって平坦化する
ことにより、超微細化及び高集積化の半導体素子製造に
適した素子分離工程を目的とするものである。
バーズビーグおよび段差が生じることによって素子の微
細化及び高集積化の阻害となるといった問題を除去する
ために、シリコン基板の素子分離領域をエッチングした
後に絶縁膜を形成し、機械的研磨法によって平坦化する
ことにより、超微細化及び高集積化の半導体素子製造に
適した素子分離工程を目的とするものである。
【００１０】
【作用】半導体素子の製造方法のうち、素子分離工程に
おいて、シリコン基板の素子分離領域をエッチングした
後に、絶縁膜を形成し、続いて機械的研磨法を用いて、
基板を全面的に基板表面まで研磨、平坦化することで素
子分離を行うために素子領域と分離領域が寸法精度良く
分離でき、また完全に平坦な表面形状での素子分離が可
能となる。
おいて、シリコン基板の素子分離領域をエッチングした
後に、絶縁膜を形成し、続いて機械的研磨法を用いて、
基板を全面的に基板表面まで研磨、平坦化することで素
子分離を行うために素子領域と分離領域が寸法精度良く
分離でき、また完全に平坦な表面形状での素子分離が可
能となる。
【００１１】
【実施例】図１は、この発明の実施例を示すものであ
る。ここで、２１はシリコン基板、２２はレジスト、２
３はチャネルストップイオン注入層、２４はＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によるシリコン酸化膜である。以下、図１を用いて説
明する。
る。ここで、２１はシリコン基板、２２はレジスト、２
３はチャネルストップイオン注入層、２４はＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によるシリコン酸化膜である。以下、図１を用いて説
明する。
【００１２】シリコン基板２１上の所定領域にレジスト
パタン２２を形成し、このレジストパタンをマスクとし
てシリコン基板をエッチングしたのが図１（ａ）であ
る。このエッチングには例えばＣＣ１4 ／Ｏ2 の反応性
スパッタエッチング等を用いる。次に、同じレジストパ
タン２２をマスクとして、ボロンイオンを注入し、適切
な熱処理によってチャネルストップイオン注入層２３を
形成すると図１（ｂ）のごとくなる。次にマスクに用い
たレジストパタン２２を取り除き、ＣＶＤ法により、シ
リコン酸化膜２４を全面的に堆積させたのが図１（ｃ）
である。続いて、シリコン基板表面まで機械的研磨を施
し、平坦化すると図１（ｄ）のごとくなる。
パタン２２を形成し、このレジストパタンをマスクとし
てシリコン基板をエッチングしたのが図１（ａ）であ
る。このエッチングには例えばＣＣ１4 ／Ｏ2 の反応性
スパッタエッチング等を用いる。次に、同じレジストパ
タン２２をマスクとして、ボロンイオンを注入し、適切
な熱処理によってチャネルストップイオン注入層２３を
形成すると図１（ｂ）のごとくなる。次にマスクに用い
たレジストパタン２２を取り除き、ＣＶＤ法により、シ
リコン酸化膜２４を全面的に堆積させたのが図１（ｃ）
である。続いて、シリコン基板表面まで機械的研磨を施
し、平坦化すると図１（ｄ）のごとくなる。
【００１３】ここで、本実施例における機械的研磨は米
国ウェステック システム社（ＷＥＳＴＥＣＨ ＳＹＳ
ＴＥＭ ＩＮＣ．）製モデル３７２オートマチック ウ
ェハポリシャ（Ｍｏｄｅｌ ３７２ Ａｕｔｏｍａｔｉ
ｃ Ｗａｆｅｒ Ｐｏｌｉｓｈｅｒ）を用いた。
国ウェステック システム社（ＷＥＳＴＥＣＨ ＳＹＳ
ＴＥＭ ＩＮＣ．）製モデル３７２オートマチック ウ
ェハポリシャ（Ｍｏｄｅｌ ３７２ Ａｕｔｏｍａｔｉ
ｃ Ｗａｆｅｒ Ｐｏｌｉｓｈｅｒ）を用いた。
【００１４】なお、シリコン酸化膜２４については、素
子分離という目的が達せられるのであれば、その材料及
び形成方法は問わない。またチャネルストップイオン注
入層２３は、その半導体素子実現のため、違うイオン種
を使用しても、また形成しなくても、本発明の効果に何
ら影響はない。さらに、本発明はシリコン半導体以外に
おいても利用できることは言うまでもない。
子分離という目的が達せられるのであれば、その材料及
び形成方法は問わない。またチャネルストップイオン注
入層２３は、その半導体素子実現のため、違うイオン種
を使用しても、また形成しなくても、本発明の効果に何
ら影響はない。さらに、本発明はシリコン半導体以外に
おいても利用できることは言うまでもない。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、まずシリコン基板の素子分離領域をエッチングし、
チャネルストップイオン注入後に、ＣＶＤ法にてシリコ
ン酸化膜を形成し、機械的研磨によって完全に平坦に素
子分離を行うので、前記従来技術で問題となるバーズビ
ーグが発生せず、素子分離が寸法制御良くできる。また
表面形状が高低段差なく完全に平坦となる。
ば、まずシリコン基板の素子分離領域をエッチングし、
チャネルストップイオン注入後に、ＣＶＤ法にてシリコ
ン酸化膜を形成し、機械的研磨によって完全に平坦に素
子分離を行うので、前記従来技術で問題となるバーズビ
ーグが発生せず、素子分離が寸法制御良くできる。また
表面形状が高低段差なく完全に平坦となる。
【００１６】従って、従来の素子分離に比べ、素子の微
細化及び高集積化が容易に達成できるといった効果があ
る。
細化及び高集積化が容易に達成できるといった効果があ
る。
【図１】本発明の方法の一実施例を示す工程図である。
【図２】従来の方法の一例を示す工程図である。
２１ シリコン基板 ２２ レジストパタン ２３ チャネルストップイオン注入層 ２４ シリコン酸化膜
Claims (1)
- 【請求項１】 半導体素子の製造工程における素子分離
工程において、適当なレジスト膜をマスクとして用い
て、半導体基板の表面の素子分離領域をエッチングする
工程、 このレジスト膜をマスクとして用いてイオン注入を行
い、素子分離領域をチャネルストップイオン注入層とす
る工程、 上記レジスト膜を除去した後、素子分離絶縁膜を全面に
堆積する工程、 上記素子分離絶縁膜を、上記基板の表面まで機械的研磨
により研磨、平坦化する工程、 を順に施すことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619291A JPH05144936A (ja) | 1991-11-21 | 1991-11-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619291A JPH05144936A (ja) | 1991-11-21 | 1991-11-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144936A true JPH05144936A (ja) | 1993-06-11 |
Family
ID=17954119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30619291A Pending JPH05144936A (ja) | 1991-11-21 | 1991-11-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144936A (ja) |
-
1991
- 1991-11-21 JP JP30619291A patent/JPH05144936A/ja active Pending
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