JPH05144971A - Structure of chip carrier - Google Patents
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Abstract
(57)【要約】
【目的】 チップキャリアに用いられる配線基板内での
電圧降下の削減，信号伝播遅延及びノイズを低減する。
【構成】 チップキャリアの配線基板内の配線をチップ
接続端子から外部接続端子まで直線の導体配線とする。
これにより、配線基板内での配線長が最短になるため、
電圧降下，信号伝播遅延，ノイズを低減することが可能
となる。また、構造が簡単なので製造が容易となり、コ
スト低減につながる。さらに、多層構造にする必要がな
く、同時焼成のできない材料でも製造可能であるといっ
たように材料に制約されないという効果もある。
(57) [Summary] [Purpose] To reduce voltage drop, signal propagation delay, and noise in the wiring board used for chip carriers. [Structure] The wiring in the wiring board of the chip carrier is a straight conductor wiring from the chip connection terminal to the external connection terminal.
This minimizes the wiring length within the wiring board,
It is possible to reduce voltage drop, signal propagation delay, and noise. In addition, since the structure is simple, manufacturing becomes easy, leading to cost reduction. Further, there is an effect that there is no need to have a multi-layered structure, and there is no limitation on the material such that a material that cannot be co-fired can be manufactured.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電子情報処理機器に使
用されるチップキャリアの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a chip carrier used in electronic information processing equipment.
【０００２】[0002]
【従来の技術】従来のチップキャリアを図４に示す。図
において、チップキャリアは、基板２上に具備されたラ
ンド９と、チップ１に接続されたリード１６とが電気的
に接続され、さらにヒートシンク４に第１の金属枠５が
ロー材１８で接合されたキャップ１９でチップ１を封止
したものである。2. Description of the Related Art A conventional chip carrier is shown in FIG. In the figure, in the chip carrier, the land 9 provided on the substrate 2 and the lead 16 connected to the chip 1 are electrically connected, and further, the first metal frame 5 is joined to the heat sink 4 by the brazing material 18. The chip 1 is sealed with the cap 19 formed.
【０００３】ランド９と外部接続端子３とは、内部配線
１７により電気的に接続されている。この構造によれ
ば、ランド９の位置が基板２上で偏って配置されていて
も、外部接続端子３は内部配線１７によって基板２の裏
面全面に設置することが可能である。The land 9 and the external connection terminal 3 are electrically connected by an internal wiring 17. According to this structure, even if the positions of the lands 9 are unevenly arranged on the substrate 2, the external connection terminals 3 can be installed on the entire back surface of the substrate 2 by the internal wiring 17.
【０００４】チップ１の気密封止は、第１の金属枠５
と、基板２に銀ロー７で接着された第２の金属枠６とを
シーム溶接，レーザ溶接，ロー付け等で接合させること
で行われる。この際、ヒートシンク４にチップ１を良熱
伝導性の接着剤８で密着させ、チップから発生する熱を
ヒートシンク４へ容易に伝えられるようにしている（例
えば、特開平１−１５０３４３号参照）。The chip 1 is hermetically sealed by the first metal frame 5
And the second metal frame 6 adhered to the substrate 2 by the silver braze 7 are joined by seam welding, laser welding, brazing or the like. At this time, the chip 1 is adhered to the heat sink 4 with an adhesive 8 having good thermal conductivity so that heat generated from the chip can be easily transferred to the heat sink 4 (see, for example, Japanese Patent Laid-Open No. 1-150343).
【０００５】図５に他の実施例として第４１回ＥＣＴＣ
論文集，１９９１年に紹介された構造をそのまま示し、
その概略の動作を説明する。図において、チップ１の半
田バンプから出された電気信号は、まず基板上に設けら
れた薄膜上のパッドに伝えられ、その後薄膜内の多層の
Ａｌ配線によって基板上のパッドへ伝播される。さら
に、基板上のパッドから基板内部の多層配線へと電気信
号が伝えられ、外部接続端子からキャリアを搭載するマ
ザーボードのパッドへと伝播される。FIG. 5 shows another embodiment, the 41st ECTC.
The collection of papers, showing the structure introduced in 1991,
The outline of the operation will be described. In the figure, an electric signal emitted from a solder bump of a chip 1 is first transmitted to a pad on a thin film provided on the substrate, and then propagated to a pad on the substrate by a multi-layer Al wiring in the thin film. Further, an electric signal is transmitted from the pad on the substrate to the multilayer wiring inside the substrate, and is transmitted from the external connection terminal to the pad of the motherboard on which the carrier is mounted.
【０００６】このように、内部配線を多層にして、基板
内で導体を複雑に配線しているのは、マザーボード上の
接続用パッドの配置が端子ほど緻密にすることが不可能
なため、キャリアの接続端子をマザーボードのパッド配
置に合わせる必要があるためである。また、従来のチッ
プは、端子数が少なかったので、キャリアの接続端子
は、緻密に設ける必要はなかったこともその理由であ
る。As described above, since the internal wiring is multi-layered and the conductors are wired in a complicated manner in the substrate, it is impossible to arrange the connection pads on the motherboard as densely as the terminals. This is because it is necessary to match the connection terminals of with the pad arrangement of the motherboard. Further, since the conventional chip has a small number of terminals, it is not necessary to precisely provide the carrier connection terminals.
【０００７】[0007]
【発明が解決しようとする課題】以上説明したチップキ
ャリアの構造によれば、基板内が多層配線となってお
り、この配線の引き回しにより信号の入出力、電源の供
給が行われている。そのため以下のような問題が現在生
じている。According to the structure of the chip carrier described above, the inside of the substrate is a multi-layered wiring, and the wiring is used to input and output signals and supply power. Therefore, the following problems are currently occurring.
【０００８】まず第１に、従来技術のような配線とする
と、信号配線が長くなってしまうため、配線の容量，イ
ンダクタンスが大きくなり、そのため、信号遅延が大き
くなる、また、ノイズが大きくなるという問題があっ
た。First of all, if the wiring as in the prior art is used, the signal wiring becomes long, so that the capacitance and inductance of the wiring become large, so that the signal delay becomes large and the noise becomes large. There was a problem.
【０００９】第２に、電源部の配線長が長くなりそのた
め、電圧降下が大きく、電源の供給が難しくなる。第３
に、多層配線といった複雑な構造をとっており、そのた
め、同時焼成，薄膜配線を行う等高い技術が要求され、
コストが非常に高いという問題があった。Secondly, the wiring length of the power supply section becomes long, which causes a large voltage drop and makes it difficult to supply power. Third
In addition, since it has a complicated structure such as multi-layer wiring, high technology such as simultaneous firing and thin film wiring is required,
There was a problem that the cost was very high.
【００１０】第４に、このような多層配線構造となって
いることからレーザ，機械加工等でスルーホールを形成
することは不可能で、そのため、配線材料，基板材料が
同時に焼成できるもののみに限られてしまう。Fourth, because of such a multilayer wiring structure, it is impossible to form through holes by laser, machining, etc. Therefore, only wiring materials and substrate materials can be fired at the same time. It will be limited.
【００１１】第５に最近のチップの単位面積当りのピン
数は増大する一方であるが、それに反して実装密度は、
増々大きくなる傾向にある。そのため、キャリアの端子
も高い密度で配置する必要性が出てきており、従来技術
では高密度実装は不可能となるといった問題点があっ
た。Fifth, although the number of pins per unit area of recent chips is increasing, on the contrary, the mounting density is
It tends to become larger and larger. Therefore, it has become necessary to arrange the terminals of the carrier at a high density, and there is a problem that high-density mounting is impossible with the conventional technology.
【００１２】本発明の目的は、チップキャリアに用いら
れる配線基板内での電圧降下の削減を図り、あわせて信
号伝播遅延及びノイズの低減を実現するチップキャリア
を提供することにある。It is an object of the present invention to provide a chip carrier that can reduce a voltage drop in a wiring board used for a chip carrier and also reduce signal propagation delay and noise.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するた
め、本発明によチップキャリア構造においては、接続端
子を有するＩＣチップと、前記ＩＣチップを搭載した配
線基板とを含むチップキャリアであって、前記配線基板
は、前記接続端子に対応したチップ接続端子を一表面に
有し、この表面に対する裏面には前記チップ接続端子に
対応した外部接続端子が形成され、前記チップ接続端子
と前記外部接続端子とは、前記配線基板内において各々
一直線の導体配線で接続されているものである。In order to achieve the above object, a chip carrier structure according to the present invention is a chip carrier including an IC chip having a connection terminal and a wiring board on which the IC chip is mounted. The wiring board has a chip connection terminal corresponding to the connection terminal on one surface, and an external connection terminal corresponding to the chip connection terminal is formed on a back surface with respect to the surface, and the chip connection terminal and the external connection are formed. The terminals are connected to each other by straight conductor wirings in the wiring board.
【００１４】また、前記ＩＣチップを封止するとともに
ＩＣチップからの熱を逃がすためのキャップを有するも
のである。Further, it has a cap for sealing the IC chip and releasing heat from the IC chip.
【００１５】また、前記ＩＣチップの前記接続端子は、
半田バンプ金属の微小ピン又は金属バンプからなるもの
である。Further, the connection terminal of the IC chip is
The solder bumps are made of fine metal pins or metal bumps.
【００１６】[0016]
【作用】本発明のチップキャリアにおいては、基板の配
線は、ランドから外部接続端子まで直線のスルーホール
となっており、これによりランドと外部接続端子とを最
短距離で結ぶことが可能となる。In the chip carrier of the present invention, the wiring of the substrate is a straight through hole from the land to the external connection terminal, which makes it possible to connect the land and the external connection terminal in the shortest distance.
【００１７】[0017]
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例の断面図である。図にお
いて、基板２は、チップキャリア外への接続を目的とし
た外部接続端子３と、チップ１を接続するためのランド
９とが直線状のスルーホール１１を有している。基板２
上には、半田バンプ１０を有するチップ１がフェイスダ
ウンで搭載されている。The present invention will be described below with reference to the drawings. FIG. 1 is a sectional view of an embodiment of the present invention. In the figure, a substrate 2 has a through hole 11 in which an external connection terminal 3 for connecting to the outside of a chip carrier and a land 9 for connecting the chip 1 are linear. Board 2
A chip 1 having solder bumps 10 is mounted face down on the top.
【００１８】チップ１と基板２とは、半田バンプ１０と
ランド９とによって電気的に接続されている。基板２に
は、第２金属枠６が銀ロー７によって固着されており、
この第２金属枠６と第１金属枠５とは、シーム溶接，レ
ーザ溶接，ロー付け等で接合されている。The chip 1 and the substrate 2 are electrically connected by the solder bumps 10 and the lands 9. A second metal frame 6 is fixed to the substrate 2 by a silver braze 7,
The second metal frame 6 and the first metal frame 5 are joined by seam welding, laser welding, brazing, or the like.
【００１９】第１金属枠５には、ヒートシンク４が接着
剤８にて設置される。すなわち、チップ１を基板２及び
第１金属枠５，第２金属枠６，ヒートシンク４によって
気密封止している。気密封止する際に、その環境を
Ｎ2，Ａｒ等の不活性ガス雰囲気，真空等にすることに
より、チップキャリアの信頼性を向上させることが可能
である。A heat sink 4 is attached to the first metal frame 5 with an adhesive 8. That is, the chip 1 is hermetically sealed by the substrate 2, the first metal frame 5, the second metal frame 6, and the heat sink 4. When airtightly sealing, the reliability of the chip carrier can be improved by setting the environment to an atmosphere of an inert gas such as N 2 or Ar, vacuum, or the like.
【００２０】また、チップ１の裏面と、ヒートシンク４
とは、接着剤８で密着されていることから、チップ１の
表面で発生した熱は、ヒートシンク４へ容易に伝えるこ
とが可能である。従って、接着剤８は、良熱伝導性のも
の（例えば、銀ロー材，金属ペースト，半田）を使用す
る。チップキャリアの熱抵抗を下げるためには、接着剤
８はなるべく薄く塗布されることが望ましく、そのため
には、チップ１とヒートシンク４との熱膨張率が近いも
のを使用して、チップ１の破壊を防ぐことが必要であ
る。チップ１がＳｉの場合、ヒートシンク４の材料はＣ
ｕ／Ｗ，ＡｌＮ等が使用される。Further, the back surface of the chip 1 and the heat sink 4
The fact that the heat is generated on the surface of the chip 1 can be easily transmitted to the heat sink 4 because the adhesive 8 adheres to the heat sink 4. Therefore, as the adhesive 8, a material having good thermal conductivity (eg, silver brazing material, metal paste, solder) is used. In order to reduce the thermal resistance of the chip carrier, it is desirable that the adhesive 8 be applied as thinly as possible. For that purpose, the chips 1 and the heat sink 4 having a similar coefficient of thermal expansion should be used to destroy the chip 1. It is necessary to prevent When the chip 1 is Si, the material of the heat sink 4 is C
u / W, AlN, etc. are used.
【００２１】一方、基板２もチップ１の熱膨張率に近い
材料が好ましく、ＡｌＮ，ムライト，ガラスセラミッ
ク，Ｓｉ3Ｎ4等が使用される。その際、直線状スルーホ
ール１１に充填される導体は、同時焼成ならば、同時焼
成に耐える材料（例えば、Ａｕ，Ｃｕ，Ａｇ，ＡｇＰ
ｄ，Ｗ，Ｍｏ等）が使用される。直線状スルーホール１
１を焼成後に形成するならばレーザー等で加工後金属ペ
ーストを充填して行う。On the other hand, the substrate 2 is also preferably made of a material having a coefficient of thermal expansion close to that of the chip 1, and AlN, mullite, glass ceramic, Si 3 N 4 or the like is used. At this time, if the conductor filled in the linear through-hole 11 is a material that can withstand the simultaneous firing if the simultaneous firing is performed (for example, Au, Cu, Ag, AgP).
d, W, Mo, etc.) are used. Straight through hole 1
If 1 is formed after firing, it is processed by laser and filled with metal paste.
【００２２】従来，マザーボードとの接続の制限があっ
たり、接続端子数が少なく、高密度に実装する必要性が
なかったのが、現在では、マザーボードを含め材料の限
定を行い、チップの端子数増加に伴いキャリアの端子数
も増加させる必要のあったこと、レーザー等の加工技術
の進歩により直線状のスルーホールの形成が可能となっ
たこと等によって、以上のような直線状スルーホールを
有する基板の形成が可能となった。Conventionally, it was not necessary to mount the device at a high density because there were restrictions on the connection to the motherboard and the number of connection terminals was small. Nowadays, the material is limited, including the motherboard, and the number of terminals on the chip is limited. Due to the need to increase the number of terminals of the carrier with the increase and the fact that it is possible to form a straight through hole due to the progress of processing technology such as laser, etc., the above straight through hole is provided. The substrate can be formed.
【００２３】高密度実装を行うために、本発明に用いた
スルーホールでは、スルーホール径が５０μｍφ〜２０
０μｍφのものが使われ、標準的には１００μｍφのも
のが多く使用される。また、基板の板厚としては０．５
〜２ｍｍのものが好ましく、標準的には１ｍｍのものが
使用される。In order to perform high-density mounting, the through hole used in the present invention has a through hole diameter of 50 μmφ to 20 μm.
The one of 0 μmφ is used, and the one of 100 μmφ is generally used as a standard. The board thickness is 0.5
It is preferably ˜2 mm, and typically 1 mm is used.
【００２４】図２は、チップ１に微小ピン１２を具備し
た場合の一実施例を示す。微小ピン１２は、半田１３に
よってランド９に電気的に接続され、さらに直線状スル
ーホール１１を経て、外部接続端子３により外部マザー
ボード等に接続されている。FIG. 2 shows an embodiment in which the chip 1 is provided with the minute pins 12. The minute pin 12 is electrically connected to the land 9 by the solder 13, and further connected to the external motherboard or the like by the external connection terminal 3 via the linear through hole 11.
【００２５】微小ピンは例えば、直径０．１ｍｍ，長さ
１ｍｍといった極めて小さな形状のものが使用され、高
密度なチップの電極にも取り付けが可能である。微小ピ
ンの使用により、チップ１と基板２との熱膨張差による
歪を容易に緩和できるので、チップキャリアの信頼性を
向上でき、基板材料の制約がなくなる等の利点がある。The micro pin has an extremely small shape, for example, a diameter of 0.1 mm and a length of 1 mm, and can be attached to a high density chip electrode. By using the minute pins, the strain due to the difference in thermal expansion between the chip 1 and the substrate 2 can be easily relaxed, so that the reliability of the chip carrier can be improved and the substrate material is not restricted.
【００２６】図３は、チップ１に金属バンプ１５を具備
し、この金属バンプ１５とランド９とを導電性接合剤１
４で接続して、チップ１を基板２に実装する一実施例を
示す。In FIG. 3, the chip 1 is provided with a metal bump 15, and the metal bump 15 and the land 9 are connected to each other by the conductive bonding agent 1.
An example in which the chips 1 are connected to each other and the chip 1 is mounted on the substrate 2 will be described.
【００２７】金属バンプ１５は、例えばＣｕバンプ，Ａ
ｕバンプ，Ｓｎ／Ｐｂバンプ，Ｗバンプ等を使用し、導
電性接合剤１４には、Ａｇ−Ｐｄペースト，Ｓｎ／Ｐｂ
半田，導電性樹脂等を使用したものである。The metal bumps 15 are, for example, Cu bumps, A
u bumps, Sn / Pb bumps, W bumps, etc. are used, and Ag-Pd paste, Sn / Pb paste is used as the conductive bonding agent 14.
It uses solder, conductive resin, etc.
【００２８】このように金属バンプを導電性の接合剤で
接続することより、チップと基板間の熱応力や接続の応
力等を緩和することができるため、キャリアとしての信
頼性を向上することが可能となる。また、接合剤を適当
なものを選ぶことによって、比較的低温で接続ができる
ので、生産性が向上し、キャリアのコストを下げること
が可能である。By connecting the metal bumps with a conductive bonding agent in this manner, thermal stress between the chip and the substrate, connection stress, etc. can be alleviated, so that reliability as a carrier can be improved. It will be possible. Further, by selecting an appropriate bonding agent, connection can be performed at a relatively low temperature, so that productivity can be improved and carrier cost can be reduced.
【００２９】[0029]
【発明の効果】以上説明したように本発明は、チップキ
ャリアの基板の内部配線をチップ端子から、基板外の外
部接続端子まで一直線として配線長を最も短くしたた
め、チップキャリア基板内での信号配線長が短くなり、
信号の遅延やノイズが非常に小さくなる。As described above, according to the present invention, since the internal wiring of the substrate of the chip carrier is made straight from the chip terminal to the external connection terminal outside the substrate to minimize the wiring length, the signal wiring in the chip carrier substrate is reduced. The length becomes shorter,
Very little signal delay or noise.
【００３０】また、電源部の配線長も短くなり、電圧降
下が非常に小さくなる。また構造が簡単であるので、製
造が容易であり、コストを下げることができる。また、
同時焼成の必要がないので、同時焼成の不可能な材料の
選択が可能である。また、接続端子の配置する密度がチ
ップと同等にすることが可能となり、非常に大きな実装
密度が得られる。Also, the wiring length of the power supply section is shortened, and the voltage drop is extremely small. Moreover, since the structure is simple, the manufacturing is easy and the cost can be reduced. Also,
Since there is no need for co-firing, it is possible to select materials that cannot be co-fired. Further, the density of the connection terminals arranged can be made equal to that of the chip, and a very large mounting density can be obtained.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例を示す断面図である。FIG. 1 is a sectional view showing an embodiment of the present invention.
【図２】本発明の他の実施例を示す断面図である。FIG. 2 is a sectional view showing another embodiment of the present invention.
【図３】本発明のさらに他の実施例を示す断面図であ
る。FIG. 3 is a sectional view showing still another embodiment of the present invention.
【図４】従来のチップキャリアを示す断面図である。FIG. 4 is a sectional view showing a conventional chip carrier.
【図５】他の従来例を示す図である。FIG. 5 is a diagram showing another conventional example.
１ チップ ２ 基板 ３ 外部接続端子 ４ ヒートシンク ５ 第１金属枠 ６ 第２金属枠 ７ 銀ロー ８ 接着剤 ９ ランド １０ 半田バンプ １１ スルーホール １２ 微小ピン １３ 半田 １４ 導電性接合剤 １５ 金属バンプ １６ リード １７ 内部配線 １８ ロー材 １９ キャップ 1 Chip 2 Board 3 External Connection Terminal 4 Heat Sink 5 First Metal Frame 6 Second Metal Frame 7 Silver Low 8 Adhesive 9 Land 10 Solder Bump 11 Through Hole 12 Micro Pin 13 Solder 14 Conductive Bonding Agent 15 Metal Bump 16 Lead 17 Internal wiring 18 Brazing material 19 Cap
Claims (3)
Ｃチップを搭載した配線基板とを含むチップキャリアで
あって、 前記配線基板は、前記接続端子に対応したチップ接続端
子を一表面に有し、この表面に対する裏面には前記チッ
プ接続端子に対応した外部接続端子が形成され、 前記チップ接続端子と前記外部接続端子とは、前記配線
基板内において各々一直線の導体配線で接続されている
ことを特徴とするチップキャリア構造。1. An IC chip having a connection terminal, said I
A chip carrier including a wiring board on which a C chip is mounted, wherein the wiring board has chip connection terminals corresponding to the connection terminals on one surface, and a back surface with respect to the surface corresponds to the chip connection terminals. A chip carrier structure, wherein external connection terminals are formed, and the chip connection terminals and the external connection terminals are connected to each other by straight conductor wirings in the wiring board.
チップからの熱を逃がすためのキャップを有することを
特徴とする請求項１に記載のチップキャリア構造。2. The IC is sealed while the IC chip is sealed.
The chip carrier structure according to claim 1, further comprising a cap for releasing heat from the chip.
バンプ金属の微小ピン又は金属バンプからなることを特
徴とする請求項１，２に記載のチップキャリア構造。3. The chip carrier structure according to claim 1, wherein the connection terminals of the IC chip are made of solder bump metal fine pins or metal bumps.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329586A JPH05144971A (en) | 1991-11-18 | 1991-11-18 | Structure of chip carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329586A JPH05144971A (en) | 1991-11-18 | 1991-11-18 | Structure of chip carrier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144971A true JPH05144971A (en) | 1993-06-11 |
Family
ID=18223010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329586A Pending JPH05144971A (en) | 1991-11-18 | 1991-11-18 | Structure of chip carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144971A (en) |
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