JPH05145407A - カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 複数のパラレル信号を１台のカウンタで計数
可能とする。 【構成】 パラレル信号をシリアル信号に変換し、カウ
ンタ演算回路４およびＲＡＭ７により時分割でシリアル
信号の各々のパルス計数処理を行う。また、計数終了値
との比較処理を比較回路５およびＲＡＭ７により時分割
で行う。制御回路２は上記計数処理，比較処理を時分割
で行うためのタイミング制御を実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス信号の入力個数
を計数し、予め設定された計数終了値に到達したときに
計数終了信号を発生するカウンタに関する。

【０００２】

【従来の技術】従来この種カウンタの代表的な回路構成
を図５に示す。

【０００３】図５において、計数対象の信号が入力され
ると、ラッチ回路１０により一定時間保持（ラッチ）さ
れる。カウンタ演算回路１１はラッチ回路１０から保持
信号が出力される毎に、この出力信号の出力回数を計数
する。より具体的には内部レジスタに現在の計数値を記
憶しておき、ラッチ回路１０の出力信号の入力に応じ
て、上記現在の計数値に“１”を加算し、この加算結果
を新たな現在の計数値として内部レジスタに記憶する。

【０００４】レジスタ１４はカウンタの計数すべき数値
を記憶している。比較回路１５はカウンタ演算回路１１
の計数値とレジスタ１４の設定値（計数終了値）との一
致比較を行い、一致判定が得られたときにレベルオンの
比較結果、すなわち、計数終了信号を発生する。なお、
制御回路１３はクロックジェネレータ１２の発生するク
ロックに基づき、上述の構成各部に対してタイミング信
号を供給する。この例ではカウンタ演算回路１１は初期
値“０”から計数を行うアップカウンタの例であるが、
カウンタ演算回路１１に対して計数すべき数値を現在の
計数値として与え、計数値を“１”ずつ減算し、計数値
が計数終了値“０”になったときに計数終了信号を発生
するダウンカウンタも知られている。

【０００５】このようなカウンタは位置決めシステムや
プログラマブルコントローラにおいて多数用いられる。

【０００６】

【発明が解決しようとする課題】しかしながら、図５の
回路例では１つのカウウンタの構成部品の点数が６点有
り、カウンタの設置台数が増える程、これら構成部品の
点数も増大するため、カウンタを使用する装置の小型化
に支障をきたしていた。

【０００７】そこで、本発明の目的は、上述の点に鑑み
て、１台で複数台のカウンタの機能を有するカウンタを
提供することにある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために、第１の発明は、発生パルスが計数対象となる
複数の信号を入力し、当該複数の信号をパラレル／シリ
アル変換するパラレル／シリアル変換回路と、前記複数
の信号のそれぞれに対応させた前記発生パルスについて
の現在の計数結果を記憶しておくための第１記憶回路
と、該第１記憶回路に格納された現在の計数結果を前記
パラレル／シリアル変換回路によりシリアル変換された
信号の順に同期させて読出す第１制御回路と、前記パラ
レル／シリアル変換回路によりシリアル変換された信号
を、ビット値を表わす信号とみなし、前記第１制御回路
により読出された現在の計数値と、前記シリアル変換さ
れた信号の示すビット値の加算または減算のいずれか一
方のビット演算を順次に行う演算回路と、該演算回路の
ビット演算結果を新たな前記現在の計数結果として、順
次に前記第１の記憶回路に書き込む第２制御回路とを具
えたことを特徴とする。

【０００９】第２の発明は、第１の発明に加えて、前記
複数の信号のそれぞれについての計数終了値を記憶して
おく第２記憶回路と、該第２記憶回路の計数終了値を前
記シリアル変換された信号の順に同期させて読出す第３
制御回路と、当該読出された計数終了値と、前記演算回
路のビット演算結果との一致比較を行い、一致判定結果
が得られた場合に、比較判定結果を示す一致有無信号を
計数終了信号として出力する比較回路と、該比較回路か
ら出力される前記一致有無信号を前記複数の信号に対応
させたパラレル信号に変換するシリアル／パラレル変換
回路とをさらに具えたことを特徴とする。

【００１０】

【作用】第１の発明では、複数の入力信号中の発生パル
スが１台の演算回路により計数され、その計数結果が時
分割信号の形態で演算回路から出力される。第２の発明
では、計数終了値と上記計数結果との比較処理も１台の
比較回路により時分割的に行われる。

【００１１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１２】図１は本発明実施例の回路構成を示す。

【００１３】図１において、パラレル／シリアル変換回
路３に対して、計数対象の第０〜第ｎの外部入力信号を
入力するための信号線が接続されている。パラレル／シ
リアル変換回路３は第０〜第ｎの外部入力を所定時間保
持し、制御回路２の発生する第１タイミング信号に同期
して、第０〜第ｎの外部入力をパラレル／シリアル変換
する。

【００１４】ランダムアクセスメモリ（ＲＡＭ）７には
シリアル変換される第０〜第ｎの外部入力の順序に対応
させて第０〜第ｎの計数終了値（以後設定値と称す）が
予め格納されている。

【００１５】また、後述のカウンタ演算回路の第０〜第
ｎの計数値を上述の外部入力に対応させて記憶しておく
記憶領域もＲＡＭ７に設けられている。制御回路２の発
生するアドレス信号，読み／書き信号により、ＲＡＭ７
に対してカウンタ演算回路４の計数値を順次に書き込む
と共に、ＲＡＭ７に記憶された設定値を順次に読出す。

【００１６】比較回路５はカウンタ演算回路４の計数値
とＲＡＭ７から読出された設定値の一致比較を行う。

【００１７】シリアル／パラレル変換回路６は比較回路
５から時系列的（シリアル的）に出力される一致有無判
定信号をシリアル／パラレル変換する。

【００１８】本実施例の特徴は、複数のパルス信号（外
部入力）の計数処理および設定値に対する比較処理を時
分割的に１台のカウンタ演算回路４および比較回路５に
より行うことにある。

【００１９】以下、図２のタイミングチャートに従って
図１の回路動作を説明する。

【００２０】なお、本実施例における計数対象のパルス
信号の発生間隔はパラレル／シリアル変換回路３の変換
周期よりも長いことを前提とする。

【００２１】パラレル／シリアル変換回路３では現在、
複数の内部レジスタに保持されている外部入力信号を順
次に読出し、図２のタイミングＴ１で第０の外部入力信
号、タイミングＴ２で第１の外部入力信号という順で外
部入力信号を出力して行く。

【００２２】たとえばタイミングＴ１−４で第１の外部
入力線にのみパルス信号が発生した場合、この信号がパ
ラレル／シリアル変換回路内に保持され、タイミングＴ
２でレベルオン（ビット“１”）の信号形態で外部出力
される。

【００２３】一方、ＲＡＭ７は制御回路２が順次に発生
するアドレス信号、Ｒ信号によりタイミングＴ１−１で
第０の計数値（たとえば“１１”２進数）、タイミング
Ｔ２−１で第１の計数値（たとえば“１１００”２進
数）というようにパラレル／シリアル変換回路３から出
力される外部入力信号の種類および出力タイミングに同
期して計数値記憶領域（第１の発明の第１記憶回路）に
格納の計数値（第１の発明の現在の計数値）を、カウン
タ演算回路４に供給する。このときの制御回路２が第１
の発明の第１制御回路として動作する。

【００２４】カウンタ演算回路４はタイミングＴ１−１
でレベルオフ（ビット値“０”）の第０外部入力信号お
よびＲＡＭ７から読出された第０の計数値“１１”を取
り込み両ビット値の加算処理すなわち、“０”＋“１
１”＝“１１”を行って加算結果をＲＡＭ７に保持出力
する。次に、タイミングＴ１−３で制御回路２はＷ信号
およびアドレス信号を発生するので、ＲＡＭ７はカウン
タ演算回路４の加算結果を第０の計数値の記憶領域に更
新記憶する。このときの制御回路２が第１の発明の第２
制御回路として動作する。

【００２５】このようにして、カウンタ演算回路４は、
タイミングＴ２−１で第１の外部入力信号についての加
算処理を行う。第１の外部入力信号はレベルオンのパル
ス信号であるので、パラレル／シリアル変換出力として
レベルオン（ビット値“１”）が得られる。このビット
値とＲＡＭ７の第１の計数値“１１００”との加算が行
われ、加算結果として得られるビット値“１１０１”が
タイミングＴ２−３でＲＡＭ７の第１の計数値の記憶領
域に書き込まれる。

【００２６】以下、カウンタ演算回路４はタイミングＴ
３−１，…Ｔｎ−１で第２の外部入力信号〜第ｎの外部
入力信号とＲＡＭ７の第２〜第ｎの計数値のビット加算
処理を実行し、ＲＡＭ７はタイミングＴ３−３，…Ｔｎ
−３で加算結果を対応の計数値記憶領域に記憶して行
く。

【００２７】他方、ＲＡＭ７の設定値記憶領域（第２の
発明の第２記憶回路）からは、制御回路２のアドレス信
号，Ｒ信号によりタイミング１−２，Ｔ−２，…の順で
第０の設定値、第１の設定値…が読出され、比較回路５
に供給される。比較回路５はこれらの設定値と、カウン
タ演算回路４から順次に出力される加算結果、すなわち
計数値との一致比較を行う。したがって第０〜第ｎの計
数値についての比較判定結果もシリアル信号形態で比較
回路５から出力される。

【００２８】この比較判定結果を示す一致有無信号がや
はりタイミングＴ１−２，２−２の順でシリアル／パラ
レル変換回路６に保持記憶された後、第０〜第ｎのカウ
ントアップ信号線に分配出力（パラレル出力）される。

【００２９】次に、第０〜第ｎの外部入力の中の特定の
外部入力に対してのみ計数処理を行う場合について説明
する。

【００３０】この場合は、指示スイッチ等により計数対
象の外部入力を制御回路２に指示入力する。

【００３１】制御回路２ではカウンタ演算回路４に対し
ての特定の外部入力信号についての加算処理タイミング
および加算結果の記憶タイミングにのみ第２タイミング
信号およびアドレス信号を供給することによりこの１以
上の特定の外部入力信号についてのみの計数処理が可能
となる。第０の外部入力のみの計数を行うようにした動
作タイミングを図３に示しておく。

【００３２】この場合は、第０のカウントアップ信号線
のみを用いればよいのであるが、第１のカウントアップ
信号線〜第ｎのカウントアップ信号線をも用いると、次
のような計数比較処理が可能となる。

【００３３】上述したように、加算演算回路４は第０の
外部入力のみの計数処理（図３のタイミングＴ１０−
１，Ｔ２０−１）を行うので、加算演算回路４からはこ
の計数結果が保持出力される。一方、比較回路５に供給
される設定値は、図３のタイミングＴ１１−１，Ｔ１１
−２の順で、第０の設定値，第１の設定値，第３の設定
値がＲＡＭ７から読出される。

【００３４】このため、比較回路５は、第０の計数値
と、第０〜第ｎの設定値との一致比較を行ってその比較
結果をシリアル／パラレル変換回路を介して第０〜第ｎ
のカウントアップ信号線に出力することになる。

【００３５】このことは、１つの外部入力の計数値を複
数の設定値と一致比較したことにほかならない。

【００３６】逆に、複数の外部入力についての各計数結
果を特定の１以上の設定値と比較させた場合はその設定
値のみをＲＡＭ７から読出し、比較回路５に供給すれば
よい。また、以上の２つの処理を組み合わせることも可
能である。

【００３７】第０の外部入力の計数値を第０，第１の設
定値とそれぞれ比較し、かつ、第２，第３の外部入力の
各計数値を第２の設定値と比較させるようにした動作タ
イミングを図４に示しておく。

【００３８】以上、説明したように、本実施例では、図
１の回路例において部品点数が７点で複数の信号の計数
を行うことができる。このため、従来のように多数の部
品点数を要せずカウンタの必要設置スペースが小さくな
る。また、１以上の特定の信号の計数結果をそれぞれ複
数の設定値と比較したり、複数の信号の計数結果を１つ
の設定値に対して比較することもできると共にこのため
のカウンタに対する設定値の初期処理も簡単である。

【００３９】なお、制御回路２の回路構成については詳
述しなかったが、制御回路２には中央演算処理装置（Ｃ
ＰＵやＭＰＵ）やアドレスカウンタ等を用いた信号発生
回路等タイミング信号の発生タイミングを外部指示に応
じて可変とすることができる周知の回路を用いることが
できる。

【００４０】また、ＲＡＭ７に代りシフトレジスタを用
いることも可能であり、カウンタの使用形態に応じて所
望の回路を用いるとよい。

【００４１】さらに、本実施例では一定の数を計数し、
計数値が計数終了値（到達）したときに計数終了信号を
発生するようにしているが、計数結果のみを出力するカ
ウンタとして用いる場合（第１の発明に相当）は、カウ
ンタ演算回路４の出力信号を外部出力すればよい。この
出力信号は時分割信号の形態で出力されるので、必要が
あれば信号処理回路によりパラレル信号に変換するとよ
い。

【００４２】加えて、本実施例ではアップカウンタに本
発明を適用した例を示しているがダウンカウンタにも本
発明を適用できることは言うまでもない。

【００４３】また、ＲＡＭ７の記憶内容を制御回路２に
より書き換え可能とすると、計数終了値を可変設定する
ことができる。

【００４４】

【発明の効果】以上、説明したように、本発明によれば
１台分のカウンタで、複数台のカウンタと同様の機能を
果たすことができるので、複数のカウンタを使用する機
器を小型，廉価とすることができる。

【図面の簡単な説明】

【図１】本発明実施例の回路構成を示すブロック図であ
る。

【図２】本発明実施例の動作タイミングを示すタイミン
グチャートである。

【図３】本発明実施例の他の動作タイミングを示すタイ
ミングチャートである。

【図４】本発明実施例の他の動作タイミングを示すタイ
ミングチャートである。

【図５】従来例の回路構成を示すブロック図である。

【符号の説明】

１，１２ クロックジェネレータ ２，１３ 制御回路 ３ パラレル／シリアル変換回路 ４，１１ カウンタ演算回路 ５，１５ 比較回路 ６ シリアル／パラレル変換回路 ７ ＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 発生パルスが計数対象となる複数の信号
   を入力し、当該複数の信号をパラレル／シリアル変換す
   るパラレル／シリアル変換回路と、前記複数の信号のそ
   れぞれに対応させた前記発生パルスについての現在の計
   数結果を記憶しておくための第１記憶回路と、 該第１記憶回路に格納された現在の計数結果を前記パラ
   レル／シリアル変換回路によりシリアル変換された信号
   の順に同期させて読出す第１制御回路と、 前記パラレル／シリアル変換回路によりシリアル変換さ
   れた信号を、ビット値を表わす信号とみなし、前記第１
   制御回路により読出された現在の計数値と、前記シリア
   ル変換された信号の示すビット値の加算または減算のい
   ずれか一方のビット演算を順次に行う演算回路と、 該演算回路のビット演算結果を新たな前記現在の計数結
   果として、順次に前記第１の記憶回路に書き込む第２制
   御回路とを具えたことを特徴とするカウンタ。
2. 【請求項２】 前記複数の信号のそれぞれについての計
   数終了値を記憶しておく第２記憶回路と、該第２記憶回
   路の計数終了値を前記シリアル変換された信号の順に同
   期させて読出す第３制御回路と、当該読出された計数終
   了値と、前記演算回路のビット演算結果との一致比較を
   行い、一致判定結果が得られた場合に、比較判定結果を
   示す一致有無信号を計数終了信号として出力する比較回
   路と、該比較回路から出力される前記一致有無信号を前
   記複数の信号に対応させたパラレル信号に変換するシリ
   アル／パラレル変換回路とをさらに具えたことを特徴と
   する請求項１に記載のカウンタ。