JPH05145421A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05145421A JPH05145421A JP3327119A JP32711991A JPH05145421A JP H05145421 A JPH05145421 A JP H05145421A JP 3327119 A JP3327119 A JP 3327119A JP 32711991 A JP32711991 A JP 32711991A JP H05145421 A JPH05145421 A JP H05145421A
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- switch
- switch group
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- 239000003990 capacitor Substances 0.000 abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Logic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】基準電圧発生回路の直列抵抗値を小さくするこ
となくセトリングタイムを短縮する。 【構成】４つの抵抗素子３０の両端のノード３１に一端
が各別に、他端が共通に接続されてノード３１の電位を
出力する第１のスイッチ群１と、対をなす第２，第３の
スイッチ群２，３と、アドレス発生手段４と、アドレス
データを第１のタイミングでラッチし、スイッチ群２，
３のアドレッシングを行なう第１のスイッチ制御手段５
から出力されるアドレスデータを第２のタイミングでラ
ッチし、このアドレスデータに応じてスイッチ群１のア
ドレッシングを行なう第２のスイッチ制御手段２と、ス
イッチ群２，３の共通接続端とスイッチ群１の共通接続
端とをつなぐ開閉スイッチ１３，１４と、スイッチ群
２，３の共通接続端に併設されたプリチャージ用のコン
デンサ１８，１９と、スイッチ１３，１４を必要に応じ
て第１のタイミングで閉じ所定時間後に開制御する制御
回路１５から成る。
となくセトリングタイムを短縮する。 【構成】４つの抵抗素子３０の両端のノード３１に一端
が各別に、他端が共通に接続されてノード３１の電位を
出力する第１のスイッチ群１と、対をなす第２，第３の
スイッチ群２，３と、アドレス発生手段４と、アドレス
データを第１のタイミングでラッチし、スイッチ群２，
３のアドレッシングを行なう第１のスイッチ制御手段５
から出力されるアドレスデータを第２のタイミングでラ
ッチし、このアドレスデータに応じてスイッチ群１のア
ドレッシングを行なう第２のスイッチ制御手段２と、ス
イッチ群２，３の共通接続端とスイッチ群１の共通接続
端とをつなぐ開閉スイッチ１３，１４と、スイッチ群
２，３の共通接続端に併設されたプリチャージ用のコン
デンサ１８，１９と、スイッチ１３，１４を必要に応じ
て第１のタイミングで閉じ所定時間後に開制御する制御
回路１５から成る。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に係
り、特に電源電圧を抵抗比により分圧し所定の基準電圧
を出力する基準電圧発生回路に関する。
り、特に電源電圧を抵抗比により分圧し所定の基準電圧
を出力する基準電圧発生回路に関する。
【０００２】
【従来の技術】この種の抵抗直列接続形の基準電圧発生
回路としては、２2 スケーリングの基準電圧発生回路
が、比較的良く知られている。この２2 スケーリングの
基準電圧発生回路の一例が、図４に示されている。この
図において、電源Ｖref と接地電位との間には、同一抵
抗値Ｒの分圧用の抵抗素子３０が２2 （＝４）個直列に
接続され介装されている。これらの抵抗３０の両端の
（２2 ＋１）＝５箇所のノード３１0 ，３１1 ，３１2
，３１3 ，３１4 には、スイッチ群４０を構成するス
イッチ４１0 ，４１1 ，４１2 ，４１3 ，４１4 の一端
が各別に接続されており、これらのスイッチ４１0 ，４
１1 ，４１2 ，４１3 ，４１4 の他端は相互に共通に接
続されている。一方、アドレスラッチ６０はアドレス発
生回路５０の出力するアドレスを保持し、各ノード３１
に接続されたスイッチ４１0 〜４１4 から成るスイッチ
群４０にアドレッシングを行い、所定の電位のノードに
接続されるスイッチ４１を選択して導通状態にすること
により、電源電圧Ｖref に対してスケーリングが行なわ
れ、ノード３１0 ，３１1 ，３１2 ，３１3 ，３１4 に
おいて、０，１／４Ｖref ，２／４Ｖref ，３／４Ｖre
f ，Ｖref の基準電圧が得られ、この基準電圧がスイッ
チ４１0 〜４１4の共通接続端から出力端子ＶOUT に出
力されていた。
回路としては、２2 スケーリングの基準電圧発生回路
が、比較的良く知られている。この２2 スケーリングの
基準電圧発生回路の一例が、図４に示されている。この
図において、電源Ｖref と接地電位との間には、同一抵
抗値Ｒの分圧用の抵抗素子３０が２2 （＝４）個直列に
接続され介装されている。これらの抵抗３０の両端の
（２2 ＋１）＝５箇所のノード３１0 ，３１1 ，３１2
，３１3 ，３１4 には、スイッチ群４０を構成するス
イッチ４１0 ，４１1 ，４１2 ，４１3 ，４１4 の一端
が各別に接続されており、これらのスイッチ４１0 ，４
１1 ，４１2 ，４１3 ，４１4 の他端は相互に共通に接
続されている。一方、アドレスラッチ６０はアドレス発
生回路５０の出力するアドレスを保持し、各ノード３１
に接続されたスイッチ４１0 〜４１4 から成るスイッチ
群４０にアドレッシングを行い、所定の電位のノードに
接続されるスイッチ４１を選択して導通状態にすること
により、電源電圧Ｖref に対してスケーリングが行なわ
れ、ノード３１0 ，３１1 ，３１2 ，３１3 ，３１4 に
おいて、０，１／４Ｖref ，２／４Ｖref ，３／４Ｖre
f ，Ｖref の基準電圧が得られ、この基準電圧がスイッ
チ４１0 〜４１4の共通接続端から出力端子ＶOUT に出
力されていた。
【０００３】図５に、図４の基準電圧発生回路を用い
て、負荷容量Ｃl （図４参照）をチャージした場合の電
位の変化を示す。ここでは、スイッチ４１3 に接続する
ノードの電位Ｖ3 と、スイッチ４１4 に接続するノード
の電位Ｖ4 、スイッチ４１1 および４１2 に接続するノ
ードの電位Ｖ1 およびＶ2 とが図に示すように選択され
ている。アドレス発生回路５０から出力されるスイッチ
４１1 〜４１4 に対するアドレスデータ（ａｄ１〜ａｄ
４）はクロックφT の立ち上がりでアドレスラッチ６０
にラッチされる。
て、負荷容量Ｃl （図４参照）をチャージした場合の電
位の変化を示す。ここでは、スイッチ４１3 に接続する
ノードの電位Ｖ3 と、スイッチ４１4 に接続するノード
の電位Ｖ4 、スイッチ４１1 および４１2 に接続するノ
ードの電位Ｖ1 およびＶ2 とが図に示すように選択され
ている。アドレス発生回路５０から出力されるスイッチ
４１1 〜４１4 に対するアドレスデータ（ａｄ１〜ａｄ
４）はクロックφT の立ち上がりでアドレスラッチ６０
にラッチされる。
【０００４】図５に示す如く初期状態として、負荷容量
Ｃl が電位Ｖ3にチャージされているとすると、クロッ
クφT のＡ点での立ち上がりを受けて、負荷容量Ｃl の
電位は、時定数（Ｒ×Ｃl） で電位Ｖ4 までチャージア
ップされる。次に、クロックφT のＢ点での立ち上がり
を受けて、負荷容量Ｃl の電位はやはり時定数ＲＣlで
電位Ｖ3 までディスチャージされる。以下同様に、チャ
ージアップとディスチャージを行い、負荷容量Ｃl の電
位は図示のように変化する。
Ｃl が電位Ｖ3にチャージされているとすると、クロッ
クφT のＡ点での立ち上がりを受けて、負荷容量Ｃl の
電位は、時定数（Ｒ×Ｃl） で電位Ｖ4 までチャージア
ップされる。次に、クロックφT のＢ点での立ち上がり
を受けて、負荷容量Ｃl の電位はやはり時定数ＲＣlで
電位Ｖ3 までディスチャージされる。以下同様に、チャ
ージアップとディスチャージを行い、負荷容量Ｃl の電
位は図示のように変化する。
【０００５】
【発明が解決しようとする課題】上述した従来の基準電
圧発生回路にあっては、セトリングタイムが抵抗値Ｒと
負荷容量Ｃl とで決定されることから、このセトリング
タイムが長くなりがちであるという不都合があり、ま
た、このセトリングタイムを小さくする１つの手段とし
て抵抗素子の抵抗値Ｒを小さくする事が考えられるが、
かかる場合には直列抵抗を流れる電流が大きくなり過ぎ
るという不都合が生じるおそれがあった。
圧発生回路にあっては、セトリングタイムが抵抗値Ｒと
負荷容量Ｃl とで決定されることから、このセトリング
タイムが長くなりがちであるという不都合があり、ま
た、このセトリングタイムを小さくする１つの手段とし
て抵抗素子の抵抗値Ｒを小さくする事が考えられるが、
かかる場合には直列抵抗を流れる電流が大きくなり過ぎ
るという不都合が生じるおそれがあった。
【０００６】また、この従来の基準電圧発生回路を逐次
比較Ａ／Ｄ変換器に用いた場合、入力アナログ電圧をバ
イナリーサーチによってデジタルデータに変換する際
に、基準電圧のセトリングタイムの遅れにより、Ａ／Ｄ
変換精度の悪化を招くという不都合もあった。
比較Ａ／Ｄ変換器に用いた場合、入力アナログ電圧をバ
イナリーサーチによってデジタルデータに変換する際
に、基準電圧のセトリングタイムの遅れにより、Ａ／Ｄ
変換精度の悪化を招くという不都合もあった。
【０００７】
【発明の目的】本発明の目的は、かかる従来技術の有す
る不都合を改善し、抵抗値小さくすることなくセトリン
グタイムを短縮できる基準電圧発生回路を提供すること
にある。
る不都合を改善し、抵抗値小さくすることなくセトリン
グタイムを短縮できる基準電圧発生回路を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の基準電圧発生回
路は、電源と接地電位との間に挿入され相互に直列接続
されたｎ本の分圧用の抵抗素子と、これらの抵抗素子の
両端の（ｎ＋１）個のノードの内少なくとも２箇所にそ
れぞれの一端が各別に接続され他端が共通に接続される
とともに導通されることによりそれぞれのノードの電位
を出力端子から出力する２以上のスイッチから成る第１
のスイッチ群と、この第１のスイッチ群を構成する各ス
イッチが接続された各ノードにそれぞれの一端が各別に
接続され他端が共通に接続された２以上のスイッチから
成る第２のスイッチ群と、第２のスイッチ群へのアドレ
スデータを発生するアドレス発生手段と、このアドレス
発生手段から出力されるアドレスデータを第１のタイミ
ングでラッチしこのアドレスデータに応じて第２のスイ
ッチ群の中から対応するスイッチを選択して導通状態と
する第１のスイッチ制御手段と、この第１のスイッチ制
御手段から第２のスイッチ群へ出力されるアドレスデー
タを第１のタイミングと異なる第２のタイミングでラッ
チしこのアドレスデータに応じて第１のスイッチ群の中
から対応するスイッチを選択して導通状態とする第２の
スイッチ制御手段と、第２のスイッチ群の共通接続端と
第１のスイッチ群の共通接続端との間に介装され当該両
者間を接続あるいは非接続状態とする回路開閉手段と、
第２のスイッチ群の共通接続端と接地電位との間に挿入
されたプリチャージ用の容量素子と、回路開閉手段を必
要に応じて第１のタイミングで閉制御するとともに所定
時間後に開制御する開閉手段制御回路と、を少なくとも
備えて構成されている。
路は、電源と接地電位との間に挿入され相互に直列接続
されたｎ本の分圧用の抵抗素子と、これらの抵抗素子の
両端の（ｎ＋１）個のノードの内少なくとも２箇所にそ
れぞれの一端が各別に接続され他端が共通に接続される
とともに導通されることによりそれぞれのノードの電位
を出力端子から出力する２以上のスイッチから成る第１
のスイッチ群と、この第１のスイッチ群を構成する各ス
イッチが接続された各ノードにそれぞれの一端が各別に
接続され他端が共通に接続された２以上のスイッチから
成る第２のスイッチ群と、第２のスイッチ群へのアドレ
スデータを発生するアドレス発生手段と、このアドレス
発生手段から出力されるアドレスデータを第１のタイミ
ングでラッチしこのアドレスデータに応じて第２のスイ
ッチ群の中から対応するスイッチを選択して導通状態と
する第１のスイッチ制御手段と、この第１のスイッチ制
御手段から第２のスイッチ群へ出力されるアドレスデー
タを第１のタイミングと異なる第２のタイミングでラッ
チしこのアドレスデータに応じて第１のスイッチ群の中
から対応するスイッチを選択して導通状態とする第２の
スイッチ制御手段と、第２のスイッチ群の共通接続端と
第１のスイッチ群の共通接続端との間に介装され当該両
者間を接続あるいは非接続状態とする回路開閉手段と、
第２のスイッチ群の共通接続端と接地電位との間に挿入
されたプリチャージ用の容量素子と、回路開閉手段を必
要に応じて第１のタイミングで閉制御するとともに所定
時間後に開制御する開閉手段制御回路と、を少なくとも
備えて構成されている。
【０００９】
【第１実施例】以下、本発明の第１実施例を図１ないし
図２に基づいて説明する。
図２に基づいて説明する。
【００１０】図１には、本発明の一実施例の構成が示さ
れている。この実施例は、２2 スケーリングの基準電圧
発生回路についてのものである。この図１に示す実施例
は、電源Ｖref と接地電位との間に挿入され相互に直列
接続された同一抵抗値Ｒの２2 （＝４）本の分圧用の抵
抗素子３０と、これらの抵抗素子３０の両端に（２2＋
１）＝５箇所設けられたノード３１0 ，３１1 ，３１2
，３１3 ，３１4 にその一端が各別に接続されたスイ
ッチから成る第１のスイッチ群１，第２のスイッチ群２
及び第３のスイッチ群３の３つのスイッチ群と、第２及
び第３のスイッチ群２及び３へのアドレスデータを発生
するアドレス発生手段４と、このアドレス発生手段４か
ら出力されるアドレスデータをクロックφS の立ち上が
り（第１のタイミング）でラッチしこのアドレスデータ
に応じて第２のスイッチ群２，第３のスイッチ群３の中
から対応するスイッチを選択して導通状態とする（以
下、必要に応じて「アドレッシングする」と表現する）
第１のスイッチ制御手段５と、クロックφS と同一パル
ス間隔を有し幾分位相のずれたクロックφS の立ち上が
り（第２のタイミング）でこの第１のスイッチ制御手段
５から第２，第３のスイッチ群２，３へ出力されるアド
レスデータをラッチしこのアドレスデータに応じて第１
のスイッチ群１の中から対応するスイッチを選択して導
通状態とする第２のスイッチ制御手段６と、を備えてい
る。
れている。この実施例は、２2 スケーリングの基準電圧
発生回路についてのものである。この図１に示す実施例
は、電源Ｖref と接地電位との間に挿入され相互に直列
接続された同一抵抗値Ｒの２2 （＝４）本の分圧用の抵
抗素子３０と、これらの抵抗素子３０の両端に（２2＋
１）＝５箇所設けられたノード３１0 ，３１1 ，３１2
，３１3 ，３１4 にその一端が各別に接続されたスイ
ッチから成る第１のスイッチ群１，第２のスイッチ群２
及び第３のスイッチ群３の３つのスイッチ群と、第２及
び第３のスイッチ群２及び３へのアドレスデータを発生
するアドレス発生手段４と、このアドレス発生手段４か
ら出力されるアドレスデータをクロックφS の立ち上が
り（第１のタイミング）でラッチしこのアドレスデータ
に応じて第２のスイッチ群２，第３のスイッチ群３の中
から対応するスイッチを選択して導通状態とする（以
下、必要に応じて「アドレッシングする」と表現する）
第１のスイッチ制御手段５と、クロックφS と同一パル
ス間隔を有し幾分位相のずれたクロックφS の立ち上が
り（第２のタイミング）でこの第１のスイッチ制御手段
５から第２，第３のスイッチ群２，３へ出力されるアド
レスデータをラッチしこのアドレスデータに応じて第１
のスイッチ群１の中から対応するスイッチを選択して導
通状態とする第２のスイッチ制御手段６と、を備えてい
る。
【００１１】この内、第１のスイッチ群１は、ノード３
１0 ，３１1 ，３１2 ，３１3 ，３１4 にそれぞれ一端
が各別に接続され他端が相互に共通に接続されるととも
に導通されることによりそれぞれのノードの電位を出力
端子ＶOUT から出力する５つのスイッチ１0 ，１1 ，１
2 ，１3 ，１4 から構成されている。第２のスイッチ群
２は、ノード３１0 ，３１1 ，３１2 ，３１3 ，３１4
にそれぞれの一端が各別に接続され他端が相互に共通に
接続された５つのスイッチ２0 ，２1 ，２2 ，２3 ，２
4から構成されている。また、第３のスイッチ群３は、
各ノード３１0，３１1 ，３１2 ，３１3 ，３１4 にそ
れぞれの一端が各別に接続され他端が相互に共通に接続
された５つのスイッチ３0 ，３1，３2 ，３3 ，３4 か
ら構成されている。
１0 ，３１1 ，３１2 ，３１3 ，３１4 にそれぞれ一端
が各別に接続され他端が相互に共通に接続されるととも
に導通されることによりそれぞれのノードの電位を出力
端子ＶOUT から出力する５つのスイッチ１0 ，１1 ，１
2 ，１3 ，１4 から構成されている。第２のスイッチ群
２は、ノード３１0 ，３１1 ，３１2 ，３１3 ，３１4
にそれぞれの一端が各別に接続され他端が相互に共通に
接続された５つのスイッチ２0 ，２1 ，２2 ，２3 ，２
4から構成されている。また、第３のスイッチ群３は、
各ノード３１0，３１1 ，３１2 ，３１3 ，３１4 にそ
れぞれの一端が各別に接続され他端が相互に共通に接続
された５つのスイッチ３0 ，３1，３2 ，３3 ，３4 か
ら構成されている。
【００１２】アドレス発生手段４は、第２のスイッチ群
２へのアドレスデータを繰り返し生成し出力するアドレ
ス生成回路７と、第３のスイッチ群３へのアドレスデー
タを繰り返し生成し出力するアドレス生成回路８とから
構成されている。
２へのアドレスデータを繰り返し生成し出力するアドレ
ス生成回路７と、第３のスイッチ群３へのアドレスデー
タを繰り返し生成し出力するアドレス生成回路８とから
構成されている。
【００１３】第１のスイッチ制御手段５は、アドレス発
生手段４を構成するアドレス生成回路７の出力をクロッ
クφS の立ち上がりでラッチし第２のスイッチ群２にア
ドレッシングを行うとともに、後述する第２のスイッチ
制御手段６を構成するマルチプレクサ１１の一方の入力
にデータを出力するアドレスラッチ９と、アドレス生成
回路８の出力をクロックφS の立ち上がりでラッチし第
３のスイッチ群３にアドレッシングを行うとともに、マ
ルチプレクサ１１の他方の入力にデータを出力するアド
レスラッチ１０とを含んで構成されている。
生手段４を構成するアドレス生成回路７の出力をクロッ
クφS の立ち上がりでラッチし第２のスイッチ群２にア
ドレッシングを行うとともに、後述する第２のスイッチ
制御手段６を構成するマルチプレクサ１１の一方の入力
にデータを出力するアドレスラッチ９と、アドレス生成
回路８の出力をクロックφS の立ち上がりでラッチし第
３のスイッチ群３にアドレッシングを行うとともに、マ
ルチプレクサ１１の他方の入力にデータを出力するアド
レスラッチ１０とを含んで構成されている。
【００１４】第１のスイッチ制御手段６は、第１のスイ
ッチ制御手段５を構成するアドレスラッチ９，１０から
第２のスイッチ群２，第３のスイッチ群３へ出力される
アドレスデータを制御信号Ｓに応じて選択し出力するマ
ルチプレクサ１１と、このマルチプレクサ１１からの出
力データをクロックφT の立ち上がりでラッチし第１の
スイッチ群１に対してアドレッシングを行うアドレスラ
ッチ１２とから構成されている。
ッチ制御手段５を構成するアドレスラッチ９，１０から
第２のスイッチ群２，第３のスイッチ群３へ出力される
アドレスデータを制御信号Ｓに応じて選択し出力するマ
ルチプレクサ１１と、このマルチプレクサ１１からの出
力データをクロックφT の立ち上がりでラッチし第１の
スイッチ群１に対してアドレッシングを行うアドレスラ
ッチ１２とから構成されている。
【００１５】また、第２のスイッチ群２の共通接続端と
第１のスイッチ群１の共通接続端との間には、当該両者
間を接続あるいは非接続状態とする回路開閉手段として
の第１の開閉スイッチ１３が、第３のスイッチ群３の共
通接続端と第１のスイッチ群１の共通接続端との間に
は、当該両者間を接続あるいは非接続状態とする別の回
路開閉手段としての第２の開閉スイッチ１４が、それぞ
れ介装されている。これらの開閉スイッチ１３，１４
は、開閉手段制御回路１５により制御されるようになっ
ている。この開閉手段制御回路１５は、制御信号Ｓをそ
のまま一方の入力としクロックφT を他方の入力とする
ＡＮＤ回路１６と、制御信号Ｓのレベルを反転して一方
の入力としクロックφT を他方の入力とするＡＮＤ回路
１７とから構成され、選択信号Ｓに従いクロックφTが
Ｈｉ（ハイ）レベルの間、開閉スイッチ１３もしくは１
４をオン状態にすべく制御を行い、クロックφT がＬｏ
（ロー）レベルになると開閉スイッチ１３もしくは１４
をオフ状態とする。
第１のスイッチ群１の共通接続端との間には、当該両者
間を接続あるいは非接続状態とする回路開閉手段として
の第１の開閉スイッチ１３が、第３のスイッチ群３の共
通接続端と第１のスイッチ群１の共通接続端との間に
は、当該両者間を接続あるいは非接続状態とする別の回
路開閉手段としての第２の開閉スイッチ１４が、それぞ
れ介装されている。これらの開閉スイッチ１３，１４
は、開閉手段制御回路１５により制御されるようになっ
ている。この開閉手段制御回路１５は、制御信号Ｓをそ
のまま一方の入力としクロックφT を他方の入力とする
ＡＮＤ回路１６と、制御信号Ｓのレベルを反転して一方
の入力としクロックφT を他方の入力とするＡＮＤ回路
１７とから構成され、選択信号Ｓに従いクロックφTが
Ｈｉ（ハイ）レベルの間、開閉スイッチ１３もしくは１
４をオン状態にすべく制御を行い、クロックφT がＬｏ
（ロー）レベルになると開閉スイッチ１３もしくは１４
をオフ状態とする。
【００１６】更に、第２のスイッチ群２の共通接続端と
接地電位との間には、容量ＣP1のプリチャージ用の容量
素子としてのコンデンサ１８が挿入され、第３のスイッ
チ群３の共通接続端と接地電位との間には、容量ＣP2の
プリチャージ用の容量素子としてのコンデンサ１９が挿
入されている。
接地電位との間には、容量ＣP1のプリチャージ用の容量
素子としてのコンデンサ１８が挿入され、第３のスイッ
チ群３の共通接続端と接地電位との間には、容量ＣP2の
プリチャージ用の容量素子としてのコンデンサ１９が挿
入されている。
【００１７】次に、上述のようにして構成された本第１
実施例の動作について、図２のタイミングチャートを参
照しつつ説明する。
実施例の動作について、図２のタイミングチャートを参
照しつつ説明する。
【００１８】ここでは、負荷容量Ｃl （図１参照）を出
力端子ＶOUTに接続した場合について説明するものと
し、スイッチ１1 〜１4 に接続する電位をＶ1 〜Ｖ4 と
し、これらの電位を対応するアドレスデータａｄ１〜ａ
ｄ４を用いて選択するようになっている。また、マルチ
プレクサ１１は選択信号ＳがＨｉレベルのときアドレス
ラッチ９の出力を、Ｌｏレベルの時アドレスラッチ１０
の出力を選択して、アドレスラッチ１２に出力するもの
とする。アドレス生成回路７は、アドレスデータａｄ３
及びａｄ４を、アドレス生成回路８は、アドレスデータ
ａｄ１及びａｄ２を繰り返し生成している。これらのア
ドレスデータａｄ３，ａｄ４及びａｄ１，ａｄ２は、タ
イミングチャートに示すようにクロックφT の立ち上が
りで変化する。アドレスラッチ９及び１０はクロッック
φS の立ち上がりでアドレスデータをラッチする。ま
た、アドレスラッチ１２はクロックφT の立ち上がりで
マルチプレクサ９の出力，即ち選択されたアドレスラッ
チ９又は１０の出力をラッチするようになっている。
力端子ＶOUTに接続した場合について説明するものと
し、スイッチ１1 〜１4 に接続する電位をＶ1 〜Ｖ4 と
し、これらの電位を対応するアドレスデータａｄ１〜ａ
ｄ４を用いて選択するようになっている。また、マルチ
プレクサ１１は選択信号ＳがＨｉレベルのときアドレス
ラッチ９の出力を、Ｌｏレベルの時アドレスラッチ１０
の出力を選択して、アドレスラッチ１２に出力するもの
とする。アドレス生成回路７は、アドレスデータａｄ３
及びａｄ４を、アドレス生成回路８は、アドレスデータ
ａｄ１及びａｄ２を繰り返し生成している。これらのア
ドレスデータａｄ３，ａｄ４及びａｄ１，ａｄ２は、タ
イミングチャートに示すようにクロックφT の立ち上が
りで変化する。アドレスラッチ９及び１０はクロッック
φS の立ち上がりでアドレスデータをラッチする。ま
た、アドレスラッチ１２はクロックφT の立ち上がりで
マルチプレクサ９の出力，即ち選択されたアドレスラッ
チ９又は１０の出力をラッチするようになっている。
【００１９】初期状態として、図２に示すように、コン
デンサ１８が電位Ｖ3に、コンデンサ１９が電位Ｖ2
に、負荷容量Ｃl が電位Ｖ4 にチャージされているもの
とする。まず、クロックφT のＡ点での立ち上がりでＡ
ＮＤ回路１６の出力がＨｉとなり、開閉スイッチ１３が
オン状態となり、負荷容量Ｃl の電位はチャージシェア
により、ＣP1／（Ｃl ＋ＣP1）・（Ｖ4 −Ｖ3 ）の電圧
分急速にディスチャージされる。（この時、アドレスラ
ッチ１２は、ａｄ３をラッチし、スイッチ１3 が選択さ
れオン状態となっている。）今、容量ＣP1を負荷容量Ｃ
l の１０倍と仮定すると、所定の電位変化の約９０％を
チャージシェアによりディスチャージする事となる。
デンサ１８が電位Ｖ3に、コンデンサ１９が電位Ｖ2
に、負荷容量Ｃl が電位Ｖ4 にチャージされているもの
とする。まず、クロックφT のＡ点での立ち上がりでＡ
ＮＤ回路１６の出力がＨｉとなり、開閉スイッチ１３が
オン状態となり、負荷容量Ｃl の電位はチャージシェア
により、ＣP1／（Ｃl ＋ＣP1）・（Ｖ4 −Ｖ3 ）の電圧
分急速にディスチャージされる。（この時、アドレスラ
ッチ１２は、ａｄ３をラッチし、スイッチ１3 が選択さ
れオン状態となっている。）今、容量ＣP1を負荷容量Ｃ
l の１０倍と仮定すると、所定の電位変化の約９０％を
チャージシェアによりディスチャージする事となる。
【００２０】次にクロックφT がＢ点で立ち下がるまで
の間、負荷容量Ｃl は時定数：〔（Ｃl ＋ＣP1）×Ｒ〕
で徐々にディスチャージされるが、Ｂ点でＡＮＤ回路１
６の出力がＬｏレベルとなるため、開閉スイッチ１３が
オフ状態になって、コンデンサ１８の容量ＣP1が切り離
される。このため、負荷容量Ｃl は、これ以降は時定
数：（Ｃl ×Ｒ）でディスチャージされる。
の間、負荷容量Ｃl は時定数：〔（Ｃl ＋ＣP1）×Ｒ〕
で徐々にディスチャージされるが、Ｂ点でＡＮＤ回路１
６の出力がＬｏレベルとなるため、開閉スイッチ１３が
オフ状態になって、コンデンサ１８の容量ＣP1が切り離
される。このため、負荷容量Ｃl は、これ以降は時定
数：（Ｃl ×Ｒ）でディスチャージされる。
【００２１】一方、Ｃ点でクロックφS が立ち上がる
と、アドレスラッチ９がアドレス生成回路７からのアド
レスデータａｄ４をラッチするので、スイッチ２4 がオ
ン状態となり、コンデンサ１８は、時定数：（ＣP1×
Ｒ）で電位Ｖ4 にチャージアップされる。
と、アドレスラッチ９がアドレス生成回路７からのアド
レスデータａｄ４をラッチするので、スイッチ２4 がオ
ン状態となり、コンデンサ１８は、時定数：（ＣP1×
Ｒ）で電位Ｖ4 にチャージアップされる。
【００２２】次にクロックφT がＤ点で立ち上がると、
アドレスラッチ１２は、ａｄ４をラッチし、スイッチ１
4 が選択されオン状態となり、前と同様に、開閉スイッ
チ１３がオン状態となる。この時、コンデンサ１８は、
前述の如く電位Ｖ4 にチャージされているので、負荷容
量Ｃl の電位はチャージアップによりＣP1／（Ｃl ＋Ｃ
P1）・（Ｖ1−Ｖ3 ）の電圧分急速にチャージアップさ
れる。
アドレスラッチ１２は、ａｄ４をラッチし、スイッチ１
4 が選択されオン状態となり、前と同様に、開閉スイッ
チ１３がオン状態となる。この時、コンデンサ１８は、
前述の如く電位Ｖ4 にチャージされているので、負荷容
量Ｃl の電位はチャージアップによりＣP1／（Ｃl ＋Ｃ
P1）・（Ｖ1−Ｖ3 ）の電圧分急速にチャージアップさ
れる。
【００２３】以下選択信号ＳがＬｏレベルとなった状態
でも同様の動作が行なわれ、コンデンサ１９の容量ＣP2
と負荷容量Ｃl とのチャージシェアにより急速にチャー
ジアップないしディスチャージが行なわれる。
でも同様の動作が行なわれ、コンデンサ１９の容量ＣP2
と負荷容量Ｃl とのチャージシェアにより急速にチャー
ジアップないしディスチャージが行なわれる。
【００２４】以上説明したように、本第１実施例による
と、負荷容量とプリチャージ用のコンデンサとのチャー
ジシェアにより所定の設定電位近くまでチャージまたは
ディスチャージが急速に行なわれるので、従来と同じ抵
抗値の抵抗素子を用いてもセトリングタイムを大幅に短
縮できる。
と、負荷容量とプリチャージ用のコンデンサとのチャー
ジシェアにより所定の設定電位近くまでチャージまたは
ディスチャージが急速に行なわれるので、従来と同じ抵
抗値の抵抗素子を用いてもセトリングタイムを大幅に短
縮できる。
【００２５】なお、この第１実施例では、選択信号のＳ
のレベルを途中で切り替えて、所定のレベルを得る場合
を例示したが、いずれか一方のレベルに固定してアドレ
ス生成回路の設定データを変えることによっても所定の
電位を得る事ができる。
のレベルを途中で切り替えて、所定のレベルを得る場合
を例示したが、いずれか一方のレベルに固定してアドレ
ス生成回路の設定データを変えることによっても所定の
電位を得る事ができる。
【００２６】
【第２実施例】次に、本発明の第２実施例を図３に基づ
いて説明する。ここで、前述した第１実施例と同一もし
くは同等の構成部分については同一の符号を付すと共
に、その説明を簡略にしあるいは省略するものとする。
いて説明する。ここで、前述した第１実施例と同一もし
くは同等の構成部分については同一の符号を付すと共
に、その説明を簡略にしあるいは省略するものとする。
【００２７】この第２実施例は、選択信号Ｓを切り替え
る事が有効な他の例であり、本発明の基準電圧発生回路
を逐次比較形Ａ／Ｄ変換器に応用した場合の例である。
この図３に示す実施例は、前述した第１実施例における
アドレス発生手段４に替えてアドレス発生手段２０が設
けられている点に特徴を有する。
る事が有効な他の例であり、本発明の基準電圧発生回路
を逐次比較形Ａ／Ｄ変換器に応用した場合の例である。
この図３に示す実施例は、前述した第１実施例における
アドレス発生手段４に替えてアドレス発生手段２０が設
けられている点に特徴を有する。
【００２８】即ち、このアドレス発生手段２０は、アド
レスデータａｄ０又はａｄ１を制御信号Ｓに応じて出力
するアドレス生成回路２１と、このアドレス生成回路２
１の出力を入力し後述するようにして修飾し、別のアド
レスデータを生成し出力するアドレス修飾回路２２とを
含んで構成されている。その他の構成は、前述した第１
実施例と同様となっている。
レスデータａｄ０又はａｄ１を制御信号Ｓに応じて出力
するアドレス生成回路２１と、このアドレス生成回路２
１の出力を入力し後述するようにして修飾し、別のアド
レスデータを生成し出力するアドレス修飾回路２２とを
含んで構成されている。その他の構成は、前述した第１
実施例と同様となっている。
【００２９】次に、本実施例の動作を説明する。ここで
は負荷容量Ｃl （本実施例の場合には入力アナログ電圧
のサンプリング容量に相当する。）を出力端子ＶOUT に
接続し、スイッチ１0 〜１3 に接続する電位Ｖ0 〜Ｖ3
を各々に対応するアドレスデータａｄ０〜ａｄ３を用い
て選択するようになっている。
は負荷容量Ｃl （本実施例の場合には入力アナログ電圧
のサンプリング容量に相当する。）を出力端子ＶOUT に
接続し、スイッチ１0 〜１3 に接続する電位Ｖ0 〜Ｖ3
を各々に対応するアドレスデータａｄ０〜ａｄ３を用い
て選択するようになっている。
【００３０】公知のとおり、逐次比較形Ａ／Ｄ変換器に
おいては、外部から入力されるアナログ電圧に対し、基
準電圧発生回路を用いてバイナリーサーチを行い、入力
されたアナログ電圧に対するデジタル値を得ている。従
って、本第２実施例では、初期状態としてアドレス生成
回路２１にはａｄ０（デジタル値００）を、アドレスラ
ッチ１２にはａｄ１（デジタル値０１）が設定されてい
るものとする。
おいては、外部から入力されるアナログ電圧に対し、基
準電圧発生回路を用いてバイナリーサーチを行い、入力
されたアナログ電圧に対するデジタル値を得ている。従
って、本第２実施例では、初期状態としてアドレス生成
回路２１にはａｄ０（デジタル値００）を、アドレスラ
ッチ１２にはａｄ１（デジタル値０１）が設定されてい
るものとする。
【００３１】アドレス修飾回路２２はアドレス生成回路
２１の出力を入力し、現在比較中のビットを「１」と
し、次に比較するビットを「０」とすべく入力アドレス
データを修飾する。従って、アドレスラッチ９にはａｄ
００（デジタル値００）が、アドレスラッチ１０にはａ
ｄ２（デジタル値１０）が各々保持される。選択信号Ｓ
としては入力されたアナログ電圧と出力電圧ＶOUT とを
比較する図示しない比較器の出力を入力し、ＶOUT ＞入
力アナログ電圧の時、選択信号ＳはＨｉレベル、ＶOUT
＜入力アナログ電圧の時選択信号ＳはＬｏレベルとなる
ものとする。マルチプレクサ１１は選択信号ＳがＨレベ
ルの時アドレスラッチ９の出力を、選択信号ＳがＬレベ
ルの時アドレスラッチ１０の出力を選択し、アドレスラ
ッチ１２にアドレスデータを出力する。
２１の出力を入力し、現在比較中のビットを「１」と
し、次に比較するビットを「０」とすべく入力アドレス
データを修飾する。従って、アドレスラッチ９にはａｄ
００（デジタル値００）が、アドレスラッチ１０にはａ
ｄ２（デジタル値１０）が各々保持される。選択信号Ｓ
としては入力されたアナログ電圧と出力電圧ＶOUT とを
比較する図示しない比較器の出力を入力し、ＶOUT ＞入
力アナログ電圧の時、選択信号ＳはＨｉレベル、ＶOUT
＜入力アナログ電圧の時選択信号ＳはＬｏレベルとなる
ものとする。マルチプレクサ１１は選択信号ＳがＨレベ
ルの時アドレスラッチ９の出力を、選択信号ＳがＬレベ
ルの時アドレスラッチ１０の出力を選択し、アドレスラ
ッチ１２にアドレスデータを出力する。
【００３２】例えば、最上位ビットの比較の際ＶOUT ＝
Ｖ1 であり、入力アナログ電圧との比較の結果、ＶOUT
＜入力アナログ電圧とすれば、選択信号ＳはＬｏレベル
となるので開閉スイッチ１４がオンするとともにアドレ
スラッチ１２はａｄ２を入力するため、ＶOUT ＝Ｖ2と
なる。この時の負荷容量Ｃl の電位変化は図２におけ
る、電位Ｖ1 からＶ2 への変化と同様であるのでここで
は説明は省略する。反対に、入力アナログ電圧との比較
の結果、入力アナログ電圧＜出力電圧の場合には、制御
信号Ｓが、ＬからＨに切り替わり、アドレスラッチの出
力であるアドレスデータａｄ０又はａｄ１がマルチプレ
クサ１１で選択され、開閉スイッチ１３が閉じて負荷容
量Ｃl の電位，即ち出力電圧ＶOUT が低下するようにな
っている。この場合の変化も、図２に示すと同様の変化
をする。
Ｖ1 であり、入力アナログ電圧との比較の結果、ＶOUT
＜入力アナログ電圧とすれば、選択信号ＳはＬｏレベル
となるので開閉スイッチ１４がオンするとともにアドレ
スラッチ１２はａｄ２を入力するため、ＶOUT ＝Ｖ2と
なる。この時の負荷容量Ｃl の電位変化は図２におけ
る、電位Ｖ1 からＶ2 への変化と同様であるのでここで
は説明は省略する。反対に、入力アナログ電圧との比較
の結果、入力アナログ電圧＜出力電圧の場合には、制御
信号Ｓが、ＬからＨに切り替わり、アドレスラッチの出
力であるアドレスデータａｄ０又はａｄ１がマルチプレ
クサ１１で選択され、開閉スイッチ１３が閉じて負荷容
量Ｃl の電位，即ち出力電圧ＶOUT が低下するようにな
っている。この場合の変化も、図２に示すと同様の変化
をする。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
負荷容量を出力端子に接続した場合に、プリチャージ用
の容量素子のチャージレベルが当該負荷容量と同一に且
早いタイミングで設定されることから、第２のスイッチ
制御手段により出力電圧のレベル，即ち負荷容量のチャ
ージレベルが設定された際にはプリチャージ用の容量素
子が目的の設定電位にチャージされている。このため、
第２のスイッチ制御手段の出力電圧レベル設定と同時に
開閉手段制御回路により開閉スイッチが閉制御された場
合には、負荷容量とプリチャージ用容量素子とのチャー
ジシェアにより所定の設定電位近くまで急速にチャージ
アップまたはディスチャージが行なわれ、使用する分圧
用の抵抗素子の抵抗値を小さくする事なくセトリングタ
イムを大幅に短縮できるという従来にない優れた基準電
圧発生回路を提供することができる。
負荷容量を出力端子に接続した場合に、プリチャージ用
の容量素子のチャージレベルが当該負荷容量と同一に且
早いタイミングで設定されることから、第２のスイッチ
制御手段により出力電圧のレベル，即ち負荷容量のチャ
ージレベルが設定された際にはプリチャージ用の容量素
子が目的の設定電位にチャージされている。このため、
第２のスイッチ制御手段の出力電圧レベル設定と同時に
開閉手段制御回路により開閉スイッチが閉制御された場
合には、負荷容量とプリチャージ用容量素子とのチャー
ジシェアにより所定の設定電位近くまで急速にチャージ
アップまたはディスチャージが行なわれ、使用する分圧
用の抵抗素子の抵抗値を小さくする事なくセトリングタ
イムを大幅に短縮できるという従来にない優れた基準電
圧発生回路を提供することができる。
【００３４】なお、上記第１及び第２実施例では、第
１，第２のスイッチ群の他に第３のスイッチ群が設けら
れ、第１のスイッチ制御手段が第３のスイッチ群をも制
御する場合を例示したが、本発明は必ずしもこれに限定
されるものではなく、出力電圧設定のための第１のスイ
ッチ群の他に、プリチャージ用の容量素子をチャージす
るための他のスイッチ群が一つあれば十分であり、ま
た、制御の仕方も上記のような制御信号によるものでな
くてもよく、要は、出力電圧の設定と同時に第１のスイ
ッチ群の共通接続端と他のスイッチ群の共通接続端間が
導通される前に、プリチャージ用の容量素子が目的とす
る電圧（電位）に設定されるような構成であれば良い。
１，第２のスイッチ群の他に第３のスイッチ群が設けら
れ、第１のスイッチ制御手段が第３のスイッチ群をも制
御する場合を例示したが、本発明は必ずしもこれに限定
されるものではなく、出力電圧設定のための第１のスイ
ッチ群の他に、プリチャージ用の容量素子をチャージす
るための他のスイッチ群が一つあれば十分であり、ま
た、制御の仕方も上記のような制御信号によるものでな
くてもよく、要は、出力電圧の設定と同時に第１のスイ
ッチ群の共通接続端と他のスイッチ群の共通接続端間が
導通される前に、プリチャージ用の容量素子が目的とす
る電圧（電位）に設定されるような構成であれば良い。
【図１】本発明の第１実施例の構成を示すブロック図で
ある。
ある。
【図２】図１の動作説明のためのタイミングチャートで
ある。
ある。
【図３】本発明の第２実施例の構成を示すブロック図で
ある。
ある。
【図４ないし図５】従来例を示す説明図である。
１ 第１のスイッチ群 ２ 第２のスイッチ群 ４ アドレス発生手段 ５ 第１のスイッチ制御手段 ６ 第２のスイッチ制御手段 １３ 回路開閉手段としての開閉スイッチ １５ 開閉手段制御回路 １８ 容量素子としてのコンデンサ ３０ 抵抗素子 ３１ ノード
Claims (1)
- 【請求項１】 電源と接地電位との間に挿入され相互に
直列接続されたｎ本の分圧用の抵抗素子と、これらの抵
抗素子の両端の（ｎ＋１）個のノードの内少なくとも２
箇所にそれぞれの一端が各別に接続され他端が共通に接
続されるとともに導通されることによりそれぞれのノー
ドの電位を出力端子から出力する２以上のスイッチから
成る第１のスイッチ群と、この第１のスイッチ群を構成
する各スイッチが接続された各ノードにそれぞれの一端
が各別に接続され他端が共通に接続された２以上のスイ
ッチから成る第２のスイッチ群と、第２のスイッチ群へ
のアドレスデータを発生するアドレス発生手段と、この
アドレス発生手段から出力されるアドレスデータを第１
のタイミングでラッチしこのアドレスデータに応じて第
２のスイッチ群の中から対応するスイッチを選択して導
通状態とする第１のスイッチ制御手段と、この第１のス
イッチ制御手段から第２のスイッチ群へ出力されるアド
レスデータを前記第１のタイミングと異なる第２のタイ
ミングでラッチしこのアドレスデータに応じて前記第１
のスイッチ群の中から対応するスイッチを選択して導通
状態とする第２のスイッチ制御手段と、前記第２のスイ
ッチ群の共通接続端と第１のスイッチ群の共通接続端と
の間に介装され当該両者間を接続あるいは非接続状態と
する回路開閉手段と、前記第２のスイッチ群の共通接続
端と接地電位との間に挿入されたプリチャージ用の容量
素子と、前記回路開閉手段を必要に応じて前記第１のタ
イミングで閉制御するとともに所定時間後に開制御する
開閉手段制御回路と、を少なくとも備えていることを特
徴とした基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327119A JPH05145421A (ja) | 1991-11-15 | 1991-11-15 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327119A JPH05145421A (ja) | 1991-11-15 | 1991-11-15 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145421A true JPH05145421A (ja) | 1993-06-11 |
Family
ID=18195518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327119A Withdrawn JPH05145421A (ja) | 1991-11-15 | 1991-11-15 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145421A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012070364A (ja) * | 2010-08-27 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| JP2016080807A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
| JP2016090881A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
| US10297222B2 (en) | 2014-12-05 | 2019-05-21 | Seiko Epson Corporation | Driver and electronic device for suppressing a rise or fall in voltage at an output terminal in capacitive driving |
-
1991
- 1991-11-15 JP JP3327119A patent/JPH05145421A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012070364A (ja) * | 2010-08-27 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US8952728B2 (en) | 2010-08-27 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| JP2016080807A (ja) * | 2014-10-15 | 2016-05-16 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
| JP2016090881A (ja) * | 2014-11-07 | 2016-05-23 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
| US10339890B2 (en) | 2014-11-07 | 2019-07-02 | Seiko Epson Corporation | Driver and electronic device |
| US10297222B2 (en) | 2014-12-05 | 2019-05-21 | Seiko Epson Corporation | Driver and electronic device for suppressing a rise or fall in voltage at an output terminal in capacitive driving |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |