JPH05146049A - 負荷状態検出回路 - Google Patents
負荷状態検出回路Info
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- JPH05146049A JPH05146049A JP30740091A JP30740091A JPH05146049A JP H05146049 A JPH05146049 A JP H05146049A JP 30740091 A JP30740091 A JP 30740091A JP 30740091 A JP30740091 A JP 30740091A JP H05146049 A JPH05146049 A JP H05146049A
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- 239000003990 capacitor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【目的】 通常ターンオン時の過電流誤検出を無くす。
【構成】 出力パワーＭＯＳＦＥＴ１と並列にあって、
出力電圧をモニターし、かつ出力オフの時にはモニター
出力をマスクする出力電圧モニター回路４と、出力状態
で出力電圧モニター回路４をヒステリシスをもってオン
・オフするドライブ回路５と、出力状態とゲートドライ
ブ状態より負荷短絡を検出する負荷ショート検出回路６
とで構成する。 【効果】 通常ターンオン時に、出力電圧が、充分上昇
した後に、初めて出力電圧モニター回路４がオンするの
で、過電流誤検出をなくせる。また、ターンオフ時に
は、出力電圧が、過電流検出レベルに達するまでに、ゲ
ートドライブ状態より過電流検出を禁止することで、過
電流誤検出をなくせる。
出力電圧をモニターし、かつ出力オフの時にはモニター
出力をマスクする出力電圧モニター回路４と、出力状態
で出力電圧モニター回路４をヒステリシスをもってオン
・オフするドライブ回路５と、出力状態とゲートドライ
ブ状態より負荷短絡を検出する負荷ショート検出回路６
とで構成する。 【効果】 通常ターンオン時に、出力電圧が、充分上昇
した後に、初めて出力電圧モニター回路４がオンするの
で、過電流誤検出をなくせる。また、ターンオフ時に
は、出力電圧が、過電流検出レベルに達するまでに、ゲ
ートドライブ状態より過電流検出を禁止することで、過
電流誤検出をなくせる。
Description
【０００１】
【産業上の利用分野】この発明は負荷状態検出回路に関
し、特に過電流検出、負荷ショート検出回路に関する。
し、特に過電流検出、負荷ショート検出回路に関する。
【０００２】
【従来の技術】出力部にパワースイッチング素子を用い
た出力回路において負荷に過電流が流れた時、出力電流
を制限するための信号を検出する負荷状態検出回路があ
る。従来、この種の負荷状態検出回路は図３に示すよう
に電流検出抵抗ｒ１と、出力端子間の電流検出スイッチ
ング素子１５のコントロール信号を出力素子１のドライ
ブ信号と同一にしている。出力オン状態では、電流検出
スッチング素子１５はオン状態なので節点Ｐは、出力電
圧を反映する。従って、出力に過電流が流れた時、出力
電圧の降下はそのまま節点Ｐに出力され、この信号を基
準電圧Ｖｒｅｆ５と比較することで過電流を検出してい
た。
た出力回路において負荷に過電流が流れた時、出力電流
を制限するための信号を検出する負荷状態検出回路があ
る。従来、この種の負荷状態検出回路は図３に示すよう
に電流検出抵抗ｒ１と、出力端子間の電流検出スイッチ
ング素子１５のコントロール信号を出力素子１のドライ
ブ信号と同一にしている。出力オン状態では、電流検出
スッチング素子１５はオン状態なので節点Ｐは、出力電
圧を反映する。従って、出力に過電流が流れた時、出力
電圧の降下はそのまま節点Ｐに出力され、この信号を基
準電圧Ｖｒｅｆ５と比較することで過電流を検出してい
た。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
の負荷状態検出回路は、電流検出スイッチング素子のコ
ントロール信号が直接、出力素子のドライブ信号につな
がっていたため、通常の出力ターンオン時に、ゲートド
ライブ回路の立上りに対する出力端子電圧の立上り遅れ
から電流検出スイッチング素子１５のゲート・ソース間
に電位差が生じ、また素子サイズの違いから、電流検出
スイッキング素子１５のスイッチング時間が出力素子の
それより早いため、出力立上り遅延の中間的な出力電圧
をモニターし、比較器で過電流と誤検出する欠点があっ
た。
の負荷状態検出回路は、電流検出スイッチング素子のコ
ントロール信号が直接、出力素子のドライブ信号につな
がっていたため、通常の出力ターンオン時に、ゲートド
ライブ回路の立上りに対する出力端子電圧の立上り遅れ
から電流検出スイッチング素子１５のゲート・ソース間
に電位差が生じ、また素子サイズの違いから、電流検出
スイッキング素子１５のスイッチング時間が出力素子の
それより早いため、出力立上り遅延の中間的な出力電圧
をモニターし、比較器で過電流と誤検出する欠点があっ
た。
【０００４】
【課題を解決するための手段】負荷の電流を入力信号に
よって制御する出力パワーＭＯＳＦＥＴを有する出力回
路において、前記出力パワーＭＯＳＦＥＴに並列に接続
した出力電圧モニター回路と、電源とＧＮＤ間に接続し
たドライブ回路と、前記入力信号を遅延させた信号と前
記ドライブ回路の出力信号とにもとづき負荷ショート信
号を送出する負荷ショート検出回路とを有し、前記出力
電圧モニター回路は前記ドライブ回路の出力信号により
ドライブされて、出力端子電圧をモニターしてその電圧
を基準電圧と比較して過電流信号を送出する比較器に出
力するモニター電圧端子を有し、かつ、前記入力信号
が、ＯＦＦ信号時モニター電圧の送出を禁止する手段を
有し、前記ドライブ回路は前記出力端子電圧を入力信号
とするヒステレシスをもった反転回路であることを特徴
とする負荷状態検出回路である。
よって制御する出力パワーＭＯＳＦＥＴを有する出力回
路において、前記出力パワーＭＯＳＦＥＴに並列に接続
した出力電圧モニター回路と、電源とＧＮＤ間に接続し
たドライブ回路と、前記入力信号を遅延させた信号と前
記ドライブ回路の出力信号とにもとづき負荷ショート信
号を送出する負荷ショート検出回路とを有し、前記出力
電圧モニター回路は前記ドライブ回路の出力信号により
ドライブされて、出力端子電圧をモニターしてその電圧
を基準電圧と比較して過電流信号を送出する比較器に出
力するモニター電圧端子を有し、かつ、前記入力信号
が、ＯＦＦ信号時モニター電圧の送出を禁止する手段を
有し、前記ドライブ回路は前記出力端子電圧を入力信号
とするヒステレシスをもった反転回路であることを特徴
とする負荷状態検出回路である。
【０００５】
【作用】上記の構成によると、通常の出力オン時には、
出力ＰｏＭＯＳＦＥＴのドレイン・ソース間電圧はＶｃ
ｃに対して充分小さく出力モニター回路は、出力電圧を
モニターする。この時、出力に過電流が流れれば出力Ｐ
ｏＭＯＳＦＥＴのドレイン・ソース間電圧は増大しそれ
による出力電圧の変動が出力モニタ回路にモニターさ
れ、比較器で過電流検出信号を出す。
出力ＰｏＭＯＳＦＥＴのドレイン・ソース間電圧はＶｃ
ｃに対して充分小さく出力モニター回路は、出力電圧を
モニターする。この時、出力に過電流が流れれば出力Ｐ
ｏＭＯＳＦＥＴのドレイン・ソース間電圧は増大しそれ
による出力電圧の変動が出力モニタ回路にモニターさ
れ、比較器で過電流検出信号を出す。
【０００６】しかし、負荷短絡時には、出力電圧が降下
するので一瞬、過電流検出はするがすぐにドライブ回路
によって出力電圧モニター回路のモニター信号はマスク
されるのでドライブ回路の出力信号とゲートドライブ回
路の制御信号との論理積を負荷ショート信号とする。そ
して比較器の基準電圧Ｖｒｅｆは、ドライブ回路のヒス
テリシス幅内に設定し、出力ターンオン時には、出力Ｐ
ｏＭＯＳＦＥＴのドレイン・ソース間電圧が充分小さく
なってはじめてドライブ回路は出力電圧モニター回路を
動作させるため、過電流の誤検出はなくなる。また本出
力回路にＯＮ信号が入ってから、出力モニター回路が出
力をモニターするまでの間、負荷ショート誤検出は遅延
回路により解消できる。
するので一瞬、過電流検出はするがすぐにドライブ回路
によって出力電圧モニター回路のモニター信号はマスク
されるのでドライブ回路の出力信号とゲートドライブ回
路の制御信号との論理積を負荷ショート信号とする。そ
して比較器の基準電圧Ｖｒｅｆは、ドライブ回路のヒス
テリシス幅内に設定し、出力ターンオン時には、出力Ｐ
ｏＭＯＳＦＥＴのドレイン・ソース間電圧が充分小さく
なってはじめてドライブ回路は出力電圧モニター回路を
動作させるため、過電流の誤検出はなくなる。また本出
力回路にＯＮ信号が入ってから、出力モニター回路が出
力をモニターするまでの間、負荷ショート誤検出は遅延
回路により解消できる。
【０００７】一方ターンオン時には、出力電位が比較器
を反転させる前に、本出力回路のＯＦＦ信号を検知し
て、モニター電圧の出力を禁止するので過検流誤検出を
なくせる。
を反転させる前に、本出力回路のＯＦＦ信号を検知し
て、モニター電圧の出力を禁止するので過検流誤検出を
なくせる。
【０００８】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【０００９】図１は、この発明の第１の実施例の回路図
である。図において、１はＮチャンネル出力パワーＭＯ
ＳＦＥＴ，２はゲートドライブ回路，３は過電流検出用
比較器，４は出力モニター回路，５は出力モニタ回路４
を制御するドライブ回路，６は負荷ショート検出用ＡＮ
Ｄ回路，７は出力負荷，８は遅延回路，９は電流検出価
マスク用Ｐチャンネルトランジスタ，１０は電流検出用
Ｐチャンネルトランジスタ，１１は比較器，１２は遅延
回路用コンデンサ，r1は電流検出用抵抗，r2，r3，r4は
ヒステリシス比較器用抵抗，r5は遅延回路用抵抗であ
る。
である。図において、１はＮチャンネル出力パワーＭＯ
ＳＦＥＴ，２はゲートドライブ回路，３は過電流検出用
比較器，４は出力モニター回路，５は出力モニタ回路４
を制御するドライブ回路，６は負荷ショート検出用ＡＮ
Ｄ回路，７は出力負荷，８は遅延回路，９は電流検出価
マスク用Ｐチャンネルトランジスタ，１０は電流検出用
Ｐチャンネルトランジスタ，１１は比較器，１２は遅延
回路用コンデンサ，r1は電流検出用抵抗，r2，r3，r4は
ヒステリシス比較器用抵抗，r5は遅延回路用抵抗であ
る。
【００１０】次に上記の回路図について動作を説明す
る。
る。
【００１１】まず、比較器１１のヒステリシス幅内に比
較器３の基準電圧Vref1 が収まるようなr2，r3，r4の比
にする。すなわち比較器１１のハイレベルのしきい値を
ＶTH，ロウレベルのしきい値をＶTLとするとＶTL＜Vref
1 ＜ＶTHという関係に設定する。出力ターンオン時に
は、出力電位が上昇しVref1 を越え比較器１１のハイレ
ベルしきい値ＶTHを越えてはじめて、トランジスタ１０
がオンする。したがって、節点Ｑの電位をモニターする
ことで、出力パワーＭＯＳＦＥＴ１が充分ＯＮした状態
以後の電流をモニターすることとなる。負荷が過大とな
って、出力電流が過大な時、出力パワーＭＯＳＦＥＴ１
のオン抵抗ＲONが有限なので出力端子電位は降下する。
今、検出したい過電流値をＩoc以上とすると、基準電圧
をVerf1＝Ｖｃｃ−ＲON×Ｉocと設定すれば節点Ｑの電
位はほぼ出力端子電位に等しいので節点Ｑでモニターし
た出力電位を比較器３で基準電圧Vref1 と比較すること
で過電流を検出できる。
較器３の基準電圧Vref1 が収まるようなr2，r3，r4の比
にする。すなわち比較器１１のハイレベルのしきい値を
ＶTH，ロウレベルのしきい値をＶTLとするとＶTL＜Vref
1 ＜ＶTHという関係に設定する。出力ターンオン時に
は、出力電位が上昇しVref1 を越え比較器１１のハイレ
ベルしきい値ＶTHを越えてはじめて、トランジスタ１０
がオンする。したがって、節点Ｑの電位をモニターする
ことで、出力パワーＭＯＳＦＥＴ１が充分ＯＮした状態
以後の電流をモニターすることとなる。負荷が過大とな
って、出力電流が過大な時、出力パワーＭＯＳＦＥＴ１
のオン抵抗ＲONが有限なので出力端子電位は降下する。
今、検出したい過電流値をＩoc以上とすると、基準電圧
をVerf1＝Ｖｃｃ−ＲON×Ｉocと設定すれば節点Ｑの電
位はほぼ出力端子電位に等しいので節点Ｑでモニターし
た出力電位を比較器３で基準電圧Vref1 と比較すること
で過電流を検出できる。
【００１２】出力端子がＧＮＤと短絡した時、出力電位
が極端に降下し、比較器１１から“Ｈ”が出力され、ト
ランジスタ１０がオフして、過電流検出をしなくなると
共に、負荷ショート検出用ＡＮＤ回路６が負荷ショート
信号を出力する。出力ターンオフの時、トランジスタ９
のゲートに本出力回路の入力信号を接続しているのでこ
の入力信号がＯＮ→ＯＦＦになり、パワーＭＯＳＦＥＴ
１のオフで出力電位が降下しても、過電流と誤検出する
前にトランジスタ９のオンにより電流検出用抵抗r1をシ
ョートするので誤検出がなくなる。
が極端に降下し、比較器１１から“Ｈ”が出力され、ト
ランジスタ１０がオフして、過電流検出をしなくなると
共に、負荷ショート検出用ＡＮＤ回路６が負荷ショート
信号を出力する。出力ターンオフの時、トランジスタ９
のゲートに本出力回路の入力信号を接続しているのでこ
の入力信号がＯＮ→ＯＦＦになり、パワーＭＯＳＦＥＴ
１のオフで出力電位が降下しても、過電流と誤検出する
前にトランジスタ９のオンにより電流検出用抵抗r1をシ
ョートするので誤検出がなくなる。
【００１３】上記、動作より、過電流，負荷ショートの
誤検出が生じないという利点がある。
誤検出が生じないという利点がある。
【００１４】
【実施例２】図２は、この発明の第２実施例の回路図で
ある。
ある。
【００１５】前記第１の実施例の出力回路がオープンソ
ースのハイサイドスイッチであったのに対し、この第２
実施例はオープンドレインのローサイドスイッチであ
り、それに伴い第１実施例のＰチャンネルトランジスタ
９とＰチャンネルトランジスタ１０は、それぞれＮチャ
ンネルトランジスタ９ａ，１０ａに代えた。また、実施
例１では、出力電流が増えれば出力電位は降下したが、
この第２の実施例では、出力電位は上昇することを考慮
すれば、動作原理は第１の実施例と同様であるため同一
部分には、同一参照符号を付して、その説明を省略す
る。
ースのハイサイドスイッチであったのに対し、この第２
実施例はオープンドレインのローサイドスイッチであ
り、それに伴い第１実施例のＰチャンネルトランジスタ
９とＰチャンネルトランジスタ１０は、それぞれＮチャ
ンネルトランジスタ９ａ，１０ａに代えた。また、実施
例１では、出力電流が増えれば出力電位は降下したが、
この第２の実施例では、出力電位は上昇することを考慮
すれば、動作原理は第１の実施例と同様であるため同一
部分には、同一参照符号を付して、その説明を省略す
る。
【００１６】
【発明の効果】以上説明したように、本発明は、過電流
検出のための出力電圧モニター回路が、その出力電圧を
入力として、ヒステリシスを持たせたドライブ回路によ
りドライブさせたことにより、出力ターンオン時の電流
誤検出を防止する効果がある。
検出のための出力電圧モニター回路が、その出力電圧を
入力として、ヒステリシスを持たせたドライブ回路によ
りドライブさせたことにより、出力ターンオン時の電流
誤検出を防止する効果がある。
【図１】 この発明の第１の実施例の回路図である。
【図２】 この発明の第２の実施例の回路図である。
【図３】 従来・技術の回路図である。
１ 出力パワーＭＯＳＦＥＴ ２ ゲートドライブ回路 ３ 過電流検出用比較器 ４ 出力電圧モニター回路 ５ ドライブ回路 ６ 負荷ショート検出用ＡＮＤ回路 ７ 出力負荷 ８ 遅延回路 ９ 電流検出値マスク用トランジスタ（Ｐチャンネル） １０ 電流検出用トランジスタ（Ｐチャンネル） １１ ドライブ回路用比較器 １２ 遅延回路用コンデンサ r1 電流検出用抵抗 r2，r3，r4 ヒステリシス用抵抗 r5 遅延回路用抵抗 Ｑ 節点 １３，１４ 信号反転用インバータ ９ａ 電流検出値マスク用トランジスタ（Ｎチャンネ
ル） １０ａ 電流検出用トランジスタ（Ｎチャンネル） Ｂ 節点
ル） １０ａ 電流検出用トランジスタ（Ｎチャンネル） Ｂ 節点
Claims (3)
- 【請求項１】負荷の電流を入力信号によって制御する出
力パワーＭＯＳＦＥＴを有する出力回路において、 前記出力パワーＭＯＳＦＥＴに並列に接続した出力電圧
モニター回路と、 電源とＧＮＤ間に接続したドライブ回路と、 前記入力信号を遅滞させた信号と前記ドライブ回路の出
力信号とにもとづき負荷ショート信号を送出する負荷シ
ョート検出回路とを有し、 前記出力電圧モニター回路は前記ドライブ回路の出力信
号によりドライブされて、出力端子電圧をモニターして
その電圧を基準電圧と比較して過電流信号を送出する比
較器に出力するモニター電圧端子を有し、かつ前記入力
信号がＯＦＦ信号時モニター電圧の送出を禁止する手段
を有し、 前記ドライブ回路は前記出力端子電圧を入力信号とする
ヒステレシスをもった反転回路であることを特徴とする
負荷状態検出回路。 - 【請求項２】出力端子がＮ型パワーＭＯＳトランジスタ
のソースであって、前記負荷ショート検出回路が、前記
ドライブ回路の出力と前記入力信号を遅延させた信号と
の論理積回路であることを特徴とする請求項１に記載の
負荷状態検出回路。 - 【請求項３】出力端子がＮ型パワーＭＯＳトランジスタ
のドレインであって、前記負荷ショート検出回路が、前
記ドライブ回路の出力を反転した信号と、前記入力信号
を遅延させた信号との論理積回路であることを特徴とす
る請求項１に記載の負荷状態検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30740091A JP3331601B2 (ja) | 1991-11-22 | 1991-11-22 | 負荷状態検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30740091A JP3331601B2 (ja) | 1991-11-22 | 1991-11-22 | 負荷状態検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05146049A true JPH05146049A (ja) | 1993-06-11 |
| JP3331601B2 JP3331601B2 (ja) | 2002-10-07 |
Family
ID=17968597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30740091A Expired - Fee Related JP3331601B2 (ja) | 1991-11-22 | 1991-11-22 | 負荷状態検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331601B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032333A1 (ja) | 2008-09-22 | 2010-03-25 | 富士通株式会社 | 電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法 |
| JP2010218003A (ja) * | 2009-03-13 | 2010-09-30 | Ricoh Co Ltd | メディアコントローラ |
| JP2013044668A (ja) * | 2011-08-25 | 2013-03-04 | Denso Corp | 負荷駆動装置 |
| JP2021093676A (ja) * | 2019-12-12 | 2021-06-17 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-11-22 JP JP30740091A patent/JP3331601B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032333A1 (ja) | 2008-09-22 | 2010-03-25 | 富士通株式会社 | 電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法 |
| US8106640B2 (en) | 2008-09-22 | 2012-01-31 | Fujitsu Limited | Power supply control circuit, power supply device, power supply system, and method of controlling power supply control device |
| JP5170248B2 (ja) * | 2008-09-22 | 2013-03-27 | 富士通株式会社 | 電源制御回路、電源装置、電源システムおよび電源制御装置の制御方法 |
| JP2010218003A (ja) * | 2009-03-13 | 2010-09-30 | Ricoh Co Ltd | メディアコントローラ |
| JP2013044668A (ja) * | 2011-08-25 | 2013-03-04 | Denso Corp | 負荷駆動装置 |
| JP2021093676A (ja) * | 2019-12-12 | 2021-06-17 | 三菱電機株式会社 | 半導体装置 |
| CN112994673A (zh) * | 2019-12-12 | 2021-06-18 | 三菱电机株式会社 | 半导体装置 |
| US11658652B2 (en) | 2019-12-12 | 2023-05-23 | Mitsubishi Electric Corporation | Semiconductor device |
| CN112994673B (zh) * | 2019-12-12 | 2025-02-18 | 三菱电机株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3331601B2 (ja) | 2002-10-07 |
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