JPH05152521A - 定電流回路 - Google Patents
定電流回路Info
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- JPH05152521A JPH05152521A JP34021491A JP34021491A JPH05152521A JP H05152521 A JPH05152521 A JP H05152521A JP 34021491 A JP34021491 A JP 34021491A JP 34021491 A JP34021491 A JP 34021491A JP H05152521 A JPH05152521 A JP H05152521A
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- 239000000758 substrate Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 定電流回路においてバイアス電流を流すｐｎ
ｐトランジスタの飽和を防止する。 【構成】 トランジスタＱ２のコレクタ電位ＶＣ２が、
トランジスタＱ１とトランジスタＱ２のベース電位ＶＢ
より高くならないように、トランジスタＭ３によって負
荷電流Ｉ２を制御することで、接続する負荷回路の変動
によるトランジスタＱ２の飽和を防止する。
ｐトランジスタの飽和を防止する。 【構成】 トランジスタＱ２のコレクタ電位ＶＣ２が、
トランジスタＱ１とトランジスタＱ２のベース電位ＶＢ
より高くならないように、トランジスタＭ３によって負
荷電流Ｉ２を制御することで、接続する負荷回路の変動
によるトランジスタＱ２の飽和を防止する。
Description
【０００１】
【産業上の利用分野】本発明は定電流回路に関し、特に
ｂｉ−ＣＭＯＳプロセスによる集積回路の定電流回路に
関する。
ｂｉ−ＣＭＯＳプロセスによる集積回路の定電流回路に
関する。
【０００２】
【従来の技術】この種の定電流回路の従来の技術につい
て、回路図である第２図を参照して説明する。
て、回路図である第２図を参照して説明する。
【０００３】バイアス電流値を決定するｐｎｐトランジ
スタ（以下、トランジスタという）Ｑ１とバイアス電流
を流すトランジスタＱ２は、同じ形、同じ大きさのトラ
ンジスタを同一方向に配置するので同じ電気的特性を持
ち、トランジスタＱ１とトランジスタＱ２の増幅率βは
十分大きく、ベース電流はコレクタ電流に対して非常に
小さく無視できる。また、トランジスタＱ２のコレクタ
電位は、トランジスタＱ１とトランジスタＱ２のベース
電位よりも低くなるように電流源回路と負荷回路Ａは設
計されている。
スタ（以下、トランジスタという）Ｑ１とバイアス電流
を流すトランジスタＱ２は、同じ形、同じ大きさのトラ
ンジスタを同一方向に配置するので同じ電気的特性を持
ち、トランジスタＱ１とトランジスタＱ２の増幅率βは
十分大きく、ベース電流はコレクタ電流に対して非常に
小さく無視できる。また、トランジスタＱ２のコレクタ
電位は、トランジスタＱ１とトランジスタＱ２のベース
電位よりも低くなるように電流源回路と負荷回路Ａは設
計されている。
【０００４】まず、構成について述べる。
【０００５】トランジスタＱ１のエミックとトランジス
タＱ２のエミックは、図示していない電源に接続されて
いる。トランジスタＱ１のベースとコレクタとトランジ
スタＱ２のベースは、図示していない電流源回路に接続
されている。トランジスタＱ２のコレクタは、図示して
いない負荷回路Ａに接続されている。
タＱ２のエミックは、図示していない電源に接続されて
いる。トランジスタＱ１のベースとコレクタとトランジ
スタＱ２のベースは、図示していない電流源回路に接続
されている。トランジスタＱ２のコレクタは、図示して
いない負荷回路Ａに接続されている。
【０００６】次に動作について説明する。
【０００７】図示していない電源からトランジスタＱ１
のエミッタとトランジスタＱ２のエミッタに、電源電圧
ＶＣＣを供給する。全ベース電流ＩＢは ＩＢ＝ＩＢ１＋ＩＢ２ （１） となり、トランジスタＱ１とトランジスタＱ２は同じ電
気的特性を持っているので、 ＩＢ１＝ＩＢ２ （２） となる。トランジスタＱ１のコレクタ電流ＩＣ１は ＩＣ１＝ＩＢ１×β （３） となる。電流源電流Ｉ１は Ｉ１＝ＩＣ１＋ＩＢ （４） となる。トランジスタＱ２のコレクタ電流ＩＣ２は ＩＣ２＝ＩＢ２×β （５） となり、負荷回路Ａに流れ込む。トランジスタＱ１とト
ランジスタＱ２は同じ電気的特性を持つので、トランジ
スタＱ１のベース電流ＩＢ１とトランジスタＱ２のベー
ス電流ＩＢ２は等しい。よって、式（２）（３）（５）
よりトランジスタＱ１のコレクタ電流ＩＣ１は ＩＣ１＝ＩＣ２ （６） となる。全ベース電流ＩＢはトランジスタＱ１のコレク
タ電流ＩＣ１に対して非常に小さく無視できるので、電
流源電流Ｉ１は Ｉ１＝ＩＣ１ （７） となる。トランジスタＱ１のコレクタ電流ＩＣ１とトラ
ンジスタＱ２のコレクタ電流ＩＣ２は等しいので、式
（６）（７）より電流源電流Ｉ１は Ｉ１＝ＩＣ２ （８） となる。
のエミッタとトランジスタＱ２のエミッタに、電源電圧
ＶＣＣを供給する。全ベース電流ＩＢは ＩＢ＝ＩＢ１＋ＩＢ２ （１） となり、トランジスタＱ１とトランジスタＱ２は同じ電
気的特性を持っているので、 ＩＢ１＝ＩＢ２ （２） となる。トランジスタＱ１のコレクタ電流ＩＣ１は ＩＣ１＝ＩＢ１×β （３） となる。電流源電流Ｉ１は Ｉ１＝ＩＣ１＋ＩＢ （４） となる。トランジスタＱ２のコレクタ電流ＩＣ２は ＩＣ２＝ＩＢ２×β （５） となり、負荷回路Ａに流れ込む。トランジスタＱ１とト
ランジスタＱ２は同じ電気的特性を持つので、トランジ
スタＱ１のベース電流ＩＢ１とトランジスタＱ２のベー
ス電流ＩＢ２は等しい。よって、式（２）（３）（５）
よりトランジスタＱ１のコレクタ電流ＩＣ１は ＩＣ１＝ＩＣ２ （６） となる。全ベース電流ＩＢはトランジスタＱ１のコレク
タ電流ＩＣ１に対して非常に小さく無視できるので、電
流源電流Ｉ１は Ｉ１＝ＩＣ１ （７） となる。トランジスタＱ１のコレクタ電流ＩＣ１とトラ
ンジスタＱ２のコレクタ電流ＩＣ２は等しいので、式
（６）（７）より電流源電流Ｉ１は Ｉ１＝ＩＣ２ （８） となる。
【０００８】すなわち、この種の定電流回路は、電流源
電流Ｉ１と同じ電流値の電流を図示していない負荷回路
Ａに流すことができる回路となっていた。
電流Ｉ１と同じ電流値の電流を図示していない負荷回路
Ａに流すことができる回路となっていた。
【０００９】
【発明が解決しようとする課題】上述した従来の定電流
回路は、トランジスタＱ２のコレクタ電流ＩＣ２と負荷
回路ＡによってトランジスタＱ２のコレクタ電位が決ま
るため、温度変化や構成素子のバラツキによってトラン
ジスタＱ２のコレクタに接続される負荷が変化し、トラ
ンジスタＱ２のコレクタ電位が変動してトランジスタＱ
１とトランジスタＱ２のベース電位より高くなると、ト
ランジスタＱ２が飽和する可能性があるという欠点があ
る。
回路は、トランジスタＱ２のコレクタ電流ＩＣ２と負荷
回路ＡによってトランジスタＱ２のコレクタ電位が決ま
るため、温度変化や構成素子のバラツキによってトラン
ジスタＱ２のコレクタに接続される負荷が変化し、トラ
ンジスタＱ２のコレクタ電位が変動してトランジスタＱ
１とトランジスタＱ２のベース電位より高くなると、ト
ランジスタＱ２が飽和する可能性があるという欠点があ
る。
【００１０】本発明の目的は負荷に流れるバイアス電流
を制御することによりバイアス電流を流すｐｎｐトラン
ジスタの飽和を防止する定電流回路を提供することにあ
る。
を制御することによりバイアス電流を流すｐｎｐトラン
ジスタの飽和を防止する定電流回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明は集積回路のバイ
アス電流を設定する定電流回路において、バイアス電流
値を決定する１個のｐｎｐトランジスタと、バイアス電
流を流す１個以上のｐｎｐトランジスタと、前記バイア
ス電流を流すｐｎｐトランジスタのコレクタ電位を検出
する１個のｎチャネルＭＯＳトランジスタと１個のｐチ
ャネルＭＯＳトランジスタで構成されるインバータ回路
と、前記インバータ回路の出力信号によってバイアス電
流を制御する１個以上のｐチャネルＭＯＳトランジスタ
と、前記インバータ回路のしきい電圧を設定する電圧源
とを備えており、トランジスタＱ１のエミッタと、トラ
ンジスタＱ２のエミッタと、トランジスタＭ１のドレイ
ンと、トランジスタＭ１をｐｎ接合分離させるためにｎ
形領域に最高電圧を加える端子と、トランジスタＭ３の
ドレインと、トランジスタＭ３をｐｎ接合させるために
ｎ形領域に最高電圧を加える端子は、図示していない電
源に接続されており、トランジスタＱ１のベースとコレ
クタと、トランジスタＱ２のベースと、トランジスタＭ
３のソースは、図示していない電流源回路に接続されて
おり、トランジスタＱ２のコレクタと、トランジスタＭ
１のゲートと、トランジスタＭ２のゲートは、図示して
いない負荷回路Ａに接続されており、トランジスタＭ１
のソースは、トランジスタＭ２のドレインとトランジス
タＭ３のゲートとに接続されており、トランジスタＭ２
のソースは、電圧源ＶＤの正端子に接続されており、ト
ランジスタＭ２をｐｎ接合分離させるためにｐ形基板に
最低電圧を加える端子と、電圧源ＶＤの負端子は、グラ
ンドに接続されていることを特徴とする。
アス電流を設定する定電流回路において、バイアス電流
値を決定する１個のｐｎｐトランジスタと、バイアス電
流を流す１個以上のｐｎｐトランジスタと、前記バイア
ス電流を流すｐｎｐトランジスタのコレクタ電位を検出
する１個のｎチャネルＭＯＳトランジスタと１個のｐチ
ャネルＭＯＳトランジスタで構成されるインバータ回路
と、前記インバータ回路の出力信号によってバイアス電
流を制御する１個以上のｐチャネルＭＯＳトランジスタ
と、前記インバータ回路のしきい電圧を設定する電圧源
とを備えており、トランジスタＱ１のエミッタと、トラ
ンジスタＱ２のエミッタと、トランジスタＭ１のドレイ
ンと、トランジスタＭ１をｐｎ接合分離させるためにｎ
形領域に最高電圧を加える端子と、トランジスタＭ３の
ドレインと、トランジスタＭ３をｐｎ接合させるために
ｎ形領域に最高電圧を加える端子は、図示していない電
源に接続されており、トランジスタＱ１のベースとコレ
クタと、トランジスタＱ２のベースと、トランジスタＭ
３のソースは、図示していない電流源回路に接続されて
おり、トランジスタＱ２のコレクタと、トランジスタＭ
１のゲートと、トランジスタＭ２のゲートは、図示して
いない負荷回路Ａに接続されており、トランジスタＭ１
のソースは、トランジスタＭ２のドレインとトランジス
タＭ３のゲートとに接続されており、トランジスタＭ２
のソースは、電圧源ＶＤの正端子に接続されており、ト
ランジスタＭ２をｐｎ接合分離させるためにｐ形基板に
最低電圧を加える端子と、電圧源ＶＤの負端子は、グラ
ンドに接続されていることを特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示した回路図で
ある。
ある。
【００１４】図１を参照して説明する。本実施例では、
定電流回路のバイアス電流を流すトランジスタが１個、
バイアス電流を流すトランジスタの飽和を防止するｐチ
ャネルＭＯＳトランジスタ（以下、トランジスタとい
う）が２個、バイアス電流を流すトランジスタの飽和を
防止するｎチャネルＭＯＳトランジスタ（以下、トラン
ジスタという）が１個の場合について説明する。なお、
トランジスタＭ１とトランジスタＭ２とトランジスタＭ
３のゲートに電流は流れない。また、トランジスタＭ１
とトランジスタＭ２とトランジスタＭ３は、ドレインに
電流が流れた時のドレインーソース間の抵抗は０とな
り、ドレインとソースの電位は等しい。ドレインに電流
が流れないときのドレインーソース間の抵抗は∞とな
る。
定電流回路のバイアス電流を流すトランジスタが１個、
バイアス電流を流すトランジスタの飽和を防止するｐチ
ャネルＭＯＳトランジスタ（以下、トランジスタとい
う）が２個、バイアス電流を流すトランジスタの飽和を
防止するｎチャネルＭＯＳトランジスタ（以下、トラン
ジスタという）が１個の場合について説明する。なお、
トランジスタＭ１とトランジスタＭ２とトランジスタＭ
３のゲートに電流は流れない。また、トランジスタＭ１
とトランジスタＭ２とトランジスタＭ３は、ドレインに
電流が流れた時のドレインーソース間の抵抗は０とな
り、ドレインとソースの電位は等しい。ドレインに電流
が流れないときのドレインーソース間の抵抗は∞とな
る。
【００１５】まず構成について述べる。
【００１６】トランジスタＱ１のエミッタと、トランジ
スタＱ２のエミッタと、トランジスタＭ１のドレイン
と、トランジスタＭ１をｐｎ接合分離させるためにｎ形
領域に最高電圧を加える端子（以下、アイソレーション
端子という）と、トランジスタＭ３のドレインと、トラ
ンジスタＭ３のアイソレーション端子は、図示していな
い電源に接続されている。トランジスタＱ１のベースと
コレクタと、トランジスタＱ２のベースと、トランジス
タＭ３のソースは、図示していない電流源回路に接続さ
れている。トランジスタＱ２のコレクタと、トランジス
タＭ１のゲートと、トランジスタＭ２のゲートは、図示
していない負荷回路Ａに接続されている。トランジスタ
Ｍ１のソースは、トランジスタＭ２のドレインと、トラ
ンジスタＭ３のゲートとに接続されている。トランジス
タＭ２のソースは、電圧源ＶＤの正端子に接続されてい
る。トランジスタＭ２をｐｎ接合分離させるためにｐ形
基板に最低電圧を加える端子（以下、基板端子という）
と、電圧源ＶＤの負端子は、グランドに接続されてい
る。
スタＱ２のエミッタと、トランジスタＭ１のドレイン
と、トランジスタＭ１をｐｎ接合分離させるためにｎ形
領域に最高電圧を加える端子（以下、アイソレーション
端子という）と、トランジスタＭ３のドレインと、トラ
ンジスタＭ３のアイソレーション端子は、図示していな
い電源に接続されている。トランジスタＱ１のベースと
コレクタと、トランジスタＱ２のベースと、トランジス
タＭ３のソースは、図示していない電流源回路に接続さ
れている。トランジスタＱ２のコレクタと、トランジス
タＭ１のゲートと、トランジスタＭ２のゲートは、図示
していない負荷回路Ａに接続されている。トランジスタ
Ｍ１のソースは、トランジスタＭ２のドレインと、トラ
ンジスタＭ３のゲートとに接続されている。トランジス
タＭ２のソースは、電圧源ＶＤの正端子に接続されてい
る。トランジスタＭ２をｐｎ接合分離させるためにｐ形
基板に最低電圧を加える端子（以下、基板端子という）
と、電圧源ＶＤの負端子は、グランドに接続されてい
る。
【００１７】次に、動作について説明する。
【００１８】まず、トランジスタＭ１とトランジスタＭ
２のしきい電圧を、トランジスタＱ１とトランジスタＱ
２のベース電位ＶＢと同電位になるように電圧源ＶＤを
設定する。
２のしきい電圧を、トランジスタＱ１とトランジスタＱ
２のベース電位ＶＢと同電位になるように電圧源ＶＤを
設定する。
【００１９】図示していない電源から、トランジスタＱ
１のエミッタと、トランジスタＱ２のエミッタと、トラ
ンジスタＭ３のドレインに、電源電圧ＶＣＣを供給す
る。トランジスタＱ２のコレクタ電位ＶＣ２がトランジ
スタＱ１とトランジスタＱ２のベース電位ＶＢより低い
とき、トランジスタＱ２のコレクタ電位ＶＣ２は、トラ
ンジスタＭ１とトランジスタＭ２のしきい電圧より低く
なる。トランジスタＱ２のコレクタ電位ＶＣ２がトラン
ジスタＭ１とトランジスタＭ２のしきい電圧より低くな
ると、トランジスタＭ１のドレインに電流が流れ、トラ
ンジスタＭ２のドレインには電流が流れないので、トラ
ンジスタＭ３のゲート電位ＶＭは電源電圧ＶＣＣと同電
位になる。トランジスタＭ３のゲート電位ＶＭが電源電
圧ＶＣＣと同電位になる。トランジスタＭ３のドレイン
には電流は流れないので、全ベース電流ＩＢは ＩＢ＝ＩＢ１＋ＩＢ２ （１） となり、従来例より Ｉ１＝ＩＣ２ （８） となる。トランジスタＭ１とトランジスタＭ２のゲート
に電流は流れないので、負荷電流Ｉ２は １２＝ＩＣ２ （９） となり、式（８）（９）より負荷電流Ｉ２は Ｉ２＝Ｉ１ （１０） となる。
１のエミッタと、トランジスタＱ２のエミッタと、トラ
ンジスタＭ３のドレインに、電源電圧ＶＣＣを供給す
る。トランジスタＱ２のコレクタ電位ＶＣ２がトランジ
スタＱ１とトランジスタＱ２のベース電位ＶＢより低い
とき、トランジスタＱ２のコレクタ電位ＶＣ２は、トラ
ンジスタＭ１とトランジスタＭ２のしきい電圧より低く
なる。トランジスタＱ２のコレクタ電位ＶＣ２がトラン
ジスタＭ１とトランジスタＭ２のしきい電圧より低くな
ると、トランジスタＭ１のドレインに電流が流れ、トラ
ンジスタＭ２のドレインには電流が流れないので、トラ
ンジスタＭ３のゲート電位ＶＭは電源電圧ＶＣＣと同電
位になる。トランジスタＭ３のゲート電位ＶＭが電源電
圧ＶＣＣと同電位になる。トランジスタＭ３のドレイン
には電流は流れないので、全ベース電流ＩＢは ＩＢ＝ＩＢ１＋ＩＢ２ （１） となり、従来例より Ｉ１＝ＩＣ２ （８） となる。トランジスタＭ１とトランジスタＭ２のゲート
に電流は流れないので、負荷電流Ｉ２は １２＝ＩＣ２ （９） となり、式（８）（９）より負荷電流Ｉ２は Ｉ２＝Ｉ１ （１０） となる。
【００２０】温度変化や構成素子のバラツキによって負
荷回路Ａの負荷が変化し、トランジスタＱ２のコレクタ
電位ＶＣ２が上昇し、トランジスタＱ１とトランジスタ
Ｑ２のベース電位ＶＢと同電位になると、トランジスタ
Ｑ２のコレクタ電位ＶＣ２は、トランジスタＭ１とトラ
ンジスタＭ２のしきい電圧となる。トランジスタＱ２の
コレクタ電位ＶＣ２がトランジスタＭ１とトランジスタ
Ｍ２のしきい電圧となると、トランジスタＭ２のドレイ
ンに電流が流れ、トランジスタＭ１のドレインには電流
が流れないので、トランジスタＭ３のゲート電位ＶＭは
電圧源ＶＤと同電位になる。トランジスタＭ３のゲート
電位ＶＭが電圧源ＶＤと同電位になると、トランジスタ
Ｍ３のドレインに電流が流れるので、全ベース電流ＩＢ
は ＩＢ＝ＩＢ１＋ＩＢ２＋ＩＭ３ （１１） となり、全ベース電流ＩＢはトランジスタＱ１のコレク
タ電流ＩＣ１に対して非常に小さく無視できるので、電
流源電流Ｉ１は Ｉ１＝ＩＣ１＋ＩＭ３ （１２） となる。トランジスタＭ３のドレインに電流が流れるこ
とにより、トランジスタＱ１のコレクタ電流ＩＣ１が減
少し、トランジスタＱ２のコレクタ電流ＩＣ２も減少す
る。トランジスタＱ２のコレクタ電流ＩＣ２が減少する
と、負荷電流Ｉ２も減少し、トランジスタＱ２のコレク
タ電位ＶＣ２の上昇はトランジスタＱ１とトランジスタ
Ｑ２のベース電位ＶＢで止まる。
荷回路Ａの負荷が変化し、トランジスタＱ２のコレクタ
電位ＶＣ２が上昇し、トランジスタＱ１とトランジスタ
Ｑ２のベース電位ＶＢと同電位になると、トランジスタ
Ｑ２のコレクタ電位ＶＣ２は、トランジスタＭ１とトラ
ンジスタＭ２のしきい電圧となる。トランジスタＱ２の
コレクタ電位ＶＣ２がトランジスタＭ１とトランジスタ
Ｍ２のしきい電圧となると、トランジスタＭ２のドレイ
ンに電流が流れ、トランジスタＭ１のドレインには電流
が流れないので、トランジスタＭ３のゲート電位ＶＭは
電圧源ＶＤと同電位になる。トランジスタＭ３のゲート
電位ＶＭが電圧源ＶＤと同電位になると、トランジスタ
Ｍ３のドレインに電流が流れるので、全ベース電流ＩＢ
は ＩＢ＝ＩＢ１＋ＩＢ２＋ＩＭ３ （１１） となり、全ベース電流ＩＢはトランジスタＱ１のコレク
タ電流ＩＣ１に対して非常に小さく無視できるので、電
流源電流Ｉ１は Ｉ１＝ＩＣ１＋ＩＭ３ （１２） となる。トランジスタＭ３のドレインに電流が流れるこ
とにより、トランジスタＱ１のコレクタ電流ＩＣ１が減
少し、トランジスタＱ２のコレクタ電流ＩＣ２も減少す
る。トランジスタＱ２のコレクタ電流ＩＣ２が減少する
と、負荷電流Ｉ２も減少し、トランジスタＱ２のコレク
タ電位ＶＣ２の上昇はトランジスタＱ１とトランジスタ
Ｑ２のベース電位ＶＢで止まる。
【００２１】すなわち、温度変化や構成素子のバラツキ
によってトランジスタＱ２に接続する負荷回路Ａの負荷
が変化し、トランジスタＱ２のコレクタ電位ＶＣ２が上
昇した場合に、トランジスタＭ３のドレイン電流ＩＭ３
によって負荷電流Ｉ２を制御し、トランジスタＱ２のコ
レクタ電位ＶＣ２をトランジスタＱ１とトランジスタＱ
２のベース電位ＶＢより高くならないようにすること
で、トランジスタＱ２の飽和を防止することができる。
によってトランジスタＱ２に接続する負荷回路Ａの負荷
が変化し、トランジスタＱ２のコレクタ電位ＶＣ２が上
昇した場合に、トランジスタＭ３のドレイン電流ＩＭ３
によって負荷電流Ｉ２を制御し、トランジスタＱ２のコ
レクタ電位ＶＣ２をトランジスタＱ１とトランジスタＱ
２のベース電位ＶＢより高くならないようにすること
で、トランジスタＱ２の飽和を防止することができる。
【００２２】
【発明の効果】以上説明したように本発明は、ｎチャネ
ルＭＯＳトランジスタ１個とｐチャネルＭＯＳトランジ
スタ２個を使用して、負荷に流れるバイアス電流を制御
することにより、バイアス電流を流すｐｎｐトランジス
タのコレクタ電位をベース電位より高くならないように
することができる。
ルＭＯＳトランジスタ１個とｐチャネルＭＯＳトランジ
スタ２個を使用して、負荷に流れるバイアス電流を制御
することにより、バイアス電流を流すｐｎｐトランジス
タのコレクタ電位をベース電位より高くならないように
することができる。
【００２３】すなわち、バイアス電流を流すｐｎｐトラ
ンジスタの飽和を防止できるという効果がある。
ンジスタの飽和を防止できるという効果がある。
【図１】本発明の一実施例を示した回路図
【図２】従来技術の回路図
Ｑ１、Ｑ２ ｐｎｐトランジスタ Ｍ１、Ｍ３ ｐチャネルＭＯＳトランジスタ Ｍ２ ｎチャネルＭＯＳトランジスタ ＶＣＣ 電源電圧 ＶＢ ベース電位 ＶＣ２ コレクタ電位 ＶＤ 電圧源 ＶＭ Ｍ３ゲート電位 Ｉ１ 電流源電流 Ｉ２ 負荷電流 ＩＢ 全ベース電流 ＩＢ１、ＩＢ２ Ｑ１、Ｑ２のベース電流 ＩＣ１、ＩＣ２ Ｑ１、Ｑ２のコレクタ電流 ＩＭ３ Ｍ３に流れる電流
Claims (1)
- 【請求項１】 集積回路のバイアス電流を設定する定電
流回路において、バイアス電流値を決定する１個のｐｎ
ｐトランジスタ（Ｑ１）と、バイアス電流を流す１個以
上のｐｎｐトランジスタ（Ｑ２）と、前記バイアス電流
を流すｐｎｐトランジスタのコレクタ電位を検出する１
個のｐチャネルＭＯＳトランジスタ（Ｍ１）と１個のｎ
チャネルＭＯＳトランジスタ（Ｍ２）で構成されるイン
バータ回路と、前記インバータ回路の出力信号によって
バイアス電流を制御する１個以上のｐチャネルＭＯＳト
ランジスタ（Ｍ３）と、前記インバータ回路のしきい電
圧を設定する電圧源（ＶＤ）とからなり、トランジスタ
Ｑ１のエミッタと、トランジスタＱ２のエミッタと、ト
ランジスタＭ１のドレインと、トランジスタＭ１をｐｎ
接合分離させるためにｎ形領域に最高電圧を加える端子
と、トランジスタＭ３のドレインと、トランジスタＭ３
をｐｎ接合させるためにｎ形領域に最高電圧を加える端
子は、図示していない電源に接続されており、トランジ
スタＱ１のベースとコレクタと、トランジスタＱ２のベ
ースと、トランジスタＭ３のソースは、図示していない
電流源回路に接続されており、トランジスタＱ２のコレ
クタと、トランジスタＭ１のゲートと、トランジスタＭ
２のゲートは、図示していない負荷回路Ａに接続されて
おり、トランジスタＭ１のソースは、トランジスタＭ２
のドレインとトランジスタＭ３のゲートとに接続されて
おり、トランジスタＭ２のソースは、電圧源ＶＤの正端
子に接続されており、トランジスタＭ２をｐｎ接合分離
させるためにｐ形基板に最低電圧を加える端子と、電圧
源ＶＤの負端子は、グランドに接続されていることを特
徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34021491A JPH05152521A (ja) | 1991-11-29 | 1991-11-29 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34021491A JPH05152521A (ja) | 1991-11-29 | 1991-11-29 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152521A true JPH05152521A (ja) | 1993-06-18 |
Family
ID=18334790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34021491A Pending JPH05152521A (ja) | 1991-11-29 | 1991-11-29 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152521A (ja) |
-
1991
- 1991-11-29 JP JP34021491A patent/JPH05152521A/ja active Pending
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