JPH05152544A - 半導体メモリセル - Google Patents

半導体メモリセル

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JPH05152544A
JPH05152544A JP3312398A JP31239891A JPH05152544A JP H05152544 A JPH05152544 A JP H05152544A JP 3312398 A JP3312398 A JP 3312398A JP 31239891 A JP31239891 A JP 31239891A JP H05152544 A JPH05152544 A JP H05152544A
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semiconductor memory
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node
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覚 高瀬
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【目的】より高い集積度を実現でき、ビット単位を大幅
に低減でき、製造プロセスの容易化、パターンの高密度
化を達成できる半導体メモリセルを提供する。 【構成】カスケード接続された複数のＭＯＳトランジス
タＱ１〜Ｑ４の一端側が読み出し／書込み用のノードＮ
１に接続されるカスケード・ゲートと、上記各ＭＯＳト
ランジスタの上記ノードから遠い側の各一端に対応して
各一端が接続された複数の情報記憶用のキャパシタＣ１
〜Ｃ４とが同一半導体基板上に形成された半導体メモリ
セルにおいて、半導体基板上で隣り合う他の半導体メモ
リセルとの間に形成された素子分離用のＭＯＳトランジ
スタＱ０を有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルに係
り、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）のメモリセルに関する。
【０００２】
【従来の技術】現在実用化されているＤＲＡＭのメモリ
セルは、図１４に示すように、ワード線ＷＬおよびビッ
ト線ＢＬに接続される１個のトランスファゲート用ＭＯ
Ｓ（絶縁ゲート型）トランジスタＱと、これに接続され
る１個の情報記憶用キャパシタＣとで構成されている。
【０００３】一方、半導体メモリセルとして、より高い
集積度を達成し、ビット単価を低減することが要求され
ており、この要求に応え得るカスケード・ゲート型のメ
モリセルが、本願発明者の一人により提案（本願出願人
の出願に係る特願平２−１０４５７６号）されている。
このカスケード・ゲート型のメモリセルは、例えば図１
５あるいは図１６に示す等価回路のように構成されてい
る。
【０００４】図１５のメモリセルは、カスケード接続さ
れた複数のＭＯＳトランジスタＱ１〜Ｑ４と、このトラ
ンジスタＱ１〜Ｑ４の各一端にそれぞれ一端が接続され
た情報記憶用のキャパシタＣ１〜Ｃ４とを有する。上記
トランジスタＱ１〜Ｑ４を所定の順序でオン／オフ制御
することにより、カスケード接続の一端側（読み出し／
書込み用のノードＮ１）に近い側のキャパシタＣ１から
順に各キャパシタＣ１〜Ｃ４の記憶情報をノードＮ１に
読み出すことができ、このノードＮ１に遠い側のキャパ
シタＣ４から順に各キャパシタＣ４〜Ｃ１にノードＮ１
の情報を書込むことができる。
【０００５】また、図１６のメモリセルは、図１５のセ
ルのトランジスタＱ４の他端と第２のノードＮ２との間
にＭＯＳトランジスタＱ５を付加接続したものである。
上記トランジスタＱ１〜Ｑ５を所定の順序でオン／オフ
制御することにより、ノードＮ１に近い側のキャパシタ
Ｃ１から順に各キャパシタＣ１〜Ｃ４の記憶情報をノー
ドＮ１に読み出し、ノードＮ１に近い側のキャパシタＣ
１から順に各キャパシタＣ１〜Ｃ４に第２のノードＮ２
の情報を書込むことが可能になる。
【０００６】この場合、カスケード接続されたトランジ
スタＱ１〜Ｑ５のオン／オフ制御の順序を上記とは逆に
すれば、第２のノードＮ２に近い側のキャパシタＣ４か
ら各キャパシタＣ４〜Ｃ１の記憶情報を第２のノードＮ
２に順次読み出し、第２のノードＮ２に近い側のキャパ
シタＣ４から各キャパシタＣ４〜Ｃ１にノードＮ１の情
報を順次書き込むことが可能になる。
【０００７】また、カスケード接続されたトランジスタ
Ｑ１〜Ｑ５の両端のトランジスタＱ１、Ｑ５を選択的に
オフ状態にスイッチ制御し、残りのカスケード接続され
たトランジスタＱ１〜Ｑ４またはＱ２〜Ｑ５を所定の順
序でオン／オフ制御することにより、メモリセルとノー
ドＮ１または第２のノードＮ２との間で選択的に情報の
やりとりを行うことが可能になる。
【０００８】上記した図１５、図１６のようなカスケー
ド・ゲート型のメモリセルは、複数ビットの情報をビッ
ト単位で格納することが可能であり、このメモリセルの
アレイを構成すると、メモリセルとビット線とのコンタ
クトは複数ビット当り１個しか必要としないので、従来
の１トランジスタ・１キャパシタ型セルのアレイを用い
たＤＲＡＭよりも格段に高い集積度を実現でき、ビット
単価を大幅に低減させることができる。
【０００９】図１７および図１８は、図１５のカスケー
ド・ゲート型のセルの平面パターンおよび断面構造とし
て、前記特願平２−１０４５７６号に開示されている一
例を示している。ここでは、カスケード・ゲート型のセ
ルを例えばスタックセル構造として実現し、ワード線と
ビット線との交点近傍にキャパシタが存在するように配
置した例えばオープン・ビット線方式のＤＲＡＭセルア
レイに使用した場合を示している。
【００１０】図１７および図１８において、５０は半導
体基板、５２は半導体基板表面で４個のトランジスタＱ
１〜Ｑ４の活性領域（ソース、ドレイン、チャネルの各
領域からなる。）が直線状に配置されたセル活性領域、
ＷＬ１〜ＷＬ４はそれぞれ上記４個のトランジスタＱ１
〜Ｑ４のゲート（ワード線）、５３１〜５３４はそれぞ
れ４個の情報記憶用キャパシタＣ１〜Ｃ４のストレージ
ノード、５４１〜５４４はそれぞれ上記４個のストレー
ジノード５３１〜５３４と上記４個のトランジスタＱ１
〜Ｑ４の各ソース領域とのコンタクト、５５はビット線
ＢＬと上記セル活性領域の一端（トランジスタＱ１のド
レイン領域）とのコンタクト（ビット線コンタクト）、
５６はゲート絶縁膜、５７は層間絶縁膜、５８はそれぞ
れ４個のキャパシタＣ１〜Ｃ４の絶縁膜、５９は４個の
キャパシタＣ１〜Ｃ４のプレート電極、６０は層間絶縁
膜、５１はカスケード接続されたトランジスタの配列方
向において隣り合うメモリセル間の電気的な素子分離用
のフィールド酸化膜である。
【００１１】ところで、上記カスケード・ゲート型のセ
ルにおいて、各キャパシタＣ１〜Ｃ４の記憶情報をノー
ドＮ１に順次読み出す際に、情報を読み終えたキャパシ
タ（例えばＣ１）はノードＮ１に電気的に接続されたま
まの状態となるので、別のキャパシタ（例えばＣ２）の
情報を読む際の読み出し電荷が上記キャパシタＣ１にも
分配されてしまう。この場合、もしも、各キャパシタＣ
１〜Ｃ４の各容量値が同じであると、キャパシタＣ１の
情報を読む際のノードＮ１での電圧変化分よりもキャパ
シタＣ２、Ｃ３、Ｃ４の情報を順次読む際のノードＮ１
での電圧変化分が次第に小さくなり、極端な場合、キャ
パシタＣ４の情報を読む際の読み出し電荷がキャパシタ
Ｃ１〜Ｃ３に分配されるので、ノードＮ１での電圧変化
分が著しく小さくなって情報の読み出し誤りを生じるお
それがある。
【００１２】この点に鑑みて、本願発明者らは、各キャ
パシタの記憶情報を順次読み出す場合のノードの電圧変
化分をほぼ等しくすることが可能になる半導体メモリセ
ルを提案（本願出願人の出願に係る特願平３−４１３２
１号）した。このメモリセルは、カスケード・ゲート型
のセルにおける複数の情報記憶用のキャパシタＣ１〜Ｃ
４の容量値の関係にある規則が与えられていることを特
徴とする。例えば、上記キャパシタＣ１〜Ｃ４の各容量
値の関係として、例えば情報の読み出し順と関係する規
則を与え、情報の読み出し順に容量値を大きくするよう
に設定しておくと、各キャパシタの記憶情報を順次読み
出す場合のノードの電圧変化分が次第に減少することを
緩和または防止し、それぞれの電圧変化分をほぼ等しく
することが可能になり、情報の読み出し誤りを防止する
ことができる。
【００１３】しかし、カスケード・ゲート型のセルのア
レイを構成する場合、図１８に示したように、メモリセ
ル間の素子分離にフィールド酸化膜５１を使用すると、
メモリセルのＭＯＳトランジスタＱ１〜Ｑ４のゲート配
線（ワード線ＷＬ１〜ＷＬ４）が規則的に並んでいる領
域にフィールド酸化膜５１が点在するので、基板上のパ
ターンの規則性が損なわれる。パターンに不連続点があ
ると、ＩＣの製造に際してプロセスの困難化をまねき、
パターンの高密度化に対して悪影響を及ぼす。また、フ
ィールド酸化膜５１の上面はパターンの平坦性も失わ
れ、その上層部に形成されるポリシリコン配線、アルミ
ニウム配線などに悪影響を及ぼす。
【００１４】なお、従来のＤＲＡＭセルにフィールド酸
化膜以外の素子分離技術を使用した例が、文献； IEEE
Journal of Solid-State Circuits Vol.SC-21,No.5,P.
640OCT.1986 " A 1-Mbit CMOS Dynamic RAM With Desig
n-For Test Function "に開示されている。この例で
は、ＤＲＡＭセルのキャパシタとメモリセルアレイのビ
ット線との間を電気的に分離するために、接地電位に設
定されたポリシリコン配線を使用している。
【００１５】また、図１７および図１８に示したよう
に、ビット線コンタクト５５も基板上のパターンの規則
性を損ねている。即ち、トランジスタＱ１〜Ｑ４の各ソ
ース領域上にはキャパシタＣ１〜Ｃ４の電荷ストレージ
用の導電体（例えばポリシリコン）５３１〜５３４が存
在するが、トランジスタＱ１のドレイン領域上には上記
電荷ストレージ用のポリシリコンが存在しない。
【００１６】また、上記トランジスタＱ１のドレイン領
域上にはビット線ＢＬが直接にコンタクトしており、こ
の部分に対応して層間絶縁膜５７に形成されるコンタク
トホールが深くなるので、プロセスの困難化をまねき、
パターンの高密度化に対して悪影響を及ぼす。
【００１７】
【発明が解決しようとする課題】上記したように現在提
案されているカスケード・ゲート型のメモリセルは、メ
モリセル間の素子分離部またはメモリセルの一端側のコ
ンタクト部の構造に改善の余地がある。
【００１８】本発明は、上記の事情に鑑みてなされたも
ので、より高い集積度を実現でき、ビット単位を大幅に
低減でき、しかも、製造プロセスが容易になり、パター
ンの高密度化を達成し得る半導体メモリセルを提供する
ことを目的とする。
【００１９】
【課題を解決するための手段】本発明（第１発明）は、
複数のＭＯＳトランジスタがカスケード接続されてな
り、一端側が読み出し／書込み用のノードに接続される
カスケード・ゲートと、上記各ＭＯＳトランジスタの上
記ノードから遠い側の各一端に対応して各一端が接続さ
れた複数の情報記憶用のキャパシタとが同一半導体基板
上に形成された半導体メモリセルにおいて、上記半導体
基板上で隣り合う他の半導体メモリセルとの間に形成さ
れた素子分離用のＭＯＳトランジスタを有することを特
徴とする。
【００２０】また、本発明（第２発明）は、複数のＭＯ
Ｓトランジスタがカスケード接続されてなり、一端側が
読み出し／書込み用のノードに接続されるカスケード・
ゲートと、上記各ＭＯＳトランジスタの上記ノードから
遠い側の各一端に対応して各一端が接続された複数の情
報記憶用のキャパシタとが同一半導体基板上に形成され
た半導体メモリセルにおいて、前記情報記憶用のキャパ
シタは前記ＭＯＳトランジスタ用の活性領域の一端にコ
ンタクトした電荷ストレージ用導電体を有しており、前
記カスケード・ゲート用の活性領域の一端側にコンタク
トした導電体が形成され、この導電体が前記第１のノー
ドに接続されることを特徴とする。
【００２１】また、本発明（第３発明）は、複数のＭＯ
Ｓトランジスタがカスケード接続されてなり、一端側が
読み出し／書込み用のノードに接続されるカスケード・
ゲートと、上記各ＭＯＳトランジスタの上記ノードから
遠い側の各一端に対応して各一端が接続された複数の情
報記憶用のキャパシタとが同一半導体基板上に形成され
た半導体メモリセルにおいて、上記半導体基板上で隣り
合う他の半導体メモリセルとの間に形成された素子分離
用のＭＯＳトランジスタを有しており、さらに、前記情
報記憶用のキャパシタは前記ＭＯＳトランジスタ用の活
性領域の一端にコンタクトした電荷ストレージ用導電体
を有しており、前記カスケード・ゲート用の活性領域の
一端側にコンタクトした導電体が形成され、この導電体
が前記第１のノードに接続されることを特徴とする。
【００２２】
【作用】第１発明の半導体メモリセルは、カスケード・
ゲート型のメモリセル間に素子分離用のＭＯＳトランジ
スタが形成されており、このＭＯＳトランジスタを常に
オフ状態にするようにそのゲート電位を設定することに
より、メモリセル間の素子分離を行うことができる。
【００２３】これにより、上記メモリセルのアレイを構
成する場合、メモリセルのＭＯＳトランジスタのゲート
配線が規則的に並ぶ領域にフィールド酸化膜が点在しな
くなり、基板上のパターンの規則性が実現される。従っ
て、ＩＣの製造に際して、プロセスが容易になり、パタ
ーンの高密度化を達成することができる。
【００２４】また、素子分離用のＭＯＳトランジスタの
ゲート電極を、カスケード接続された複数のＭＯＳトラ
ンジスタのゲート電極と同一パターンを有するように、
同一プロセスにより同一配線層に形成することにより、
パターンの平坦性が失われることもなく、その上層部に
形成されるポリシリコン配線、アルミニウム配線などに
悪影響を及ぼすこともない。
【００２５】第２発明の半導体メモリセルは、カスケー
ド・ゲート用の活性領域の一端側にコンタクトした導電
体が形成されている。この導電体を、情報記憶用のキャ
パシタの電荷ストレージ用の導電体と同一パターンを有
するように、同一プロセスにより同一配線層に形成する
ことができる。
【００２６】これにより、上記メモリセルのアレイを構
成する場合、情報記憶用のキャパシタの電荷ストレージ
用の導電体とカスケード・ゲート用の活性領域の一端側
にコンタクトした導電体とが規則的に並び、基板上のパ
ターンの規則性が実現される。また、カスケード・ゲー
ト用の活性領域の一端側にコンタクトした導電体が存在
するので、上記導電体が存在しない場合に比べて、この
導電体上に形成されるコンタクトホールのマスク合わせ
余裕が大きくなると共にコンタクトホールを浅く形成す
ることができる。従って、ＩＣの製造に際して、プロセ
スが容易になり、パターンの高密度化を達成することが
できる。
【００２７】第３発明の半導体メモリセルは、第１発明
の半導体メモリセルの特徴と第２発明の半導体メモリセ
ルの特徴とを組合わせているので、上記したような第１
発明の半導体メモリセルの効果と第２発明の半導体メモ
リセルの効果が得られる。
【００２８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るカスケ
ード・ゲート型のメモリセルを用いたＤＲＡＭにおける
メモリセルアレイの１カラムの一部を示している。
【００２９】このメモリセルアレイは、図１５に示した
ようなカスケード・ゲート型のメモリセル群がオープン
・ビット線構成あるいはシングルエンド型センスアンプ
構成を有するように配置されており、表示の簡単化のた
めに４個のメモリセルＭＣｉ（ｉ＝1,2,3,4 ）を示して
いる。ＢＬはビット線、ＷＬi1〜ＷＬi4（ｉ＝1,2,3,4
）はワード線駆動回路（図示せず）により駆動される
ワード線である。Ｑ０は素子分離用のＮチャネルエンハ
ンスメント型のＭＯＳトランジスタ、ＷＬ０は上記トラ
ンジスタＱ０のゲート配線であり、接地電位ＶSSあるい
は負の基板バイアス電位ＶBBが与えられる。
【００３０】上記メモリセルＭＣｉは、複数個（本例で
は４個）のＭＯＳトランジスタＱ１〜Ｑ４がカスケード
接続されてなり、一端側がノードＮ１に接続される第１
のカスケード・ゲートと、上記各トランジスタＱ１〜Ｑ
４の上記ノードＮ１から遠い側の各一端に対応して各一
端が接続された複数の情報記憶用のキャパシタＣ１〜Ｃ
４とが同一半導体基板上に形成されている。上記ノード
Ｎ１は前記ビット線ＢＬに接続されている。
【００３１】上記メモリセルＭＣｉのトランジスタＱ１
〜Ｑ４の各ゲートは、対応してワード線ＷＬi1〜ＷＬi4
に接続され、このワード線ＷＬi1〜ＷＬi4は、メモリセ
ルアレイの同一ロウのメモリセル群（図示せず）の対応
するトランジスタＱ１〜Ｑ４のゲートに共通に接続され
ている。また、上記キャパシタＣ１〜Ｃ４の各他端は上
記メモリセルアレイのキャパシタ配線１１に共通に接続
されている。本例では、上記キャパシタＣ１〜Ｃ４の各
プレート電極が共通に接続され、このプレート電極に他
のＤＲＡＭセルと共通に所定のキャパシタプレート電位
ＶPLが与えられる。
【００３２】次に、図１のカスケード・ゲート型のセル
ＭＣｉのうちの任意の１個のセルの読み出し動作および
書込み動作の一例について図２のタイミング波形図を参
照して説明する。ここでは、メモリセルのワード線をＷ
Ｌ１〜ＷＬ４で表わす。
【００３３】ワード線ＷＬ１〜ＷＬ４を図２のようなタ
イミングでオン／オフ制御し、トランジスタＱ１〜Ｑ４
の順序でオン、トランジスタＱ４〜Ｑ１の順序でオフさ
せる。即ち、ビット線プリチャージ回路（図示せず）に
よってビット線ＢＬを所定電位にプリチャージした後、
時刻ｔ１にワード線ＷＬ１をオンにすると、トランジス
タＱ１がオンになってキャパシタＣ１の記憶情報がトラ
ンジスタＱ１を経てビット線ＢＬに読み出され、センス
アンプ（図示せず）によりセンス増幅される。
【００３４】次に、ビット線ＢＬを再び一定時間プリチ
ャージした後、時刻ｔ２にワード線ＷＬ２をオンにする
と、トランジスタＱ２がオンになってキャパシタＣ２の
記憶情報がトランジスタＱ２、Ｑ１を経てビット線ＢＬ
に読み出される。
【００３５】次に、ビット線ＢＬを再びプリチャージし
た後、時刻ｔ３にワード線ＷＬ３をオンにすると、トラ
ンジスタＱ３がオンになってキャパシタＣ３の記憶情報
がトランジスタＱ３〜Ｑ１を経てビット線ＢＬに読み出
される。
【００３６】次に、ビット線ＢＬを再びプリチャージし
た後、時刻ｔ４にワード線ＷＬ４をオンにすると、トラ
ンジスタＱ４がオンになってキャパシタＣ４の記憶情報
がトランジスタＱ４〜Ｑ１を経てビット線ＢＬに読み出
される。
【００３７】次に、時刻ｔ５にワード線ＷＬ４をオフに
すると、トランジスタＱ４がオフになり、キャパシタＣ
４にビット線ＢＬの情報が書き込まれる。時刻ｔ６にワ
ード線ＷＬ３をオフにすると、トランジスタＱ３がオフ
になってキャパシタＣ３にビット線ＢＬの情報が書き込
まれる。時刻ｔ７にワード線ＷＬ２をオフにすると、ト
ランジスタＱ２がオフになってキャパシタＣ２にビット
線ＢＬの情報が書き込まれる。時刻ｔ８にワード線ＷＬ
１をオフにすると、トランジスタＱ１がオフになってキ
ャパシタＣ１にビット線ＢＬの情報が書き込まれる。
【００３８】なお、上記したような順次読み出し動作と
順次書込み動作との間、つまり、時刻ｔ４と時刻ｔ５と
の間に、読み出しデータの順序の入れ替え、エラー訂正
などの処理を行ってもよい。
【００３９】このような図１のカスケード・ゲート型の
セルによれば、トランジスタＱ１〜Ｑ４を所定の順序で
オン／オフ制御することにより、ノードＮ１に近い側の
キャパシタＣ１から遠い側のキャパシタＣ４の順にキャ
パシタ記憶情報をノードＮ１に読み出すことが可能にな
る。また、ノードＮ１に遠い側のキャパシタＣ４から近
い側のキャパシタＣ１の順にノードＮ１の情報を書込む
（再書込み）ことが可能になる。なお、図１のセルは、
ノードＮ１をビット線ＢＬに接続した場合を示したが、
ノードＮ１を直接にセンスアンプ１２の入力端に接続し
てもよい。図３は、第２実施例に係るカスケード・ゲー
ト型のメモリセルを用いたＤＲＡＭにおけるメモリセル
アレイの１カラムの一部を示している。
【００４０】このカスケード・ゲート型のセルは、図１
のセルにおけるカスケード・ゲートの他端側（トランジ
スタＱ４側）と第２のノードＮ２との間に第２のＭＯＳ
トランジスタＱ５がカスケード接続されたものである。
換言すれば、このカスケード・ゲート型のセルは、第１
のノードＮ１と第２のノードＮ２との間にカスケード接
続された３個以上（本例では５個）のＭＯＳトランジス
タＱ１〜Ｑ５を有するカスケード・ゲートと、上記カス
ケード接続されたＭＯＳトランジスタ相互間の接続ノー
ドに対応して各一端が接続された複数の情報記憶用のキ
ャパシタＣ１〜Ｃ４とを備えている。本例では、上記第
１のノードＮ１と第２のノードＮ２とは共通に接続さ
れ、メモリセルアレイのビット線ＢＬに接続されてい
る。
【００４１】上記メモリセルＭＣｉのトランジスタＱ１
〜Ｑ４の各ゲートは、対応してワード線ＷＬi1〜ＷＬi5
に接続され、このワード線ＷＬi1〜ＷＬi5は、メモリセ
ルアレイの同一ロウのメモリセル群（図示せず）の対応
するトランジスタＱ１〜Ｑ４のゲートに共通に接続され
ている。また、上記キャパシタＣ１〜Ｃ４の各他端は上
記メモリセルアレイのキャパシタ配線１１に共通に接続
されている（本例では、このキャパシタ配線１１にキャ
パシタプレート電位ＶPLが与えらる）。
【００４２】次に、図３のカスケード・ゲート型のセル
ＭＣｉのうちの任意の１個のセルの読み出し動作および
書込み動作の一例について図４のタイミング波形図を参
照して説明する。ここでは、メモリセルのワード線をＷ
Ｌ１〜ＷＬ５で表わす。
【００４３】ワード線ＷＬ１〜ＷＬ５を図４のようなタ
イミングでオン／オフ制御し、トランジスタＱ１〜Ｑ５
の順序でオン、トランジスタＱ１〜Ｑ５の順序でオフさ
せる。即ち、トランジスタＱ１〜Ｑ５の順序でオンさせ
ると、図２を参照して前述した動作と同様に、ノードＮ
１に近い側のキャパシタＣ１から遠い側のキャパシタＣ
４の順にそれぞれの記憶情報を上記ノードＮ１に読み出
すことができる。この後、ワード線ＷＬ１をオフにして
トランジスタＱ１をオフ、ワード線ＷＬ５をオンにして
トランジスタＱ５をオンにする（この動作は、逆でもよ
い）。
【００４４】次に、時刻ｔ５にワード線ＷＬ２をオフに
すると、トランジスタＱ２がオフになってキャパシタＣ
１に第２のノードＮ２の情報が書き込まれる。時刻ｔ６
にワード線ＷＬ３をオフにすると、トランジスタＱ３が
オフになってキャパシタＣ２に上記ノードＮ２の情報が
書き込まれる。時刻ｔ７にワード線ＷＬ４をオフにする
と、トランジスタＱ４がオフになってキャパシタＣ３に
上記ノードＮ２の情報が書き込まれる。時刻ｔ８にワー
ド線ＷＬ５をオフにすると、トランジスタＱ５がオフに
なってキャパシタＣ４に上記ノードＮ２の情報が書き込
まれる。
【００４５】なお、上記したような順次読み出し動作と
順次書込み動作との間、つまり、時刻ｔ４と時刻ｔ５と
の間に、読み出しデータの転送、エラー訂正などの処理
を行ってもよい。
【００４６】このような図３のカスケード・ゲート型の
セルによれば、トランジスタＱ１〜Ｑ５を所定の順序で
オン／オフ制御することにより、第１のノードＮ１に近
い側のキャパシタＣ１から遠い側のキャパシタＣ４の順
にキャパシタ記憶情報を第１のノードＮ１に読み出すこ
とが可能になる。また、第１のノードＮ１に近い側のキ
ャパシタＣ１から遠い側のキャパシタＣ４の順に、第２
のノードＮ２の情報を書込むことが可能になる。
【００４７】なお、図３では、第１のノードＮ１および
第２のノードＮ２が同じビット線ＢＬに共通に接続され
ている場合を示したが、第１のノードＮ１および第２の
ノードＮ２が別々のビット線あるいはセンスアンプに接
続されていてもよい。
【００４８】また、図４のタイミング波形におけるワー
ド線ＷＬ１〜ＷＬ５の駆動順序をＷＬ５〜ＷＬ１の逆に
変更して、トランジスタＱ５〜Ｑ１の順序でオン、トラ
ンジスタＱ５〜Ｑ１の順序でオフさせるようにすると、
第２のノードＮ２に近い側のキャパシタＣ４から遠い側
のキャパシタＣ１の順にキャパシタ記憶情報を第２のノ
ードＮ２に読み出し、第２のノードＮ２に近い側のキャ
パシタＣ４から遠い側のキャパシタＣ１の順に第１のノ
ードＮ１の情報を書き込むことが可能になる。
【００４９】また、図３のセルにおいて、カスケード・
ゲートの両端のトランジスタのうちの一方のトランジス
タＱ１またはＱ５を選択的に使用しないようにオフ状態
に制御し、残りのトランジスタ（Ｑ２〜Ｑ５）、また
は、（Ｑ１〜Ｑ４）を図１に示したＤＲＡＭセルの動作
に準じてオン／オフ制御すれば、セルと第１のノードＮ
１または第２のノードＮ２との間で選択的に情報をやり
とりすることが可能になる。
【００５０】なお、前記各実施例では、キャパシタＣ１
〜Ｃ４の各他端をキャパシタプレート電位ＶPLに共通に
接続している場合を示したが、キャパシタＣ１〜Ｃ４の
各他端を外部から与えられる電源電位Ｖccや接地電位Ｖ
SSに共通に接続してもよい。また、文献；IEEE JOURNAL
OF SOLID-STATE CIRCUITS " VOL.SC-17,NO.5,p.872 OC
T.1982 " A Storage-Node-Boosted RAM with Word-Line
Delay Compensation " by K.FUJISHIMA et al. に示さ
れているようなキャパシタプレートをクロック動作させ
る技術を用いて、本発明のセルを実現することも可能で
ある。
【００５１】この技術を例えば図１のセルに適用した場
合の等価回路を図５に示しており、ＰＬ１〜ＰＬ４はキ
ャパシタＣ１〜Ｃ４の各他端が対応して接続されるキャ
パシタ配線であり、その他は図１中と同じであるので同
じ符号を付している。
【００５２】また、文献；1989 Symposium of VLSI Cir
cuits, Digest of Tech.Papers, pp.101-102 " A Novel
Memory Cell Architecture for High-Density DRAMs "
Fig.1(b) by Y.OHTA et al. に示されているようなキ
ャパシタ両端にトランスファゲートを接続する技術を用
いて、本発明のセルを実現することも可能である。この
技術を図１のＤＲＡＭセルに適用した場合の等価回路を
図６に示しており、図３のＤＲＡＭセルに適用した場合
の等価回路を図７に示している。
【００５３】図６において、Ｑ1a〜Ｑ4aはカスケード接
続されたトランスファゲート用のＭＯＳトランジスタで
あり、このトランジスタＱ1a〜Ｑ4aの各ソースが対応し
てキャパシタＣ１〜Ｃ４の各他端に接続されており、ト
ランジスタＱ1a〜Ｑ4aの各ゲートは対応してトランジス
タＱ１〜Ｑ４の各ゲートに接続されている。そして、ト
ランジスタＱ１、Ｑ1aの各ドレインは相補的なビット線
ＢＬ、／ＢＬに接続されている。その他は図１中と同じ
であるので同じ符号を付している。なお、上記トランジ
スタＱ１のドレインおよびトランジスタＱ1aのドレイン
をセンスアンプの一対の差動入力端に直接に接続しても
よい。
【００５４】図７において、Ｑ1a〜Ｑ5aはカスケード接
続されたトランスファゲート用のＭＯＳトランジスタで
あり、このトランジスタＱ1a〜Ｑ5aの相互間接続ノード
が対応してキャパシタＣ１〜Ｃ４の各他端に接続されて
おり、トランジスタＱ1a〜Ｑ5aの各ゲートは対応してト
ランジスタＱ１〜Ｑ５の各ゲートに接続されている。そ
して、トランジスタＱ１、Ｑ1aの各一端は相補的なビッ
ト線ＢＬ１、／ＢＬ１に接続され、トランジスタＱ５、
Ｑ5aの各他端は相補的なビット線ＢＬ２、／ＢＬ２に接
続されている。その他は図３中と同じであるので同じ符
号を付している。なお、上記トランジスタＱ５、Ｑ5aの
各他端をトランジスタＱ１、Ｑ1aの各一端と共通に相補
的なビット線ＢＬ１、／ＢＬ１に接続してもよい。
【００５５】また、前記各実施例では、１個のキャパシ
タに“１”か“０”かの１ビット信号（１ディジタル情
報）を記憶する場合を示したが、回路的な工夫で１個の
キャパシタに複数ビットの情報（多値）を記憶させるよ
うにしてもよい。
【００５６】なお、図１、図５乃至図７に示したカスケ
ード・ゲート型のメモリセルにおいて、前記特願平３−
４１３２１号により提案した技術（キャパシタＣ１〜Ｃ
４の容量値の関係にある規則、例えば情報の読み出し順
と関係する規則を与える。）を適用することにより、各
キャパシタの記憶情報を順次読み出す場合の読み出し／
書込みノードＮ１の電圧変化分をほぼ等しくすることが
可能になり、情報の読み出し誤りを防止することができ
る。次に、本発明のカスケード・ゲート型のセルの構造
の一例を説明する。
【００５７】図８は、例えば図１のセルをスタックセル
構造として実現し、ワード線とビット線との各交点に記
憶ノードを配置したＤＲＡＭセルアレイ（例えばオープ
ン・ビット線方式のＤＲＡＭセルアレイ）に使用した場
合の平面パターンを示しており、そのＢ−Ｂ線に沿う断
面構造の一例を図９に示している。
【００５８】図８および図９において、５０は半導体基
板、５２は半導体基板表面で４個のトランジスタＱ１〜
Ｑ４の活性領域（ソース、ドレイン、チャネルの各領域
からなる。）が直線状に配置されたセル活性領域、ＷＬ
１〜ＷＬ４はそれぞれ上記４個のトランジスタＱ１〜Ｑ
４のゲート（ワード線）、５３１〜５３４はそれぞれ４
個の情報記憶用キャパシタＣ１〜Ｃ４のストレージノー
ド、５４１〜５４４はそれぞれ上記４個のストレージノ
ード５３１〜５３４と上記４個のトランジスタＱ１〜Ｑ
４の各ソース領域とのコンタクト、５５はトランジスタ
Ｑ１のドレイン領域とビット線ＢＬとのコンタクト（ビ
ット線コンタクト）、５６はゲート絶縁膜、５７は層間
絶縁膜、５８はそれぞれ４個のキャパシタＣ１〜Ｃ４の
絶縁膜、５９は４個のキャパシタＣ１〜Ｃ４のプレート
電極、６０は層間絶縁膜である。さらに、Ｑ０は図１に
示した素子分離用のＭＯＳトランジスタであり、半導体
基板上で前記カスケード接続されたトランジスタの配列
方向に隣り合うメモリセル相互間に形成されており、そ
のチャネル領域を７１、ゲート電極をＷＬ０で示してい
る。この素子分離用のＭＯＳトランジスタＱ０は、図１
に示したように、隣り合うカスケード・ゲート型メモリ
の各トランジスタＱ４に連なっている。
【００５９】即ち、上記カスケード・ゲート型のセル
は、半導体基板上で隣り合う他の半導体メモリセルとの
間に形成された素子分離用のＭＯＳトランジスタＱ０を
有しており、この素子分離用のＭＯＳトランジスタＱ０
のゲート電極ＷＬ０は、前記カスケード接続された複数
のＭＯＳトランジスタのゲート電極と同一配線層に形成
されている。そこで、上記素子分離用のＭＯＳトランジ
スタＱ０を常にオフ状態にするようにそのゲート電位を
設定する（例えば接地電位ＶSS、あるいは負の基板バイ
アス電位ＶBBに設定する）ことにより、メモリセル間の
素子分離を行うことができる。
【００６０】従って、上記メモリセルのアレイを構成す
る場合、メモリセルのＭＯＳトランジスタのゲート配線
が規則的に並ぶ領域にフィールド酸化膜が点在しなくな
り、基板上のパターンの規則性（連続性）が実現され
る。これにより、ＩＣの製造に際して、プロセスが容易
になり、パターンの高密度化を達成することができる。
しかも、パターンの規則性が良いと、位相シフト方式の
パターン露光技術を採用し、より微細なパターンの形成
が可能になる。
【００６１】また、素子分離用のＭＯＳトランジスタの
ゲート電極ＷＬ０を、カスケード接続された複数のＭＯ
Ｓトランジスタのゲート電極ＷＬ１〜ＷＬ４と同一パタ
ーンを有するように、同一プロセスにより同一配線層に
形成することにより、パターンの平坦性が失われること
もなく、その上層部に形成されるポリシリコン配線、ア
ルミニウム配線などに悪影響を及ぼすこともない。
【００６２】なお、上記素子分離用のＭＯＳトランジス
タＱ０を、カスケード接続された複数のＭＯＳトランジ
スタと必ずしも同じ大きさで形成する必要はなく、別々
の大きさで形成してもよい。この場合には、同じ大きさ
のＭＯＳトランジスタを用いる場合と比べて、基板上の
パターンの規則性が少し悪化するが、素子分離のために
フィールド酸化膜を使用する場合と比べて、パターンの
規則性およびパターンの平坦性が良いので、プロセスが
容易になり、パターンの高密度化を達成することができ
る。
【００６３】ここで、上記カスケード・ゲート型のＤＲ
ＡＭセルのパターン面積を、図１４に示した従来の１ト
ランジスタ・１キャパシタ型のＤＲＡＭセルのパターン
面積と比較する。従来のＤＲＡＭセルをスタックセル構
造とする場合に、セル面積の縮小の限界は８Ｆ2 （Ｆは
セルの加工上の最小寸法）といわれている。
【００６４】これに対して、上記カスケード・ゲート型
のセルは、図８において、マスクパターンの会わせ余裕
を０．５とすると、トランジスタＱ１およびキャパシタ
Ｃ１のパターン部分の長辺は４．５Ｆであるが、トラン
ジスタＱ２〜Ｑ４およびそれぞれに対応して接続されて
いるキャパシタＣ２〜Ｃ４の各１組のパターン部分の長
辺はそれぞれ３Ｆになるので、セル全体としては長辺が
１３．５Ｆとなる。従って、１キャパシタ当り１ビット
の記憶方式とすると、セルの１ビット当りの長辺は３．
３７５Ｆとなる。つまり、上記カスケード・ゲート型の
セルをスタックセル構造とする場合には、トランジスタ
Ｑ２〜Ｑ４およびそれぞれに対応して接続されているキ
ャパシタＣ２〜Ｃ４の各１組のパターン面積を原理的に
それぞれ４Ｆ2 で実現することが可能になる。従って、
上記カスケード・ゲート型のセルは、セルの１ビット当
りの面積を大幅に縮小することが可能になり、高集積化
が可能になる。
【００６５】なお、図９のセルは、キャパシタＣ１〜Ｃ
４の面積が従来のＤＲＡＭセルのキャパシタＣの面積よ
りも小さくなっており、いわゆるキャパシタ容量Ｃｓが
減少し、ビット容量Ｃｂ／キャパシタ容量Ｃｓが大きく
なるように思われる。しかし、前記ビット線コンタクト
５５を他のメモリセルに対しても共通に設ける、換言す
れば、図１に示したように、前記ノードＮ１にＤＲＡＭ
セルを２組接続することにより、８ビット当り１個のビ
ット線コンタクト（４ビット当り１／２個のビット線コ
ンタクト）になるので、ビット容量Ｃｂを大幅に減少さ
せることが可能になる。これにより、Ｃｂ／Ｃｓの値
は、むしろ、従来よりも下回るようになり、データ読み
出し時の電位変化が大きくなる。しかも、ビット容量Ｃ
ｂが大幅に減少するということは、消費電流の削減にな
る。
【００６６】なお、前記キャパシタ容量Ｃｓに関して
は、ある程度のプロセス変更を必要としても構わないな
らば、文献； 1988 IEDM Technical Digest, pp.592-5
95 " 3-DIMENSIONAL STACKED CAPACITOR CELL FOR 16M
AND 64M DRAMS " by T.EMA etal. とか、上記文献の p
p.600-603 " Stacked Capacitor Cells for High-densi
ty dynamic RAMs " by H.WATANABE et al. に示されて
いる技術を用いることにより、大きくすることができ
る。この場合、ビット線とワード線との各交点に１ビッ
トづつ配置されるアレイ構成となる。上記したように素
子分離用のＭＯＳトランジスタを使用する技術は、図
１、図５乃至図７のセルには適用できるが、図３のセル
には適用できない。
【００６７】図１０は、例えば図１のセルをスタックセ
ル構造として実現し、例えばオープン・ビット線方式の
ＤＲＡＭセルアレイに使用した場合の断面構造の他の例
を示している。
【００６８】このカスケード・ゲート型のセルは、図１
８に示したカスケード・ゲート型のセルと比べて、素子
分離用のＭＯＳトランジスタＱ０が省略されており、カ
スケード・ゲート用の活性領域の一端側にコンタクトし
た導電体（例えばポリシリコン）８１が形成され、この
導電体にビット線ＢＬがコンタクトしている点が異な
る。その他は図１８中と同じであるので同じ符号を付し
ている。
【００６９】上記カスケード・ゲート型のセルにおいて
は、情報記憶用のキャパシタＣ１〜Ｃ４は前記ＭＯＳト
ランジスタ用の活性領域の一端にコンタクトした電荷ス
トレージ用ポリシリコン５３１〜５３４を有しており、
前記カスケード・ゲート用の活性領域の一端側にコンタ
クトした導電体８１に前記ビット線ＢＬが接続される。
この導電体８１は、前記電荷ストレージ用のポリシリコ
ンと同一パターンを有するように、同一プロセスにより
同一配線層に形成されている。
【００７０】従って、上記メモリセルのアレイを構成す
る場合、情報記憶用のキャパシタＣ１〜Ｃ４の電荷スト
レージ用ポリシリコン５３１〜５３４とカスケード・ゲ
ート用の活性領域の一端側にコンタクトした導電体８１
とが規則的に並び、基板上のパターンの規則性が実現さ
れる。
【００７１】また、カスケード・ゲート用の活性領域の
一端側にコンタクトした導電体８１が存在するので、こ
の導電体が存在しない場合に比べて、この導電体８１上
に形成されるコンタクトホールのマスク合わせ余裕が大
きくなると共にコンタクトホールを浅く形成することが
できる。これにより、ＩＣの製造に際して、プロセスが
容易になり、パターンの高密度化を達成することができ
る。
【００７２】上記したようにカスケード・ゲート用の活
性領域の一端側にコンタクトした導電体８１を形成する
技術は、図１、図３、図５乃至図７のセルの全てに適用
できる。
【００７３】図１１は、例えば図１のセルをスタックセ
ル構造として実現し、例えばオープン・ビット線方式の
ＤＲＡＭセルアレイに使用した場合の断面構造のさらに
他の例を示している。
【００７４】このカスケード・ゲート型のセルは、図９
に示したメモリセルの特徴と図１０に示したメモリセル
の特徴とが組み合わせされている。即ち、図９に示した
カスケード・ゲート型のセルに対して、さらに、図１０
に示したカスケード・ゲート用の活性領域の一端側にコ
ンタクトした導電体８１が形成されている。その他は図
９中と同じであるので同じ符号を付している。
【００７５】上記カスケード・ゲート型のセルにおいて
は、半導体基板上で隣り合う他の半導体メモリセルとの
間に形成された素子分離用のＭＯＳトランジスタＱ０を
有しており、この素子分離用のＭＯＳトランジスタＱ０
のゲート電極ＷＬ０と前記カスケード接続された複数の
ＭＯＳトランジスタのゲート電極とは同一配線層に形成
されており、さらに、カスケード・ゲート用の活性領域
の一端側にコンタクトした導電体８１が形成され、この
導電体８１は前記電荷ストレージ用ポリシリコンと同一
配線層に形成されている。
【００７６】従って、上記カスケード・ゲート型のセル
は、図９に示したメモリセルの特徴と図１０に示したメ
モリセルの特徴とを有するので、前述したようなそれぞ
れの効果が共に得られる。
【００７７】上記したようにカスケード・ゲート用の活
性領域の一端側にコンタクトした導電体を形成すると共
に素子分離用のＭＯＳトランジスタを使用する技術は、
図１、図５乃至図７のセルには適用できるが、図３のセ
ルには適用できない。
【００７８】図１２は、例えば図１のセルをスタックセ
ル構造として実現し、例えばオープン・ビット線方式の
ＤＲＡＭセルアレイに使用した場合の平面パターンの他
の例を示しており、そのＢ−Ｂ線に沿う断面構造の一例
を図１３に示している。
【００７９】このカスケード・ゲート型のセルは、ビッ
ト線を電荷ストレージ用のポリシリコンよりも先に作り
込む、いわゆるビット線先作りプロセスを採用したＤＲ
ＡＭに適用されている。そして、カスケード・ゲート用
の活性領域の一端側にビット線ＢＬが直接にコンタクト
しているが、このビット線ＢＬはセルトランジスタ（カ
スケード接続された複数のトランジスタ）の配列方向に
直交する方向の隣りの半導体メモリセルとの間の素子分
離領域上に形成されている。その他は図８および図９中
と同じであるので同じ符号を付している。
【００８０】上記したように、セルトランジスタの配列
方向に直交する方向に隣り合う半導体メモリセルとの間
の素子分離領域上にビット線を形成すると共にカスケー
ド・ゲート用の活性領域の一端側にビット線を直接にコ
ンタクトさせる技術は、図１、図３、図５乃至図７のセ
ルの全てに適用できる。
【００８１】なお、上記図８乃至図１３に示した各実施
例においては、セルトランジスタの配列方向に直交する
方向に隣り合う半導体メモリセル相互間における素子分
離は、フィールド酸化膜を使用してもよいが、上記素子
分離を行う領域の半導体基板表面に不純物を導入してお
き、この上にゲート絶縁膜を介して例えばポリシリコン
配線を形成しておき、このポリシリコン配線に接地電位
ＶSSまたは負の基板バイアス電位ＶBBを与えるようにし
てもよい。
【００８２】
【発明の効果】上述したように本発明の半導体メモリセ
ルによれば、より高い集積度を実現し、ビット単価を大
幅に低減でき、しかも、製造プロセスの容易化、パター
ンの高密度化を達成できる。従って、低価格で大容量の
ＤＲＡＭを実現し、磁気ディスクなどの記憶媒体の代替
として使用することができ、非常に有効である。
【図面の簡単な説明】
【図１】本本発明の第１実施例に係る半導体メモリセル
を用いたＤＲＡＭにおけるメモリセルアレイの一部を示
す回路図。
【図２】図１のメモリセルの読み出し動作および書込み
動作の一例を示すタイミング波形図。
【図３】本発明の第２実施例に係る半導体メモリセルを
用いたＤＲＡＭにおけるメモリセルアレイの一部を示す
回路図。
【図４】図３のメモリセルの読み出し動作および書込み
動作の一例を示すタイミング波形図。
【図５】図１の半導体メモリセルの変形例を示す等価回
路図。
【図６】図１の半導体メモリセルの他の変形例を示す等
価回路図。
【図７】図１の半導体メモリセルのさらに他の変形例を
示す等価回路図。
【図８】図１のメモリセルをスタックセル構造としてオ
ープン・ビット線方式のＤＲＡＭセルアレイに使用した
場合の平面パターンの一例を示す図。
【図９】図１のメモリセルの断面構造の一例を示す図。
【図１０】図１のメモリセルの断面構造の他の例を示す
図。
【図１１】図１のメモリセルの断面構造のさらに他の例
を示す図。
【図１２】図１のメモリセルの平面パターンのさらに他
の例を示す図。
【図１３】図１２のメモリセルの断面構造の一例を示す
図。
【図１４】従来の１トランジスタ・１キャパシタ型のＤ
ＲＡＭセルを示す等価回路図。
【図１５】現在提案されているカスケード・ゲート型の
メモリセルの一例を示す等価回路図。
【図１６】現在提案されているカスケード・ゲート型の
メモリセルの他の例を示す等価回路図。
【図１７】図１５のメモリセルをスタックセル構造とし
てオープン・ビット線方式のＤＲＡＭセルアレイに使用
した場合の平面パターンの一例を示す図。
【図１８】図１７のメモリセルの断面構造の一例（現在
提案されている例）を示す図。
【符号の説明】
Ｎ１…第１のノード、Ｎ２…第２のノード、Ｑ１〜Ｑ４
…第１のＭＯＳトランジスタ、Ｑ５…第２のＭＯＳトラ
ンジスタ、Ｑ０…素子分離用のＭＯＳトランジスタ、Ｑ
1a〜Ｑ5a…トランスファゲート用のＭＯＳトランジス
タ、Ｃ１〜Ｃ４…情報記憶用キャパシタ、ＷＬ１〜ＷＬ
５…ワード線、ＷＬ０…素子分離用のＭＯＳトランジス
タのゲート電極、ＢＬ、／ＢＬ…ビット線、１１…キャ
パシタ配線、５０…半導体基板、５１…素子分離領域、
５２…セルＳＤＧ領域、５３１〜５３４…ストレージノ
ード、５４１〜５４４…ストレージノードとソース領域
とのコンタクト、５５…ビット線コンタクト、５６…ゲ
ート絶縁膜、５７、６０…層間絶縁膜、５８…キャパシ
タ絶縁膜、５９…キャパシタプレート電極、７１…素子
分離用のＭＯＳトランジスタのチャネル領域、８１…導
電体。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１のＭＯＳトランジスタがカス
    ケード接続されてなり、一端側が第１のノードに接続さ
    れる第１のカスケード・ゲートと、上記各ＭＯＳトラン
    ジスタの上記第１のノードから遠い側の各一端に対応し
    て各一端が接続された複数の情報記憶用のキャパシタと
    が同一半導体基板上に形成された半導体メモリセルにお
    いて、 上記半導体基板上で隣り合う他の半導体メモリセルとの
    間に形成された素子分離用のＭＯＳトランジスタを有す
    ることを特徴とする半導体メモリセル。
  2. 【請求項２】 複数の第１のＭＯＳトランジスタがカス
    ケード接続されてなり、一端側が第１のノードに接続さ
    れる第１のカスケード・ゲートと、上記各ＭＯＳトラン
    ジスタの上記第１のノードから遠い側の各一端に対応し
    て各一端が接続された複数の情報記憶用のキャパシタと
    が同一半導体基板上に形成された半導体メモリセルにお
    いて、 前記情報記憶用のキャパシタは前記ＭＯＳトランジスタ
    用の活性領域の一端にコンタクトした電荷ストレージ用
    導電体を有しており、 前記カスケード・ゲート用の活性領域の一端側にコンタ
    クトした導電体が形成され、この導電体が前記第１のノ
    ードに接続されることを特徴とする半導体メモリセル。
  3. 【請求項３】 複数の第１のＭＯＳトランジスタがカス
    ケード接続されてなり、一端側が第１のノードに接続さ
    れる第１のカスケード・ゲートと、上記各ＭＯＳトラン
    ジスタの上記第１のノードから遠い側の各一端に対応し
    て各一端が接続された複数の情報記憶用のキャパシタと
    が同一半導体基板上に形成された半導体メモリセルにお
    いて、 上記半導体基板上で隣り合う他の半導体メモリセルとの
    間に形成された素子分離用のＭＯＳトランジスタを有し
    ており、 さらに、前記情報記憶用のキャパシタは前記ＭＯＳトラ
    ンジスタ用の活性領域の一端にコンタクトした電荷スト
    レージ用導電体を有しており、 前記カスケード・ゲート用の活性領域の一端側にコンタ
    クトした導電体が形成され、この導電体が前記第１のノ
    ードに接続されることを特徴とする半導体メモリセル。
  4. 【請求項４】 請求項２に記載の半導体メモリセルにお
    いて、さらに、前記第１のカスケード・ゲートの他端側
    と第２のノードとの間で前記第１のＭＯＳトランジスタ
    にカスケード接続された第２のＭＯＳトランジスタを具
    備することを特徴とする半導体メモリセル。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体メモリセルにおいて、前記カスケード接続された
    複数のトランジスタのそれぞれのソース・ドレイン・チ
    ャネル領域が半導体基板表面で直線状に配置され、この
    複数のトランジスタのソース領域あるいはドレイン領域
    に前記キャパシタの電荷ストレージ用導電体がコンタク
    トするスタックセル構造で実現されることを特徴とする
    半導体メモリセル。
  6. 【請求項６】請求項１、３、５のいずれか１項に記載の
    半導体メモリセルにおいて、前記素子分離用のＭＯＳト
    ランジスタのゲート電極は前記カスケード接続された複
    数のＭＯＳトランジスタのゲート電極と同じ配線層に形
    成されていることを特徴とする半導体メモリセル。
  7. 【請求項７】請求項２乃至６のいずれか１項に記載の半
    導体メモリセルにおいて、前記カスケード・ゲート用の
    活性領域の一端側にコンタクトした導電体は前記電荷ス
    トレージ用導電体と同じ配線層に形成されていることを
    特徴とする半導体メモリセル。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体メモリセルにおいて、前記カスケード接続された
    複数のトランジスタの各ゲートはメモリセルアレイの別
    々のワード線に接続され、上記各ＭＯＳトランジスタは
    所定の順序でオン／オフ制御されることを特徴とする半
    導体メモリセル。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    半導体メモリセルにおいて、前記複数のキャパシタの各
    他端は共通の配線に接続されることを特徴とする半導体
    メモリセル。
  10. 【請求項１０】 請求項９に記載の半導体メモリセルに
    おいて、前記複数のキャパシタの各プレート電極は共通
    に形成され、所定のキャパシタプレート電位が与えられ
    ることを特徴とする半導体メモリセル。
  11. 【請求項１１】 請求項１乃至８のいずれか１項に記載
    の半導体メモリセルにおいて、前記複数のキャパシタの
    各他端は別々の配線に接続されることを特徴とする半導
    体メモリセル。
  12. 【請求項１２】 請求項１乃至１１のいずれか１項に記
    載の半導体メモリセルにおいて、前記複数のキャパシタ
    の各容量値の関係は、情報の読み出し順と関係する規則
    が与えられていることを特徴とする半導体メモリセル。
  13. 【請求項１３】 請求項１２に記載の半導体メモリセル
    において、前記複数のキャパシタの各容量値の関係は、
    情報の読み出し順に容量値が同等以上になっていること
    を特徴とする半導体メモリセル。
  14. 【請求項１４】 請求項１乃至１３のいずれか１項に記
    載の半導体メモリセルにおいて、前記第１のノードはメ
    モリセルアレイのビット線あるいはセンスアンプの入力
    端に接続されることを特徴とする半導体メモリセル。
  15. 【請求項１５】 請求項４乃至１４のいずれか１項に記
    載の半導体メモリセルにおいて、前記複数のトランジス
    タの各ゲートはメモリセルアレイの別々のワード線に接
    続され、前記カスケード・ゲートの両端のトランジスタ
    のうちの一方のトランジスタは選択的にオフ状態に制御
    され、残りのトランジスタが所定の順序でオン／オフ制
    御されることを特徴とする半導体メモリセル。
  16. 【請求項１６】 請求項４乃至１５のいずれか１項に記
    載の半導体メモリセルにおいて、前記第１のノードと第
    ２のノードとは共通に接続されることを特徴とする半導
    体メモリセル。
  17. 【請求項１７】 請求項１乃至１６のいずれか１項に記
    載の半導体メモリセルにおいて、前記第１のカスケード
    ・ゲートのトランジスタと同数のＭＯＳトランジスタが
    カスケード接続された第２のカスケード・ゲートをさら
    に有し、この第２のカスケード・ゲートの複数のトラン
    ジスタの各他端は前記複数のキャパシタの各他端に対応
    して接続され、上記第２のカスケード・ゲートの複数の
    トランジスタの各ゲートは前記第１のカスケード・ゲー
    トの複数のトランジスタの各ゲートに対応して接続され
    ていることを特徴とする半導体メモリセル。
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