JPH05157806A

JPH05157806A - 半導体恒温加速試験装置

Info

Publication number: JPH05157806A
Application number: JP3318857A
Authority: JP
Inventors: Keiichi Sawada; 圭一沢田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-03
Filing date: 1991-12-03
Publication date: 1993-06-25

Abstract

(57)【要約】【目的】その構成要素の数を削減することによって、
安価である半導体の恒温加速試験装置を提供する。【構成】試験対象半導体素子の良品である良品半導体
素子90a と、良品半導体素子90a 及び試験対象半導体素
子に所定波形の入力信号を与える波形発生部６と、前記
入力信号に基づいて出力される試験対象半導体素子及び
前記良品半導体素子の出力信号の波形を比較し、この比
較結果に基づいて前記試験対象半導体素子の良／不良を
判定する波形検出部７とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子の良／不良
を判定する半導体恒温加速試験装置に関するものであ
る。

【０００２】

【従来の技術】半導体素子の製造工程においては、固有
欠陥又は潜在的な不良要因を有する半導体素子を見つけ
出し、これらを製品としての出荷前に除去することを目
的としてバーンイン試験を行う半導体恒温加速試験装置
が従来より用いられている。バーンイン試験は、試験対
象の半導体素子を高温下に置き、定格又は定格以上の試
験電圧を印加して行われる加速試験であり、前記半導体
恒温加速試験装置では、試験対象の半導体素子複数を装
着した基板を恒温槽内に置き、この恒温槽を加熱し、前
記基板に形成された信号ラインを介して基板上の各半導
体素子に試験電圧を同時に印加することにより、これら
の半導体素子に対して同時にバーンイン試験を行うよう
にしてある。

【０００３】図１は従来の半導体恒温加速試験装置の要
部の回路構成を示すブロック図である。図中５は恒温加
速試験装置の種々の制御を行う制御部であり、該制御部
５は、CPU 50と、プログラムメモリ51と、入力波形用パ
ターンメモリ52と、期待値用パターンメモリ53とで構成
されている。

【０００４】前記プログラムメモリ51は、恒温槽の内部
温度，半導体素子を動作させるための電源電圧，半導体
素子へ入力させる信号の波形（以下入力波形という）の
電圧値，半導体素子からの出力信号の検出波形の良／不
良を判定するための判定値である検出波形判定値，恒温
槽内への半導体素子の投入時間を試験対象の半導体素子
に対応して記述したプログラムを格納し、前記入力波形
用パターンメモリ52は、前記入力波形のパターンを記述
したプログラムを格納し、前記期待値用パターンメモリ
53は、前記検出波形のパターンの期待値を記述したプロ
グラムを格納している。これらのプログラムメモリ51，
入力波形用パターンメモリ52及び期待値用パターンメモ
リ53に格納されたプログラムは、CPU 50に読み出されて
実行されるようになっている。

【０００５】CPU 50は、入力波形を発生させる波形発生
部６の波形発生用ドライバ61,61,…に対して、入力波形
用パターンメモリ52に格納されたプログラムに応じた入
力波形のパターンを発生させるための制御信号を与える
ようになっており、波形発生用ドライバ61,61,…は、前
記制御信号に基づいて入力波形を発生させる。この波形
発生用ドライバ61,61,…で発生した入力波形は、所定の
経路を経て前記基板に与えられ、基板上に形成された共
通の入力信号ラインを介して基板上の各半導体素子に入
力されるようになっている。

【０００６】また、各半導体素子の出力端子からの出力
信号は、基板上に形成された各別の出力信号ラインを介
し、所定の経路を経て波形検出部７のコンパレータ71,7
1,…の一方の入力端子に与えられるようになっている。
なお、前記出力信号ラインの数及びコンパレータ71,71,
…の数は、出力端子数×装着可能素子数の分だけ設けら
れている。また、コンパレータ71,71,…の他方の入力端
子には、期待値用パターンメモリ53から検出波形のパタ
ーンの期待値が与えられるようになっている。コンパレ
ータ71,71,…では、各半導体素子の出力信号の波形であ
る検出波形と、期待値用パターンメモリ53に格納された
検出波形のパターンの期待値とを比較するようになって
おり、その比較結果がCPU 50に与えられるようになって
いる。

【０００７】次に、このように構成された半導体恒温加
速試験装置の動作を説明する。まず、CPU 50は、各半導
体素子に動作のための給電を行うと共に入力波形用パタ
ーンメモリ52からプログラムを読み出してそのプログラ
ムを実行し、波形発生部６の波形発生用ドライバ61,61,
…へ制御信号を与える。波形発生用ドライバ61,61,…
は、前記制御信号に基づいて入力波形を発生させ、この
入力波形は、基板に装着された半導体素子に共通の入力
ラインを介して入力される。半導体素子は、前記入力波
形に基づいて動作し、その出力信号が各別の出力ライン
を介して波形検出部７のコンパレータ71,71,…に与えら
れる。

【０００８】コンパレータ71,71,…には、この他に検出
波形のパターンの期待値が与えられており、コンパレー
タ71,71,…では、前記出力信号の波形である検出波形
と、前記検出波形のパターンの期待値とを比較し、これ
らが一致する場合はその半導体素子が良品であると判定
し、これらが一致しない場合はその半導体素子が不良品
であると判定する。そして、この判定結果を表す情報
（以下、良／不良判定情報という）はCPU 50に与えられ
る。CPU 50は、この判定結果を所定の表示部に表示させ
る等、所定の処理を行う。

【０００９】

【発明が解決しようとする課題】近年では、半導体素子
の入出力端子数が増加しているが、このように入出力端
子数が増加すると、前述のような従来の半導体恒温加速
試験装置においては、波形発生部６の波形発生用ドライ
バ61,61,…は、入力端子数が増加しても、各入力端子に
対して共通の入力波形を用いることができるので、その
数を増加させる必要がないが、波形検出部７のコンパレ
ータ71,71,…は、出力端子数が増加すると、その増加分
だけ数を増加させなければならない。また、これに伴っ
て期待値用パターンメモリ53の記憶容量を増加させなけ
ればならない。このため、従来の半導体恒温加速試験装
置では、半導体素子の入出力端子数が増加すると、その
構成要素の数及び構成要素の容量の増加によって装置が
高価になるという問題があった。

【００１０】本発明は斯かる事情に鑑みてなされたもの
であり、その構成要素の数を削減することによって、安
価である半導体の恒温加速試験装置を提供することを目
的とする。

【００１１】

【課題を解決するための手段】本発明に係る半導体恒温
加速試験装置は、試験対象半導体素子の良品である良品
半導体素子及び前記試験対象半導体素子に所定波形の入
力信号を与える手段と、前記入力信号に基づいて出力さ
れる前記試験対象半導体素子及び前記良品半導体素子の
出力信号の波形を比較する手段と、該手段の比較結果に
基づいて前記試験対象半導体素子の良／不良を判定する
手段とにて構成し、試験対象半導体素子の出力信号の波
形と、良品半導体素子の出力信号の波形とを比較するこ
とにより、試験対象半導体素子の良／不良を判定するよ
うにしてある。

【００１２】

【作用】本発明にあっては、同一の入力信号に対する試
験対象半導体素子の出力信号の波形と、良品半導体素子
の出力信号の波形とを比較することにより、試験対象半
導体素子の良／不良を判定するようにしてあるので、比
較データとして前記試験対象半導体素子の出力信号の波
形の期待値を記憶する手段を備える必要がなく、装置の
構成要素が従来よりも削減される。

【００１３】

【実施例】以下本発明をその実施例を示す図面に基づい
て具体的に説明する。図２は本発明に係る半導体恒温加
速試験装置の外観を示す斜視図である。

【００１４】図中１は箱型の装置本体である。装置本体
１の前面における右側には、下方から上方へ、電源本体
11と、電源操作部12と、電源の状態を表示する表示部13
とが連設されている。また、装置本体１の前面における
左側には、その上部に半導体素子を収納する恒温槽の扉
14が設けられ、その下部には、装置のメインスイッチ15
と、恒温槽の温度を設定するための温度設定ボリューム
16と、恒温槽を加熱するためのヒータの動作状態を表す
パイロットランプ17と、恒温槽内部の温度の時間的変化
を記録する記録部18とが設けられている。

【００１５】図３は半導体恒温加速試験装置の内部構成
を示す模式的ブロック図である。図中２は恒温槽であ
り、該恒温槽２内には、後述する半導体素子90,90,…装
着用の半導体素子装着基板９複数を装入するための複数
のガイドレール21,21,…が所定間隔で平行に設けられて
いる。恒温槽２の下部には、恒温槽を加熱するためのヒ
ータ３が設けられている。また前記ガイドレール21,21,
…の夫々の近傍には、ガイドレール21,21,…に装入され
た夫々の半導体素子装着基板９の一部が挿入されるコネ
クタ81,81,…が設けられている。

【００１６】また、コネクタ81,81,…の下方には、半導
体恒温加速試験装置の各部に電力を供給する電源装置４
及び半導体恒温加速試験装置の動作に関する種々の制御
を行う制御部５が設けられている。制御部５は、ヒータ
３と、恒温加速試験を行うために発生させる入力波形の
発生源である波形発生部６と、その入力波形に基づいて
出力される信号の波形を検出し試験対象の半導体素子の
良／不良の判定を行う波形検出部７とに接続されてお
り、これらとの間で各種信号の送受を行うようになって
いる。また、波形発生部６及び波形検出部７の上部に
は、半導体素子の良／不良の判定基準となる良品半導体
素子90a が配されている。良品半導体素子90a ，波形発
生部６及び波形検出部７と、コネクタ81,81,…との間
は、複数の信号線を有する信号ケーブル82によって接続
されている。

【００１７】図４は恒温槽２内に収納される半導体素子
装着基板９の構成を示す斜視図である。半導体素子装着
基板９は長方形板状であり、その長手方向の一端部に前
記コネクタ81,81,…に挿入されるべきコネクタ接続部91
が設けられている。半導体素子装着基板９の上面には、
試験対象の半導体素子90,90,…を装着するための複数の
試験素子用ソケット92,92,…が設けられている。半導体
素子装着基板９において、試験素子用ソケット92,92,…
と、コネクタ接続部91との間には、各ソケット92,92,…
で共通である電源ライン93及び入力信号ライン94が、ま
た、各ソケット92,92,…の出力端子毎に独立の出力信号
ライン95がプリント配線されている。

【００１８】次に、制御部５，波形発生部６及び波形検
出部７の構成について説明する。図５は半導体恒温加速
試験装置の制御部５，波形発生部６及び波形検出部７の
詳細な構成を示すブロック図である。図中５は恒温加速
試験装置の種々の制御を行う制御部であり、該制御部５
は、CPU 50と、プログラムメモリ51と、入力波形用パタ
ーンメモリ52とで構成されている。

【００１９】前記プログラムメモリ51は、恒温槽２の内
部温度，半導体素子を動作させるための電源電圧，半導
体素子へ入力させる信号の波形（以下入力波形という）
の電圧値，半導体素子90,90,…からの出力信号の検出波
形の良／不良を判定するための判定値である検出波形判
定値，恒温槽２内への半導体素子90,90,…の投入時間を
試験対象の半導体素子に対応して記述したプログラムを
格納し、前記入力波形用パターンメモリ52は、前記入力
波形のパターンを記述したプログラムを格納している。
これらのプログラムメモリ51及び入力波形用パターンメ
モリ52に格納されたプログラムは、CPU 50に読み出され
て実行されるようになっている。

【００２０】CPU 50は、入力波形を発生させる波形発生
部６の波形発生用ドライバ61,61,…に対して、入力波形
用パターンメモリ52に格納されたプログラムに応じた入
力波形のパターンを発生させるための制御信号を与える
ようになっており、波形発生用ドライバ61,61,…は、前
記制御信号に基づいて入力波形を発生させる。この波形
発生用ドライバ61,61,…で発生した入力波形は、信号ケ
ーブル82を経て良品半導体素子90a に与えられると共
に、信号ケーブル82，コネクタ接続部91及び入力信号ラ
イン94を経て半導体素子90,90,…に与えられるようにな
っている。

【００２１】半導体素子90,90,…の出力信号は、出力信
号ライン95，コネクタ接続部91及び信号ケーブル82を経
て波形検出部７のコンパレータ71,71,…の一方の入力端
子に与えられるようになっている。なお、コンパレータ
71,71,…の数は、出力端子数×装着可能素子数の分だけ
設けられている。また、良品半導体素子90a の出力信号
は信号ケーブル82を経てコンパレータ71,71,…の他方の
入力端子に与えられるようになっている。コンパレータ
71,71,…では、半導体素子90,90,…の出力信号の波形
と、良品半導体素子90a の出力信号の波形とを比較する
ようになっており、その比較結果はCPU 50に与えられる
ようになっている。

【００２２】次に、このように構成された半導体恒温加
速試験装置の動作を説明する。まず、CPU 50は、半導体
素子90,90,…及び良品半導体素子90a に動作のための電
力を供給すると共に、入力波形用パターンメモリ52から
プログラムを読み出してそのプログラムを実行し波形発
生部６の波形発生用ドライバ61,61,…へ制御信号を与え
る。波形発生用ドライバ61,61,…は、前記制御信号に基
づいて入力波形を発生させ、この入力波形は、半導体素
子90,90,…及び良品半導体素子90a に入力される。半導
体素子90,90,…及び良品半導体素子90a は、前記入力波
形に基づいて動作し、これらの出力信号は、波形検出部
７のコンパレータ71,71,…に与えられる。

【００２３】コンパレータ71,71,…では、半導体素子9
0,90,…の出力信号の波形と、良品半導体素子90a の出
力信号の波形とを比較し、これらが一致する場合はその
試験対象の半導体素子90が良品であると判定し、これら
が一致しない場合はその半導体素子90が不良品であると
判定する。そして、この判定結果を表す情報（以下、良
／不良判定情報という）はCPU 50に与えられ、CPU 50
は、この判定結果を所定の表示部に表示する等の所定の
処理を行う。

【００２４】次に、本発明に係る半導体恒温加速試験装
置のその他の実施例について説明する。図６は本発明に
係る恒温加速試験装置のその他の実施例を表す半導体素
子装着基板９の構成を示す斜視図であり、図６において
図４と一致するものには同番号を付しその説明を省略す
る。

【００２５】半導体素子装着基板９の上面には、試験対
象の半導体素子90,90,…を装着するための複数の試験素
子用ソケット92,92,…と、良／不良の判定基準となる良
品半導体素子90a を装着するための良品素子用ソケット
92a とが設けられている。これらの試験素子用ソケット
92,92,…及び良品素子用ソケット92a と、コネクタ接続
部91との間には、各ソケット92,92,…,92aで共通である
電源ライン93及び入力信号ライン94が、また、各ソケッ
ト92,92,…,92aの出力端子毎に独立の出力信号ライン95
がプリント配線されている。このように半導体素子装着
基板９に良品半導体素子90a を装着すれば、装置本体１
内に良品半導体素子90a を配設しなくても良い。

【００２６】以上の如き半導体恒温加速試験装置におい
ては、従来装置に設けられていた期待値用パターンメモ
リが不要であるので、従来装置よりも構成要素が少なく
なり、装置のコストを低減できる。

【００２７】次に、前述した如き半導体恒温加速試験装
置以外で、従来装置よりも構成要素の削減が可能である
半導体恒温加速試験装置について説明する。図７は構成
要素の削減が可能である半導体恒温加速試験装置の制御
部５，波形発生部６及び波形検出部７の詳細な構成を示
すブロック図であり、図７において図５と一致するもの
には同番号を付しその説明を省略する。

【００２８】制御部５は、CPU 50と、プログラムメモリ
51と、入力波形用パターンメモリ52と、期待値用パター
ンメモリ53とで構成されている。

【００２９】前記プログラムメモリ51は、恒温槽２の内
部温度，半導体素子を動作させるための電源電圧，入力
波形の電圧値，恒温槽２内への半導体素子90,90,…の投
入時間を試験対象の半導体素子に対応して記述したプロ
グラムを格納し、前記入力波形用パターンメモリ52は、
後述する疑似乱数発生部60における疑似乱数発生の初期
設定パターンを格納し、前記期待値用パターンメモリ53
は、後述するデータ圧縮部70においてデータ圧縮された
データの期待値パターンを記述したプログラムを格納し
ている。これらのプログラムメモリ51，入力波形用パタ
ーンメモリ52及び期待値用パターンメモリ53に格納され
たプログラムは、CPU 50に読み出されて実行されるよう
になっている。

【００３０】CPU 50は、波形発生部６の疑似乱数発生部
60に対して、入力波形用パターンメモリ52に格納された
前記初期設定パターンを与えると共に波形検出部７のデ
ータ圧縮部70に対してその動作を前記疑似乱数発生部60
の動作と同期させるための制御信号を与えるようになっ
ている。波形発生部６において、疑似乱数発生部60は直
列入力−並列出力のリニアフィードバックシフトレジス
タよりなるものであり、疑似乱数発生部60の各ビットの
出力は波形発生用ドライバ61,61,…の各々に与えられる
ようになっている。この波形発生用ドライバ61,61,…で
発生した疑似乱数に基づく入力波形は、信号ケーブル8
2，コネクタ接続部91及び入力信号ライン94を経て半導
体素子90,90,…に与えられるようになっている。

【００３１】半導体素子90,90,…の出力信号は、出力信
号ライン95，コネクタ接続部91及び信号ケーブル82を経
て波形検出部７のデータ圧縮部70に与えられるようにな
っている。データ圧縮部70は並列入力−直列出力のリニ
アフィードバックシフトレジスタよりなるものであり、
データ圧縮部70の各ビットに半導体素子90,90,…の各々
の出力信号が与えられ、データ圧縮部70ではこれらの出
力信号の波形のデータを圧縮し、この圧縮データがコン
パレータ71の一方の入力端子に与えられるようになって
いる。また、コンパレータ71,71,…の他方の入力端子に
は、期待値用パターンメモリ53から前記圧縮データの期
待値パターンが与えられるようになっている。コンパレ
ータ71では、半導体素子90,90,…の出力信号の波形の圧
縮データと、その期待値パターンとを比較するようにな
っており、その比較結果がCPU 50に与えられるようにな
っている。

【００３２】次に、このように構成された半導体恒温加
速試験装置の動作を説明する。まず、CPU 50は、入力波
形用パターンメモリ52から疑似乱数発生の初期設定パタ
ーンを読み出して、これを波形発生部６の疑似乱数発生
部60へ与える。疑似乱数発生部60は、これにより、疑似
乱数データを波形発生用ドライバ61,61,…へ与える。波
形発生用ドライバ61,61,…は、前記疑似乱数データに基
づいてランダムな入力波形を発生させ、この入力波形
は、半導体素子90,90,…に入力される。半導体素子90,9
0,…は、前記入力波形に基づいて動作し、これらの入力
波形に基づく半導体素子90,90,…の出力信号が波形検出
部７のデータ圧縮部70に与えられる。

【００３３】データ圧縮部70では、CPU 50から与えられ
る制御信号に基づいて疑似乱数発生部60と同期して、半
導体素子90,90,…の出力信号の波形のデータを圧縮す
る。このデータの圧縮は、予め定められた投入時間中繰
り返し行われ、投入時間の終了後、その圧縮データがコ
ンパレータ71に与えられる。コンパレータ71では、デー
タ圧縮部70からの圧縮データと、期待値用パターンメモ
リ53からの圧縮データの期待値パターンとを比較し、こ
れらが一致する場合はその半導体素子90が良品であると
判定し、これらが一致しない場合はその半導体素子90が
不良品であると判定する。そして、この判定結果を表す
情報（以下、良／不良判定情報という）はCPU 50に与え
られ、CPU 50では、前記判定結果に対して所定の半導体
素子識別解析を実行し、不良であると判定された半導体
素子90を断定し、この断定結果を所定の表示部に表示す
る等、所定の処理を行う。

【００３４】図８は構成要素の削減が可能であるその他
の半導体恒温加速試験装置の制御部５，波形発生部６及
び波形検出部７の詳細な構成を示すブロック図であり、
図８において図７と一致するものには同番号を付しその
説明を省略する。

【００３５】図８の半導体恒温加速試験装置では、図７
の半導体恒温加速試験装置における入力波形用パターン
メモリ52を廃し、疑似乱数発生部60に疑似乱数発生の初
期設定パターンを格納したものであり、このような構成
にしても、図７の恒温加速試験装置と同様の動作を行う
ことが可能である。

【００３６】以上の如き図７及び図８の半導体恒温加速
試験装置においては、波形検出部７におけるコンパレー
タ71の数が大幅に削減できるため、従来よりも構成要素
が少なくなり、装置のコストを低減できる。

【００３７】

【発明の効果】以上詳述したように本発明にあっては、
同一の入力信号に対する試験対象半導体素子の出力信号
の波形と、良品半導体素子の出力信号の波形とを比較す
ることにより、試験対象半導体素子の良／不良を判定す
るようにしてあるので、比較データとして前記試験対象
半導体素子の出力信号の波形の期待値を記憶する手段を
備える必要がなく、装置の構成要素が従来よりも削減さ
れ、これによって装置のコストを低減できる等、優れた
効果を奏する。

【図面の簡単な説明】

【図１】従来の半導体恒温加速試験装置の要部の回路構
成を示すブロック図である。

【図２】本発明に係る半導体恒温加速試験装置の外観を
示す斜視図である。

【図３】本発明に係る半導体恒温加速試験装置の内部構
成を示す模式的ブロック図である。

【図４】半導体素子装着基板の構成を示す斜視図であ
る。

【図５】本発明の半導体恒温加速試験装置の制御部，波
形発生部及び波形検出部の詳細な構成を示すブロック図
である。

【図６】本発明の半導体恒温加速試験装置のその他の実
施例を表す半導体素子装着基板の構成を示す斜視図であ
る。

【図７】構成要素の削減が可能である半導体恒温加速試
験装置の制御部，波形発生部及び波形検出部の詳細な構
成を示すブロック図である。

【図８】構成要素の削減が可能であるその他の半導体恒
温加速試験装置の制御部，波形発生部及び波形検出部の
詳細な構成を示すブロック図である。

【符号の説明】

５制御部６波形発生部７波形検出部 50 CPU 61 波形発生用ドライバ 71 コンパレータ 90 半導体素子 90a 良品半導体素子

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【手続補正書】

【提出日】平成４年５月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】図３は半導体恒温加速試験装置の内部構成
を示す模式的ブロック図である。図中２は恒温槽であ
り、該恒温槽２内には、後述する半導体素子90,90,…装
着用の半導体素子装着基板９を複数装入するための複数
のガイドレール21,21,…が所定間隔で平行に設けられて
いる。恒温槽２の下部には、恒温槽を加熱するためのヒ
ータ３が設けられている。また前記ガイドレール21,21,
…の夫々の近傍には、ガイドレール21,21,…に装入され
た夫々の半導体素子装着基板９の一部が挿入されるコネ
クタ81,81,…が設けられている。

Claims

【特許請求の範囲】

【請求項１】恒温槽内に配された試験対象半導体素子
に所定波形の入力信号を与え、該入力信号に基づいて出
力される前記試験対象半導体素子の出力信号の波形に基
づいて前記試験対象半導体素子の良／不良を判定するよ
うにしてある半導体恒温加速試験装置において、前記試験対象半導体素子の良品である良品半導体素子及
び前記試験対象半導体素子に所定波形の入力信号を与え
る手段と、前記入力信号に基づいて出力される前記試験対象半導体
素子及び前記良品半導体素子の出力信号の波形を比較す
る手段と、該手段の比較結果に基づいて前記試験対象半導体素子の
良／不良を判定する手段とを備えることを特徴とする半
導体恒温加速試験装置。