JPH05159575A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
- Publication number
- JPH05159575A JPH05159575A JP3320539A JP32053991A JPH05159575A JP H05159575 A JPH05159575 A JP H05159575A JP 3320539 A JP3320539 A JP 3320539A JP 32053991 A JP32053991 A JP 32053991A JP H05159575 A JPH05159575 A JP H05159575A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- level
- vcc
- node
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004913 activation Effects 0.000 claims description 40
- 230000000295 complement effect Effects 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 abstract description 13
- 230000007704 transition Effects 0.000 description 63
- 238000010586 diagram Methods 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 イコライズ動作の高速化を図ると共に、転送
ゲートをオン，オフ制御するためのゲート電位の低下に
よる装置の誤動作を防止する。 【構成】 リセット時において、センスアンプ用イコラ
イズ回路１４０が第１と第２のノードＮ１２１，Ｎ１２
２の電位をイコライズ電位ＶＰにすると共に、ビット線
用イコライズ回路１５０がビット線ＢＬ１とＢＬ２をイ
コライズ電位ＶＰにする。これにより、転送ゲート１２
１，１２２を介することなく、ノードＮ１２１とＮ１２
２、ビット線ＢＬ１とＢＬ２のイコライズ動作が独立に
行われ、該イコライズ動作の高速化が図れる。
ゲートをオン，オフ制御するためのゲート電位の低下に
よる装置の誤動作を防止する。 【構成】 リセット時において、センスアンプ用イコラ
イズ回路１４０が第１と第２のノードＮ１２１，Ｎ１２
２の電位をイコライズ電位ＶＰにすると共に、ビット線
用イコライズ回路１５０がビット線ＢＬ１とＢＬ２をイ
コライズ電位ＶＰにする。これにより、転送ゲート１２
１，１２２を介することなく、ノードＮ１２１とＮ１２
２、ビット線ＢＬ１とＢＬ２のイコライズ動作が独立に
行われ、該イコライズ動作の高速化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルとしてＭＯ
Ｓトランジスタのゲートの容量と、高入力抵抗による電
荷の蓄積による記憶作用を利用したダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭという）に関するも
のである。
Ｓトランジスタのゲートの容量と、高入力抵抗による電
荷の蓄積による記憶作用を利用したダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭという）に関するも
のである。
【０００２】
【従来の技術】図２は、従来のＤＲＡＭにおけるメモリ
セル群及びセンスアンプ回路の構成例を示す回路図であ
る。このＤＲＡＭは、相補型ＭＯＳトランジスタ（以
下、ＣＭＯＳという）で構成されるもので、互いに相補
的な複数対のビット線ＢＬ１，ＢＬ２対と、それらと交
叉する複数のワード線ＷＬ１，ＷＬ２とを有し、それら
にメモリセル群１０が接続されている。メモリセル群１
０は、２ビット分のダイナミックメモリセル１１，１２
が例示されている。各メモリセル１１，１２は、ドレイ
ン・ゲートがビット線ＢＬ１，ＢＬ２及びワード線ＷＬ
１，ＷＬ２にそれぞれ接続された電荷転送用のＮ型エン
ハンスメント型ＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）１１ａ，１２ａと、該ＮＭＯＳ１１ａ，１２ａの
各ソースと内部発生のイコライズ電位ＶＰとの間に接続
された容量１１ｂ，１２ｂとで、構成されている。
セル群及びセンスアンプ回路の構成例を示す回路図であ
る。このＤＲＡＭは、相補型ＭＯＳトランジスタ（以
下、ＣＭＯＳという）で構成されるもので、互いに相補
的な複数対のビット線ＢＬ１，ＢＬ２対と、それらと交
叉する複数のワード線ＷＬ１，ＷＬ２とを有し、それら
にメモリセル群１０が接続されている。メモリセル群１
０は、２ビット分のダイナミックメモリセル１１，１２
が例示されている。各メモリセル１１，１２は、ドレイ
ン・ゲートがビット線ＢＬ１，ＢＬ２及びワード線ＷＬ
１，ＷＬ２にそれぞれ接続された電荷転送用のＮ型エン
ハンスメント型ＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）１１ａ，１２ａと、該ＮＭＯＳ１１ａ，１２ａの
各ソースと内部発生のイコライズ電位ＶＰとの間に接続
された容量１１ｂ，１２ｂとで、構成されている。
【０００３】ビット線ＢＬ１には第１の転送ゲート、例
えばＮＭＯＳ２１を介して第１のノードＮ２１が接続さ
れ、さらにビット線ＢＬ２にも第２の転送ゲート、例え
ばＮＭＯＳ２２を介して第２のノードＮ２２が接続され
ている。第１，第２のノードＮ２１，Ｎ２２間には、セ
ンスアンプ回路３０及びセンスアンプ用イコライズ回路
４０が接続されている。
えばＮＭＯＳ２１を介して第１のノードＮ２１が接続さ
れ、さらにビット線ＢＬ２にも第２の転送ゲート、例え
ばＮＭＯＳ２２を介して第２のノードＮ２２が接続され
ている。第１，第２のノードＮ２１，Ｎ２２間には、セ
ンスアンプ回路３０及びセンスアンプ用イコライズ回路
４０が接続されている。
【０００４】センスアンプ回路３０は、第１の活性化信
号ＰＬ１により活性化されて第１，第２のノードＮ２
１，Ｎ２２間の電位差を検知・増幅するＮ型センスアン
プ３０Ｎと、第２の活性化信号ＰＬ２により活性化され
て第２，第１のノードＮ２２，Ｎ２１間の電位差を検知
・増幅するＰ型センスアンプ３０Ｐとで、構成されてい
る。Ｎ型センスアンプ３０Ｎは、ソースが第１の活性化
信号ＰＬ１に共通接続された２個のＮＭＯＳ３１，３２
を有し、それらのドレイン・ゲートが第１，第２のノー
ドＮ２１，Ｎ２２間にクロス接続されている。Ｐ型セン
スアンプ３０Ｐは、ソースが第２の活性化信号ＰＬ２に
共通接続された２個のＰ型エンハンスメント型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）３３，３４を有
し、それらのゲート・ドレインが第１，第２のノードＮ
２１，Ｎ２２間にクロス接続されている。
号ＰＬ１により活性化されて第１，第２のノードＮ２
１，Ｎ２２間の電位差を検知・増幅するＮ型センスアン
プ３０Ｎと、第２の活性化信号ＰＬ２により活性化され
て第２，第１のノードＮ２２，Ｎ２１間の電位差を検知
・増幅するＰ型センスアンプ３０Ｐとで、構成されてい
る。Ｎ型センスアンプ３０Ｎは、ソースが第１の活性化
信号ＰＬ１に共通接続された２個のＮＭＯＳ３１，３２
を有し、それらのドレイン・ゲートが第１，第２のノー
ドＮ２１，Ｎ２２間にクロス接続されている。Ｐ型セン
スアンプ３０Ｐは、ソースが第２の活性化信号ＰＬ２に
共通接続された２個のＰ型エンハンスメント型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）３３，３４を有
し、それらのゲート・ドレインが第１，第２のノードＮ
２１，Ｎ２２間にクロス接続されている。
【０００５】センスアンプ用イコライズ回路４０は、第
１のイコライズ信号ＥＱ１により活性化されて第１と第
２のノードＮ２１，Ｎ２２の電位をイコライズ電位ＶＰ
にする機能を有し、第１のイコライズ信号ＥＱ１によっ
てゲート制御されるＮＭＯＳ４１，４２，４３を有して
いる。ＮＭＯＳ４１のドレインが第１のノードＮ２１
に、ＮＭＯＳ４２のドレインが第２のノードＮ２２にそ
れぞれ接続され、その第１，第２のノードＮ２１，Ｎ２
２に、ＮＭＯＳ４３のドレイン・ソースがそれぞれ接続
されている。
１のイコライズ信号ＥＱ１により活性化されて第１と第
２のノードＮ２１，Ｎ２２の電位をイコライズ電位ＶＰ
にする機能を有し、第１のイコライズ信号ＥＱ１によっ
てゲート制御されるＮＭＯＳ４１，４２，４３を有して
いる。ＮＭＯＳ４１のドレインが第１のノードＮ２１
に、ＮＭＯＳ４２のドレインが第２のノードＮ２２にそ
れぞれ接続され、その第１，第２のノードＮ２１，Ｎ２
２に、ＮＭＯＳ４３のドレイン・ソースがそれぞれ接続
されている。
【０００６】図３は、図２の動作を示すタイムチャート
である。例えば、内部発生のイコライズ電位ＶＰは１／
２・Ｖｃｃ（Ｖｃｃ；外部電源電位）であり、転送信号
ＴＧはＶｃｃ＋Ｖｔｈ（Ｖｔｈ；ＮＭＯＳの閾値）以上
のレベルである。
である。例えば、内部発生のイコライズ電位ＶＰは１／
２・Ｖｃｃ（Ｖｃｃ；外部電源電位）であり、転送信号
ＴＧはＶｃｃ＋Ｖｔｈ（Ｖｔｈ；ＮＭＯＳの閾値）以上
のレベルである。
【０００７】リセット時は、イコライズ信号ＥＱ１がＶ
ｃｃレベル、ワード線ＷＬ１，ＷＬ２が接地レベル、及
び第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖ
ｃｃレベルである。ノードＮ２１とＮ２２は、イコライ
ズ回路４０内のＮＭＯＳ４１，４２を介してイコライズ
電位ＶＰ（＝１／２・Ｖｃｃ）と導通し、１／２・Ｖｃ
ｃレベルである。さらに、ビット線ＢＬ１とＢＬ２は、
それぞれＮＭＯＳ２１，２２を介して各ノードＮ２１，
Ｎ２２とそれぞれ導通し、１／２・Ｖｃｃレベルであ
る。
ｃｃレベル、ワード線ＷＬ１，ＷＬ２が接地レベル、及
び第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖ
ｃｃレベルである。ノードＮ２１とＮ２２は、イコライ
ズ回路４０内のＮＭＯＳ４１，４２を介してイコライズ
電位ＶＰ（＝１／２・Ｖｃｃ）と導通し、１／２・Ｖｃ
ｃレベルである。さらに、ビット線ＢＬ１とＢＬ２は、
それぞれＮＭＯＳ２１，２２を介して各ノードＮ２１，
Ｎ２２とそれぞれ導通し、１／２・Ｖｃｃレベルであ
る。
【０００８】例えば、メモリセル１１がデータ“１”を
保持（ノードＮ１１がＶｃｃレベルを保持）していると
きの該メモリセル１１の読出し動作と再書込み動作につ
いて説明する。読出し動作時には、まず、イコライズ信
号ＥＱ１が接地レベルへ遷移し、イコライズ回路４０内
のＮＭＯＳ４１〜４３がオフ状態となる。ワード線ＷＬ
１が接地レベルからＶｃｃ＋Ｖｔｈレベル以上に遷移
し、メモリセル１１のＮＭＯＳ１１ａを介してノードＮ
１１とビット線ＢＬ１とが導通し、容量１１ｂとビット
線ＢＬ１の容量とによる電荷再分配が行われる。その結
果、ビット線ＢＬ１の電位が１／２・Ｖｃｃレベルから
上昇し、１／２・Ｖｃｃ＋αレベルとなる。ビット線Ｂ
Ｌ２の電位は１／２・Ｖｃｃレベルを保持する。そのた
め、ＮＭＯＳ２１を介してノードＮ２１が１／２・Ｖｃ
ｃ＋αレベルへ遷移し、ノードＮ２２が１／２・Ｖｃｃ
レベルを保持する。
保持（ノードＮ１１がＶｃｃレベルを保持）していると
きの該メモリセル１１の読出し動作と再書込み動作につ
いて説明する。読出し動作時には、まず、イコライズ信
号ＥＱ１が接地レベルへ遷移し、イコライズ回路４０内
のＮＭＯＳ４１〜４３がオフ状態となる。ワード線ＷＬ
１が接地レベルからＶｃｃ＋Ｖｔｈレベル以上に遷移
し、メモリセル１１のＮＭＯＳ１１ａを介してノードＮ
１１とビット線ＢＬ１とが導通し、容量１１ｂとビット
線ＢＬ１の容量とによる電荷再分配が行われる。その結
果、ビット線ＢＬ１の電位が１／２・Ｖｃｃレベルから
上昇し、１／２・Ｖｃｃ＋αレベルとなる。ビット線Ｂ
Ｌ２の電位は１／２・Ｖｃｃレベルを保持する。そのた
め、ＮＭＯＳ２１を介してノードＮ２１が１／２・Ｖｃ
ｃ＋αレベルへ遷移し、ノードＮ２２が１／２・Ｖｃｃ
レベルを保持する。
【０００９】次に、第１の活性化信号ＰＬ１が１／２・
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移し、センスアンプ回路３０が活性化する。センスアン
プ回路３０が活性化すると、ノードＮ２１が１／２・Ｖ
ｃｃ＋αレベルからＶｃｃレベルへ遷移し、ノードＮ２
２が１／２・Ｖｃｃレベルから接地レベルへ遷移する。
この結果、ＮＭＯＳ２１を介してビット線ＢＬ１が１／
２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭ
ＯＳ２２を介してビット線ＢＬ２が１／２・Ｖｃｃレベ
ルから接地レベルへ遷移する。ここで、転送信号ＴＧを
Ｖｃｃ＋Ｖｔｈレベル以上に設定しているため、ＮＭＯ
Ｓ２１が該ＮＭＯＳのトライオード領域で動作する。そ
のため、ビット線ＢＬ１がＶｃｃレベルへ遷移可能であ
る。
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移し、センスアンプ回路３０が活性化する。センスアン
プ回路３０が活性化すると、ノードＮ２１が１／２・Ｖ
ｃｃ＋αレベルからＶｃｃレベルへ遷移し、ノードＮ２
２が１／２・Ｖｃｃレベルから接地レベルへ遷移する。
この結果、ＮＭＯＳ２１を介してビット線ＢＬ１が１／
２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭ
ＯＳ２２を介してビット線ＢＬ２が１／２・Ｖｃｃレベ
ルから接地レベルへ遷移する。ここで、転送信号ＴＧを
Ｖｃｃ＋Ｖｔｈレベル以上に設定しているため、ＮＭＯ
Ｓ２１が該ＮＭＯＳのトライオード領域で動作する。そ
のため、ビット線ＢＬ１がＶｃｃレベルへ遷移可能であ
る。
【００１０】その後、図示しないコラムデコーダの出力
により、ノードＮ２１とＮ２２、あるいはビット線ＢＬ
１とＢＬ２が、図示しない一対のデータバスに接続さ
れ、該データバスを介して読出しデータが外部へ出力さ
れ、読出し動作を終了する。また、ワード線ＷＬ１がＶ
ｃｃ＋Ｖｔｈレベル以上に設定されているので、メモリ
セル１１内のＮＭＯＳ１１ａが該ＮＭＯＳのトライオー
ド領域で動作する。その結果、ノードＮ１１がビット線
ＢＬ１と同じＶｃｃレベルに回復し、再書込み動作を終
了する。
により、ノードＮ２１とＮ２２、あるいはビット線ＢＬ
１とＢＬ２が、図示しない一対のデータバスに接続さ
れ、該データバスを介して読出しデータが外部へ出力さ
れ、読出し動作を終了する。また、ワード線ＷＬ１がＶ
ｃｃ＋Ｖｔｈレベル以上に設定されているので、メモリ
セル１１内のＮＭＯＳ１１ａが該ＮＭＯＳのトライオー
ド領域で動作する。その結果、ノードＮ１１がビット線
ＢＬ１と同じＶｃｃレベルに回復し、再書込み動作を終
了する。
【００１１】図４は、従来の他のＤＲＡＭにおけるメモ
リセル群及びセンスアンプ回路の回路図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＡＭでは、図２のセンスアンプ用イコライズ回路
４０に代えて、ビット線用イコライズ回路５０がビット
線ＢＬ１，ＢＬ２間に接続されている。このイコライズ
回路５０は、第２のイコライズ信号ＥＱ２により活性化
されてビット線ＢＬ１とＢＬ２をイコライズ電位ＶＰに
する機能を有し、イコライズ信号ＥＱ２によってゲート
制御されるＮＭＯＳ５１，５２，５３を有している。Ｎ
ＭＯＳ５１，５２の各ソースはイコライズ電位ＶＰに共
通接続され、それらのドレインがビット線ＢＬ１とＢＬ
２にそれぞれ接続され、そのビット線ＢＬ１とＢＬ２間
にＮＭＯＳ５３のドレイン・ソースがそれぞれ接続され
ている。
リセル群及びセンスアンプ回路の回路図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＡＭでは、図２のセンスアンプ用イコライズ回路
４０に代えて、ビット線用イコライズ回路５０がビット
線ＢＬ１，ＢＬ２間に接続されている。このイコライズ
回路５０は、第２のイコライズ信号ＥＱ２により活性化
されてビット線ＢＬ１とＢＬ２をイコライズ電位ＶＰに
する機能を有し、イコライズ信号ＥＱ２によってゲート
制御されるＮＭＯＳ５１，５２，５３を有している。Ｎ
ＭＯＳ５１，５２の各ソースはイコライズ電位ＶＰに共
通接続され、それらのドレインがビット線ＢＬ１とＢＬ
２にそれぞれ接続され、そのビット線ＢＬ１とＢＬ２間
にＮＭＯＳ５３のドレイン・ソースがそれぞれ接続され
ている。
【００１２】この図４のＤＲＡＭでは、図２とイコライ
ズの方法が異なるのみで、図２と同様の読出し動作と再
書込み動作を行う。図４のリセット時のイコライズ動作
は、図２の動作と順序が異なり、イコライズ信号ＥＱ２
がＶｃｃレベルへ遷移し、イコライズ回路５０内のＮＭ
ＯＳ５１〜５３がオンする。このＮＭＯＳ５１〜５３を
介してビット線ＢＬ１とＢＬ２が１／２・Ｖｃｃレベル
へ遷移する。次に、ＮＭＯＳ２１と２２を介してノード
Ｎ２１とＮ２２が１／２・Ｖｃｃレベルへ遷移する。
ズの方法が異なるのみで、図２と同様の読出し動作と再
書込み動作を行う。図４のリセット時のイコライズ動作
は、図２の動作と順序が異なり、イコライズ信号ＥＱ２
がＶｃｃレベルへ遷移し、イコライズ回路５０内のＮＭ
ＯＳ５１〜５３がオンする。このＮＭＯＳ５１〜５３を
介してビット線ＢＬ１とＢＬ２が１／２・Ｖｃｃレベル
へ遷移する。次に、ＮＭＯＳ２１と２２を介してノード
Ｎ２１とＮ２２が１／２・Ｖｃｃレベルへ遷移する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記構
成のＤＲＡＭでは、次のような問題があった。 （ｉ） 転送信号ＴＧにより制御されるＮＭＯＳ２１，
２２がビット線ＢＬ１とノードＮ２１の間、及びビット
線ＢＬ２とノードＮ２２の間に設けられているので、ビ
ット線ＢＬ１及びＢＬ２とノードＮ２１及びＮ２２との
全てを１／２・Ｖｃｃレベルにイコライズするための動
作が遅延する。 （ii） 転送信号ＴＧはメモリセル１１，１２へのＶｃ
ｃレベルの再書込みのため、Ｖｃｃ＋Ｖｔｈレベル以上
の電位を必要とする。この電位は、外部電源電位Ｖｃｃ
より高電位であり、例えば容量帰還によるブートストラ
ップ動作で得られる。しかし、このようにして得られた
転送信号ＴＧは、浮遊状態にあり、製造時の欠陥による
わずかなショート、あるいはリークにより、電位が低下
するおそれがある。このように転送信号ＴＧの電位が低
下すると、ビット線ＢＬ１とＢＬ２、及びノードＮ２１
とＮ２２のイコライズ動作が不充分となり、ＤＲＡＭが
誤動作するという問題がある。
成のＤＲＡＭでは、次のような問題があった。 （ｉ） 転送信号ＴＧにより制御されるＮＭＯＳ２１，
２２がビット線ＢＬ１とノードＮ２１の間、及びビット
線ＢＬ２とノードＮ２２の間に設けられているので、ビ
ット線ＢＬ１及びＢＬ２とノードＮ２１及びＮ２２との
全てを１／２・Ｖｃｃレベルにイコライズするための動
作が遅延する。 （ii） 転送信号ＴＧはメモリセル１１，１２へのＶｃ
ｃレベルの再書込みのため、Ｖｃｃ＋Ｖｔｈレベル以上
の電位を必要とする。この電位は、外部電源電位Ｖｃｃ
より高電位であり、例えば容量帰還によるブートストラ
ップ動作で得られる。しかし、このようにして得られた
転送信号ＴＧは、浮遊状態にあり、製造時の欠陥による
わずかなショート、あるいはリークにより、電位が低下
するおそれがある。このように転送信号ＴＧの電位が低
下すると、ビット線ＢＬ１とＢＬ２、及びノードＮ２１
とＮ２２のイコライズ動作が不充分となり、ＤＲＡＭが
誤動作するという問題がある。
【００１４】本発明は、前記従来技術が持っていた課題
として、イコライズ動作の遅延と、転送信号ＴＧの電位
低下によるＤＲＡＭの誤動作という点について解決した
ＤＲＡＭを提供するものである。
として、イコライズ動作の遅延と、転送信号ＴＧの電位
低下によるＤＲＡＭの誤動作という点について解決した
ＤＲＡＭを提供するものである。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、互いに相補的な複数対のビット線対
及びそれらと交叉する複数のワード線の各交叉箇所に接
続された複数のダイナミックメモリセルと、第１の活性
化信号により活性化されて第１と第２のノード間の電位
差を検知・増幅するＮＭＯＳからなるＮ型センスアンプ
と、第２の活性化信号により活性化されて前記第２と第
１のノード間の電位差を検知・増幅するＰＭＯＳからな
るＰ型センスアンプと、前記ビット線対の一方を前記第
１のノードと接続する第１の転送ゲートと、前記ビット
線対の他方を前記第２のノードと接続する第２の転送ゲ
ートとを、備えたＣＭＯＳ構成のＤＲＡＭにおいて、次
のような回路を設けている。即ち、第１のイコライズ信
号により活性化されて前記第１と第２のノードの電位を
等しくするセンスアンプ用イコライズ回路と、第２のイ
コライズ信号により活性化されて前記ビット線対の電位
を等しくするビット線用イコライズ回路とを、設けてい
る。
に、第１の発明は、互いに相補的な複数対のビット線対
及びそれらと交叉する複数のワード線の各交叉箇所に接
続された複数のダイナミックメモリセルと、第１の活性
化信号により活性化されて第１と第２のノード間の電位
差を検知・増幅するＮＭＯＳからなるＮ型センスアンプ
と、第２の活性化信号により活性化されて前記第２と第
１のノード間の電位差を検知・増幅するＰＭＯＳからな
るＰ型センスアンプと、前記ビット線対の一方を前記第
１のノードと接続する第１の転送ゲートと、前記ビット
線対の他方を前記第２のノードと接続する第２の転送ゲ
ートとを、備えたＣＭＯＳ構成のＤＲＡＭにおいて、次
のような回路を設けている。即ち、第１のイコライズ信
号により活性化されて前記第１と第２のノードの電位を
等しくするセンスアンプ用イコライズ回路と、第２のイ
コライズ信号により活性化されて前記ビット線対の電位
を等しくするビット線用イコライズ回路とを、設けてい
る。
【００１６】第２の発明では、第１の発明の第１の転送
ゲートは、前記ビット線複数対の一方を同一の前記第１
のノードと接続する複数の転送ゲートで構成し、前記第
２の転送ゲートは、前記ビット線複数対の他方を同一の
前記第２のノードと接続する複数の転送ゲートで構成し
ている。第３の発明では、第１または第２の発明の各転
送ゲートは、ＮＭＯＳで構成している。
ゲートは、前記ビット線複数対の一方を同一の前記第１
のノードと接続する複数の転送ゲートで構成し、前記第
２の転送ゲートは、前記ビット線複数対の他方を同一の
前記第２のノードと接続する複数の転送ゲートで構成し
ている。第３の発明では、第１または第２の発明の各転
送ゲートは、ＮＭＯＳで構成している。
【００１７】第４の発明は、互いに相補的な複数対のビ
ット線対及びそれらと交叉する複数のワード線の各交叉
箇所に接続された複数のダイナミックメモリセルと、第
１の活性化信号により活性化されて第１と第２のノード
間の電位差を検知・増幅するＮＭＯＳからなるＮ型セン
スアンプと、第２の活性化信号により活性化されて前記
第２と第１のノード間の電位差を検知・増幅するＰＭＯ
ＳからなるＰ型センスアンプと、前記ビット線対の一方
を前記第１のノードと接続する第１の転送ゲートと、前
記ビット線対の他方を前記第２のノードと接続する第２
の転送ゲートとを、備えたＣＭＯＳ構成のＤＲＡＭにお
いて、次のような手段を講じている。即ち、前記第１の
転送ゲートは、並列接続されたＮＭＯＳ及びＰＭＯＳで
構成し、前記第２の転送ゲートは、並列接続されたＮＭ
ＯＳ及びＰＭＯＳで構成している。
ット線対及びそれらと交叉する複数のワード線の各交叉
箇所に接続された複数のダイナミックメモリセルと、第
１の活性化信号により活性化されて第１と第２のノード
間の電位差を検知・増幅するＮＭＯＳからなるＮ型セン
スアンプと、第２の活性化信号により活性化されて前記
第２と第１のノード間の電位差を検知・増幅するＰＭＯ
ＳからなるＰ型センスアンプと、前記ビット線対の一方
を前記第１のノードと接続する第１の転送ゲートと、前
記ビット線対の他方を前記第２のノードと接続する第２
の転送ゲートとを、備えたＣＭＯＳ構成のＤＲＡＭにお
いて、次のような手段を講じている。即ち、前記第１の
転送ゲートは、並列接続されたＮＭＯＳ及びＰＭＯＳで
構成し、前記第２の転送ゲートは、並列接続されたＮＭ
ＯＳ及びＰＭＯＳで構成している。
【００１８】第５の発明では、第４の発明の第１の転送
ゲートは、前記ビット線複数対の一方を同一の前記第１
のノードと接続する複数の並列接続されたＮＭＯＳ及び
ＰＭＯＳで構成し、前記第２の転送ゲートは、前記ビッ
ト線複数対の他方を同一の前記第２のノードと接続する
複数の並列接続されたＮＭＯＳ及びＰＭＯＳで構成して
いる。
ゲートは、前記ビット線複数対の一方を同一の前記第１
のノードと接続する複数の並列接続されたＮＭＯＳ及び
ＰＭＯＳで構成し、前記第２の転送ゲートは、前記ビッ
ト線複数対の他方を同一の前記第２のノードと接続する
複数の並列接続されたＮＭＯＳ及びＰＭＯＳで構成して
いる。
【００１９】第６の発明では、第４の発明の第１と第２
のノードの電位を等しくするセンスアンプ用イコライズ
回路と、前記ビット線対の電位を等しくするビット線用
イコライズ回路とを、設けている。第７の発明では、第
５の発明の第１と第２のノードの電位を等しくするセン
スアンプ用イコライズ回路と、前記ビット線複数対の一
方と他方の電位を等しくするビット線用イコライズ回路
とを、設けている。
のノードの電位を等しくするセンスアンプ用イコライズ
回路と、前記ビット線対の電位を等しくするビット線用
イコライズ回路とを、設けている。第７の発明では、第
５の発明の第１と第２のノードの電位を等しくするセン
スアンプ用イコライズ回路と、前記ビット線複数対の一
方と他方の電位を等しくするビット線用イコライズ回路
とを、設けている。
【００２０】
【作用】第１の発明によれば、以上のようにＤＲＡＭを
構成したので、センスアンプ用イコライズ回路とビット
線用イコライズ回路は、転送ゲートを介することなく、
第１と第２のノードと、ビット線間の電位を等しくする
というイコライズ動作を独立に行い、イコライズ動作の
高速化を図る働きがある。
構成したので、センスアンプ用イコライズ回路とビット
線用イコライズ回路は、転送ゲートを介することなく、
第１と第２のノードと、ビット線間の電位を等しくする
というイコライズ動作を独立に行い、イコライズ動作の
高速化を図る働きがある。
【００２１】第２の発明によれば、第１及び第２の転送
ゲートは、シェアドセンスアンプ型ＤＲＡＭを構成し、
該センスアンプ回路の回路数の削減による集積度を向上
する働きがあると共に、センスアンプ用イコライズ回路
とビット線用イコライズ回路とがそれぞれ独立に働いて
イコライズ動作を行うことにより、イコライズ動作の高
速化が図れる。
ゲートは、シェアドセンスアンプ型ＤＲＡＭを構成し、
該センスアンプ回路の回路数の削減による集積度を向上
する働きがあると共に、センスアンプ用イコライズ回路
とビット線用イコライズ回路とがそれぞれ独立に働いて
イコライズ動作を行うことにより、イコライズ動作の高
速化が図れる。
【００２２】第３の発明では、各転送ゲートを構成する
ＮＭＯＳは、第１，第２のノードとビット線対との間の
電荷を転送し、その転送制御の容易化を図る働きがあ
る。第４の発明では、第１，第２の転送ゲートをそれぞ
れ構成する並列接続のＮＭＯＳ及びＰＭＯＳは、例えば
該ＮＭＯＳとＰＭＯＳのゲートを電源に接続することに
より、少なくともいずれか一方のトライオード領域での
使用を可能にさせる。これにより、該ＮＭＯＳまたＰＭ
ＯＳのいずれか一方のゲート電位の低下による装置の誤
動作の防止が図れる。
ＮＭＯＳは、第１，第２のノードとビット線対との間の
電荷を転送し、その転送制御の容易化を図る働きがあ
る。第４の発明では、第１，第２の転送ゲートをそれぞ
れ構成する並列接続のＮＭＯＳ及びＰＭＯＳは、例えば
該ＮＭＯＳとＰＭＯＳのゲートを電源に接続することに
より、少なくともいずれか一方のトライオード領域での
使用を可能にさせる。これにより、該ＮＭＯＳまたＰＭ
ＯＳのいずれか一方のゲート電位の低下による装置の誤
動作の防止が図れる。
【００２３】第５の発明では、シェアドセンスアンプ型
ＤＲＡＭにおいて、第１及び第２の転送ゲートは、第４
の発明と同様に、該転送ゲートに対するゲート電位の低
下による装置の誤動作を防止する働きがある。第６の発
明では、センスアンプ用イコライズ回路とビット線用イ
コライズ回路とは、転送ゲートを介することなく、それ
ぞれ独立にイコライズ動作を行って該イコライズ動作の
高速化を図る働きがある。しかも、第１及び第２の転送
ゲートによって該転送ゲートに対するゲート電位の低下
による装置の誤動作を防止する働きがある。
ＤＲＡＭにおいて、第１及び第２の転送ゲートは、第４
の発明と同様に、該転送ゲートに対するゲート電位の低
下による装置の誤動作を防止する働きがある。第６の発
明では、センスアンプ用イコライズ回路とビット線用イ
コライズ回路とは、転送ゲートを介することなく、それ
ぞれ独立にイコライズ動作を行って該イコライズ動作の
高速化を図る働きがある。しかも、第１及び第２の転送
ゲートによって該転送ゲートに対するゲート電位の低下
による装置の誤動作を防止する働きがある。
【００２４】第７の発明では、シェアドセンスアンプ型
ＤＲＡＭにおいて、センスアンプ用イコライズ回路とビ
ット線用イコライズ回路とは、それぞれ独立に動作して
イコライズ動作の高速化を図る働きがある。しかも、第
１及び第２の転送ゲートに対するゲート電位の低下によ
る装置の誤動作を防止する働がある。従って、前記課題
を解決できるのである。
ＤＲＡＭにおいて、センスアンプ用イコライズ回路とビ
ット線用イコライズ回路とは、それぞれ独立に動作して
イコライズ動作の高速化を図る働きがある。しかも、第
１及び第２の転送ゲートに対するゲート電位の低下によ
る装置の誤動作を防止する働がある。従って、前記課題
を解決できるのである。
【００２５】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図であり、従
来の図２及び図４中の要素と共通の要素には共通の符号
が付されている。このＤＲＡＭは、従来と同様にＣＭＯ
Ｓで構成されるもので、互いに相補的な複数のビット線
対ＢＬ１，ＢＬ２と、それらと交叉する複数のワード線
ＷＬ１，ＷＬ２とを有し、それらにはメモリセル群１１
０が接続されている。メモリセル群１１０は、２ビット
分のダイナミックメモリセル１１１，１１２が例示され
ている。各メモリセル１１１，１１２は、１トランジス
タ型構造をなし、電荷転送用のＮＭＯＳ１１１ａ，１１
２ａ及び電荷蓄積用の容量１１１ｂ，１１２ｂで構成さ
れている。
メモリセル群及びセンスアンプ回路の回路図であり、従
来の図２及び図４中の要素と共通の要素には共通の符号
が付されている。このＤＲＡＭは、従来と同様にＣＭＯ
Ｓで構成されるもので、互いに相補的な複数のビット線
対ＢＬ１，ＢＬ２と、それらと交叉する複数のワード線
ＷＬ１，ＷＬ２とを有し、それらにはメモリセル群１１
０が接続されている。メモリセル群１１０は、２ビット
分のダイナミックメモリセル１１１，１１２が例示され
ている。各メモリセル１１１，１１２は、１トランジス
タ型構造をなし、電荷転送用のＮＭＯＳ１１１ａ，１１
２ａ及び電荷蓄積用の容量１１１ｂ，１１２ｂで構成さ
れている。
【００２６】メモリセル１１１は、ＮＭＯＳ１１１ａの
ドレイン・ゲートがビット線ＢＬ１及びワード線ＷＬ１
にそれぞれ接続され、そのソース側ノードＮ１１１が、
容量１１１ｂを介してイコライズ電位ＶＰに接続されて
いる。同様に、メモリセル１１２は、ＮＭＯＳ１１２ａ
のドレイン・ゲートがビット線ＢＬ２及びワード線ＷＬ
２にそれぞれ接続され、そのソース側ノードＮ１１２
が、容量１１２ｂを介してイコライズ電位ＶＰに接続さ
れている。
ドレイン・ゲートがビット線ＢＬ１及びワード線ＷＬ１
にそれぞれ接続され、そのソース側ノードＮ１１１が、
容量１１１ｂを介してイコライズ電位ＶＰに接続されて
いる。同様に、メモリセル１１２は、ＮＭＯＳ１１２ａ
のドレイン・ゲートがビット線ＢＬ２及びワード線ＷＬ
２にそれぞれ接続され、そのソース側ノードＮ１１２
が、容量１１２ｂを介してイコライズ電位ＶＰに接続さ
れている。
【００２７】ビット線ＢＬ１，ＢＬ２は、転送信号ＴＧ
によってオン，オフ制御される第１，第２の転送ゲー
ト、例えばＮＭＯＳ１２１，１２２を介して第１，第２
のノードＮ１２１，Ｎ１２２にそれぞれ接続されてい
る。第１，第２のノードＮ１２１，Ｎ１２２間には、セ
ンスアンプ回路１３０及びセンスアンプ用イコライズ回
路１４０が接続されている。センスアンプ回路１３０
は、第１の活性化信号ＰＬ１により活性化されて第１と
第２のノードＮ１２１，Ｎ１２２間の電位差を検知・増
幅するＮ型センスアンプ１３０Ｎと、第２の活性化信号
ＰＬ２により活性化されて第２と第１のノードＮ１２
２，Ｎ１２１間の電位差を検知・増幅するＰ型センスア
ンプ１３０Ｐとで、構成されている。
によってオン，オフ制御される第１，第２の転送ゲー
ト、例えばＮＭＯＳ１２１，１２２を介して第１，第２
のノードＮ１２１，Ｎ１２２にそれぞれ接続されてい
る。第１，第２のノードＮ１２１，Ｎ１２２間には、セ
ンスアンプ回路１３０及びセンスアンプ用イコライズ回
路１４０が接続されている。センスアンプ回路１３０
は、第１の活性化信号ＰＬ１により活性化されて第１と
第２のノードＮ１２１，Ｎ１２２間の電位差を検知・増
幅するＮ型センスアンプ１３０Ｎと、第２の活性化信号
ＰＬ２により活性化されて第２と第１のノードＮ１２
２，Ｎ１２１間の電位差を検知・増幅するＰ型センスア
ンプ１３０Ｐとで、構成されている。
【００２８】Ｎ型センスアンプ１３０Ｎは、ソースが第
１の活性化信号ＰＬ１に共通接続されたＮＭＯＳ１３
１，１３２を有し、それらのゲート・ドレインが互いに
クロス結合され、該ＮＭＯＳ１３１のドレインが第１の
ノードＮ１２１、ＮＭＯＳ１３２のドレインが第２のノ
ードＮ１２２に、それぞれ接続されている。同様に、Ｐ
型センスアンプ１３０Ｐは、ソースが第２の活性化信号
ＰＬ２に共通接続されたＰＭＯＳ１３３，１３４を有
し、それらのゲート・ドレインが互いにクロス結合さ
れ、該ＰＭＯＳ１３３のドレインが第１のノードＮ１２
１に、該ＰＭＯＳ１３４のドレインが第２のノードＮ１
２２に、それぞれ接続されている。
１の活性化信号ＰＬ１に共通接続されたＮＭＯＳ１３
１，１３２を有し、それらのゲート・ドレインが互いに
クロス結合され、該ＮＭＯＳ１３１のドレインが第１の
ノードＮ１２１、ＮＭＯＳ１３２のドレインが第２のノ
ードＮ１２２に、それぞれ接続されている。同様に、Ｐ
型センスアンプ１３０Ｐは、ソースが第２の活性化信号
ＰＬ２に共通接続されたＰＭＯＳ１３３，１３４を有
し、それらのゲート・ドレインが互いにクロス結合さ
れ、該ＰＭＯＳ１３３のドレインが第１のノードＮ１２
１に、該ＰＭＯＳ１３４のドレインが第２のノードＮ１
２２に、それぞれ接続されている。
【００２９】センスアンプ用イコライズ回路１４０は、
第１のイコライズ信号ＥＱ１により活性化されて第１と
第２のノードＮ１２１，１２２をイコライズ電位ＶＰに
する回路である。このイコライズ回路１４０は、各ゲー
トが第１のイコライズ信号ＥＱ１に共通接続されたＮＭ
ＯＳ１４１，１４２，１４３を有し、該ＮＭＯＳ１４
１，１４２の各ソースがイコライズ電位ＶＰに共通接続
されている。ＮＭＯＳ１４１，１４２の各ドレイン間に
はＮＭＯＳ１４３のソース・ドレインがそれぞれ接続さ
れ、該ＮＭＯＳ１４３のドレインが第１のノードＮ１２
１、ソースが第２のノードＮ１２２にそれぞれ接続され
ている。
第１のイコライズ信号ＥＱ１により活性化されて第１と
第２のノードＮ１２１，１２２をイコライズ電位ＶＰに
する回路である。このイコライズ回路１４０は、各ゲー
トが第１のイコライズ信号ＥＱ１に共通接続されたＮＭ
ＯＳ１４１，１４２，１４３を有し、該ＮＭＯＳ１４
１，１４２の各ソースがイコライズ電位ＶＰに共通接続
されている。ＮＭＯＳ１４１，１４２の各ドレイン間に
はＮＭＯＳ１４３のソース・ドレインがそれぞれ接続さ
れ、該ＮＭＯＳ１４３のドレインが第１のノードＮ１２
１、ソースが第２のノードＮ１２２にそれぞれ接続され
ている。
【００３０】また、ビット線ＢＬ１とＢＬ２間には、ビ
ット線用イコライズ回路１５０が接続されている。イコ
ライズ回路１５０は、第２のイコライズ信号ＥＱ２によ
り活性化されてビット線ＢＬ１，ＢＬ２をイコライズ電
位ＶＰにする回路であり、各ゲートが第２のイコライズ
信号ＥＱ２に共通接続されたＮＭＯＳ１５１，１５２，
１５３を有し、該ＮＭＯＳ１５１，１５２の各ソースが
イコライズ電位ＶＰに共通接続されている。ＮＭＯＳ１
５１，１５２の各ドレイン間には、ＮＭＯＳ１５３のド
レイン・ソースがそれぞれ接続され、該ＮＭＯＳ１５３
のドレインがビット線ＢＬ１に、ソースがビット線ＢＬ
２に、それぞれ接続されている。
ット線用イコライズ回路１５０が接続されている。イコ
ライズ回路１５０は、第２のイコライズ信号ＥＱ２によ
り活性化されてビット線ＢＬ１，ＢＬ２をイコライズ電
位ＶＰにする回路であり、各ゲートが第２のイコライズ
信号ＥＱ２に共通接続されたＮＭＯＳ１５１，１５２，
１５３を有し、該ＮＭＯＳ１５１，１５２の各ソースが
イコライズ電位ＶＰに共通接続されている。ＮＭＯＳ１
５１，１５２の各ドレイン間には、ＮＭＯＳ１５３のド
レイン・ソースがそれぞれ接続され、該ＮＭＯＳ１５３
のドレインがビット線ＢＬ１に、ソースがビット線ＢＬ
２に、それぞれ接続されている。
【００３１】次に、動作を説明する。内部発生のイコラ
イズ電位ＶＰは１／２・Ｖｃｃ（Ｖｃｃ；外部電源電
位）であり、転送信号ＴＧはＶｃｃ＋Ｖｔｈ（Ｖｔｈ；
ＮＭＯＳの閾値）以上のレベルである。
イズ電位ＶＰは１／２・Ｖｃｃ（Ｖｃｃ；外部電源電
位）であり、転送信号ＴＧはＶｃｃ＋Ｖｔｈ（Ｖｔｈ；
ＮＭＯＳの閾値）以上のレベルである。
【００３２】リセット時のイコライズ動作については、
従来と異なり、第１，第２のイコライズ信号ＥＱ１，Ｅ
Ｑ２がＶｃｃレベルへ遷移すると、イコライズ回路１４
０，１５０内のＮＭＯＳ１４１〜１４３，１５１〜１５
３がオン状態となり、該ＮＭＯＳ１４１〜１４３を介し
てノードＮ１２１とＮ１２２が、さらにＮＭＯＳ１５１
〜１５３を介してビット線ＢＬ１とＢＬ２が、それぞれ
独立に１／２・Ｖｃｃレベルへ遷移する。そのため、従
来の図２のようなリセット時の動作におけるＮＭＯＳ２
１，２２を介したビット線ＢＬ１とＢＬ２の１／２・Ｖ
ｃｃレベルへの遷移遅延、及び従来の図４のようなリセ
ット時の動作におけるＮＭＯＳ２１，２２を介したノー
ドＮ２１とＮ２２の１／２・Ｖｃｃレベルへの遷移遅延
がなくなり、イコライズ動作の遅延を解消できる。
従来と異なり、第１，第２のイコライズ信号ＥＱ１，Ｅ
Ｑ２がＶｃｃレベルへ遷移すると、イコライズ回路１４
０，１５０内のＮＭＯＳ１４１〜１４３，１５１〜１５
３がオン状態となり、該ＮＭＯＳ１４１〜１４３を介し
てノードＮ１２１とＮ１２２が、さらにＮＭＯＳ１５１
〜１５３を介してビット線ＢＬ１とＢＬ２が、それぞれ
独立に１／２・Ｖｃｃレベルへ遷移する。そのため、従
来の図２のようなリセット時の動作におけるＮＭＯＳ２
１，２２を介したビット線ＢＬ１とＢＬ２の１／２・Ｖ
ｃｃレベルへの遷移遅延、及び従来の図４のようなリセ
ット時の動作におけるＮＭＯＳ２１，２２を介したノー
ドＮ２１とＮ２２の１／２・Ｖｃｃレベルへの遷移遅延
がなくなり、イコライズ動作の遅延を解消できる。
【００３３】動作時には、従来と同様、まずイコライズ
信号ＥＱ１，ＥＱ２が接地レベルへ遷移し、イコライズ
回路１４０，１５０内のＮＭＯＳ１４１〜１４３，１５
１〜１５３がオフ状態となる。例えば、メモリセル１１
１がデータ“１”を保持（ノードＮ１１１がＶｃｃレベ
ルを保持）している場合の該メモリセル１１１からの読
出し動作と再書込み動作について説明する。
信号ＥＱ１，ＥＱ２が接地レベルへ遷移し、イコライズ
回路１４０，１５０内のＮＭＯＳ１４１〜１４３，１５
１〜１５３がオフ状態となる。例えば、メモリセル１１
１がデータ“１”を保持（ノードＮ１１１がＶｃｃレベ
ルを保持）している場合の該メモリセル１１１からの読
出し動作と再書込み動作について説明する。
【００３４】図示しないロウ（行）デコーダにより、ワ
ード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈレベル以
上へ遷移し、メモリセル１１１内のＮＭＯＳ１１１ａを
介してノードＮ１１１とビット線ＢＬ１が導通し、容量
１１１ｂとビット線ＢＬ１の容量とによる電荷再分配が
行われる。その結果、ビット線ＢＬ１の電位が１／２・
Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ＋αレベルと
なる。ビット線ＢＬ２の電位は１／２・Ｖｃｃレベルを
保持する。そのため、ＮＭＯＳ１２１を介してノードＮ
１２１が１／２・Ｖｃｃ＋αレベルへ遷移する。これに
対し、ＮＭＯＳ１２２を介してノードＮ１２２は、１／
２・Ｖｃｃレベルを保持する。
ード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈレベル以
上へ遷移し、メモリセル１１１内のＮＭＯＳ１１１ａを
介してノードＮ１１１とビット線ＢＬ１が導通し、容量
１１１ｂとビット線ＢＬ１の容量とによる電荷再分配が
行われる。その結果、ビット線ＢＬ１の電位が１／２・
Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ＋αレベルと
なる。ビット線ＢＬ２の電位は１／２・Ｖｃｃレベルを
保持する。そのため、ＮＭＯＳ１２１を介してノードＮ
１２１が１／２・Ｖｃｃ＋αレベルへ遷移する。これに
対し、ＮＭＯＳ１２２を介してノードＮ１２２は、１／
２・Ｖｃｃレベルを保持する。
【００３５】次に、第１の活性化信号ＰＬ１が１／２・
Ｖｃｃレベルから接地レベルへ遷移すると共に、第２の
活性化信号ＰＬ２が１／２・ＶｃｃレベルからＶＣＣレ
ベルへ遷移してセンスアンプ回路１３０が活性化する。
センスアンプ回路１３０が活性化すると、ノードＮ１２
１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移
すると共に、ノードＮ１２２が１／２・Ｖｃｃレベルか
ら接地レベルへ遷移する。そのため、ＮＭＯＳ１２１を
介してビット線ＢＬ１が１／２・Ｖｃｃ＋αレベルから
Ｖｃｃレベルへ遷移すると共に、ＮＭＯＳ１２２を介し
てビット線ＢＬ２が１／２・Ｖｃｃレベルから接地レベ
ルへ遷移する。
Ｖｃｃレベルから接地レベルへ遷移すると共に、第２の
活性化信号ＰＬ２が１／２・ＶｃｃレベルからＶＣＣレ
ベルへ遷移してセンスアンプ回路１３０が活性化する。
センスアンプ回路１３０が活性化すると、ノードＮ１２
１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移
すると共に、ノードＮ１２２が１／２・Ｖｃｃレベルか
ら接地レベルへ遷移する。そのため、ＮＭＯＳ１２１を
介してビット線ＢＬ１が１／２・Ｖｃｃ＋αレベルから
Ｖｃｃレベルへ遷移すると共に、ＮＭＯＳ１２２を介し
てビット線ＢＬ２が１／２・Ｖｃｃレベルから接地レベ
ルへ遷移する。
【００３６】ここで、ＮＭＯＳ１２１，１２２をオン状
態にする転送信号ＴＧをＶｃｃ＋Ｖｔｈレベル以上に設
定しているため、ＮＭＯＳ１２１が該ＮＭＯＳのトライ
オード領域で動作する。そのため、ビット線ＢＬ１がＶ
ｃｃレベルへ遷移可能である。このようなセンスアンプ
動作において、ＮＭＯＳ１２１と１２２は、ビット線Ｂ
Ｌ１とＢＬ２の容量をセンスアンプ回路１３０から分離
する抵抗として機能する。そのため、センスアンプ動作
の高速化が達成できる。
態にする転送信号ＴＧをＶｃｃ＋Ｖｔｈレベル以上に設
定しているため、ＮＭＯＳ１２１が該ＮＭＯＳのトライ
オード領域で動作する。そのため、ビット線ＢＬ１がＶ
ｃｃレベルへ遷移可能である。このようなセンスアンプ
動作において、ＮＭＯＳ１２１と１２２は、ビット線Ｂ
Ｌ１とＢＬ２の容量をセンスアンプ回路１３０から分離
する抵抗として機能する。そのため、センスアンプ動作
の高速化が達成できる。
【００３７】その後、図示しないコラム（列）デコーダ
の出力により、ノードＮ１２１とＮ１２２、あるいはビ
ット線ＢＬ１とＢＬ２が、図示しない転送ゲートを介し
て一対のデータバスに接続され、読出されたデータが出
力バッファへ転送されて外部へ出力され、読出し動作が
終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖｔｈレベ
ル以上に設定されているので、メモリセル１１１内のＮ
ＭＯＳ１１１ａが該ＮＭＯＳのトライオード領域で動作
する。そのため、ノードＮ１１１がビット線ＢＬ１と同
じＶｃｃレベルに回復し、再書込み動作を終了する。
の出力により、ノードＮ１２１とＮ１２２、あるいはビ
ット線ＢＬ１とＢＬ２が、図示しない転送ゲートを介し
て一対のデータバスに接続され、読出されたデータが出
力バッファへ転送されて外部へ出力され、読出し動作が
終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖｔｈレベ
ル以上に設定されているので、メモリセル１１１内のＮ
ＭＯＳ１１１ａが該ＮＭＯＳのトライオード領域で動作
する。そのため、ノードＮ１１１がビット線ＢＬ１と同
じＶｃｃレベルに回復し、再書込み動作を終了する。
【００３８】再度リセット時には、前述した状態に次の
ような手順で復帰する。まず、ワード線ＷＬ１がＶｃｃ
＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモリ
セル１１１内のＮＭＯＳ１１１ａをオフ状態にして該メ
モリセル１１１とビット線ＢＬ１とをオフ状態にする。
次に、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２
・Ｖｃｃレベルへ遷移した後、第１，第２のイコライズ
信号ＥＱ１，ＥＱ２がＶＣＣレベルへ遷移し、イコライ
ズ回路１４０内のＮＭＯＳ１４１〜１４３を介してノー
ドＮ１２１とＮ１２２が１／２・Ｖｃｃレベルへ遷移す
ると共に、イコライズ回路１５０内のＮＭＯＳ１５１〜
１５３を介してビット線ＢＬ１とＢＬ２が１／２・Ｖｃ
ｃレベルへ遷移してリセット動作を終了する。
ような手順で復帰する。まず、ワード線ＷＬ１がＶｃｃ
＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモリ
セル１１１内のＮＭＯＳ１１１ａをオフ状態にして該メ
モリセル１１１とビット線ＢＬ１とをオフ状態にする。
次に、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２
・Ｖｃｃレベルへ遷移した後、第１，第２のイコライズ
信号ＥＱ１，ＥＱ２がＶＣＣレベルへ遷移し、イコライ
ズ回路１４０内のＮＭＯＳ１４１〜１４３を介してノー
ドＮ１２１とＮ１２２が１／２・Ｖｃｃレベルへ遷移す
ると共に、イコライズ回路１５０内のＮＭＯＳ１５１〜
１５３を介してビット線ＢＬ１とＢＬ２が１／２・Ｖｃ
ｃレベルへ遷移してリセット動作を終了する。
【００３９】なお、例えばメモリセル１１１がデータ
“０”を保持（ノードＮ１１１が接地レベルを保持）し
ている場合の読出し動作及び再書込み動作では、ノード
Ｎ１２１とビット線ＢＬ１が接地レベルへ遷移し、ノー
ドＮ１２２とビット線ＢＬ２がＶｃｃレベルへ遷移し、
上記とほぼ同様にしてデータの読出し及び再書込みが行
われる。
“０”を保持（ノードＮ１１１が接地レベルを保持）し
ている場合の読出し動作及び再書込み動作では、ノード
Ｎ１２１とビット線ＢＬ１が接地レベルへ遷移し、ノー
ドＮ１２２とビット線ＢＬ２がＶｃｃレベルへ遷移し、
上記とほぼ同様にしてデータの読出し及び再書込みが行
われる。
【００４０】この第１の実施例では、次のような利点を
有している。センスアンプ用イコライズ回路１４０とビ
ット線用イコライズ回路１５０とをそれぞれ独立に設け
たので、ＮＭＯＳ１２１，１２２を介することなく、ノ
ードＮ１２１とＮ１２２、ビット線ＢＬ１とＢＬ２のイ
コライズ動作が独立に行われる。そのため、イコライズ
動作を高速化でき、ロウアドレスストローブ信号（ＲＡ
Ｓ）プリチャージ幅ｔRPを短縮できる。
有している。センスアンプ用イコライズ回路１４０とビ
ット線用イコライズ回路１５０とをそれぞれ独立に設け
たので、ＮＭＯＳ１２１，１２２を介することなく、ノ
ードＮ１２１とＮ１２２、ビット線ＢＬ１とＢＬ２のイ
コライズ動作が独立に行われる。そのため、イコライズ
動作を高速化でき、ロウアドレスストローブ信号（ＲＡ
Ｓ）プリチャージ幅ｔRPを短縮できる。
【００４１】第２の実施例 図５は、本発明の第２の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。このＤＲＡＭは、図１と同様にＣＭＯＳで構成され
るもので、図１をシェアドセンスアンプ回路（共用セン
スアンプ回路）に適用した回路であり、図１の第１，第
２のノードＮ１２１，Ｎ１２２の左側に、転送ゲートを
介してビット線用イコライズ回路及びメモリセル群を設
けることにより、センスアンプ回路１３０の共用化を図
って該センスアンプ回路１３０の回路規模の削減と、そ
れによる集積度の向上を図っている。
メモリセル群及びセンスアンプ回路の回路図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。このＤＲＡＭは、図１と同様にＣＭＯＳで構成され
るもので、図１をシェアドセンスアンプ回路（共用セン
スアンプ回路）に適用した回路であり、図１の第１，第
２のノードＮ１２１，Ｎ１２２の左側に、転送ゲートを
介してビット線用イコライズ回路及びメモリセル群を設
けることにより、センスアンプ回路１３０の共用化を図
って該センスアンプ回路１３０の回路規模の削減と、そ
れによる集積度の向上を図っている。
【００４２】即ち、図５において、ノードＮ１２１とＮ
１２２間には、図１と同様のセンスアンプ回路１３０及
びセンスアンプ用イコライズ回路１４０が接続され、そ
の右側には、図１と同様に、転送信号ＴＧＲによりオ
ン，オフ制御される第１，第２の転送ゲート、例えばＮ
ＭＯＳ１２１Ｒ，１２２Ｒを介して相補的なビット線Ｂ
Ｌ１Ｒ，ＢＬ２Ｒ対が接続され、さらにノードＮ１２
１，Ｎ１２２の左側には、転送信号ＴＧＬによりオン，
オフ制御される第１，第２の転送ゲート、例えばＮＭＯ
Ｓ１２１Ｌ，１２２Ｌを介して相補的なビット線ＢＬ１
Ｌ，ＢＬ２Ｌ対が接続されている。
１２２間には、図１と同様のセンスアンプ回路１３０及
びセンスアンプ用イコライズ回路１４０が接続され、そ
の右側には、図１と同様に、転送信号ＴＧＲによりオ
ン，オフ制御される第１，第２の転送ゲート、例えばＮ
ＭＯＳ１２１Ｒ，１２２Ｒを介して相補的なビット線Ｂ
Ｌ１Ｒ，ＢＬ２Ｒ対が接続され、さらにノードＮ１２
１，Ｎ１２２の左側には、転送信号ＴＧＬによりオン，
オフ制御される第１，第２の転送ゲート、例えばＮＭＯ
Ｓ１２１Ｌ，１２２Ｌを介して相補的なビット線ＢＬ１
Ｌ，ＢＬ２Ｌ対が接続されている。
【００４３】右側のビット線ＢＬ１Ｒ，ＢＬ２Ｒ対に接
続されたメモリセル群１１０Ｒ及びビット線用イコライ
ズ回路１５０Ｒは、図１と同様の回路である。メモリセ
ル群１１０Ｒは、２ビット分のダイナミックメモリセル
１１１Ｒ，１１２Ｒが例示されている。メモリセル１１
１Ｒは、ビット線ＢＬ１Ｒ及びワード線ＷＬ１Ｒの交差
箇所に接続された電荷転送用のＮＭＯＳ１１１ａＲと、
電荷蓄積用の容量１１１ｂＲとで構成されている。同様
に、メモリセル１１２Ｒは、ビット線ＢＬ２Ｒ及びワー
ド線ＷＬ２Ｒの交差箇所に接続された電荷転送用のＮＭ
ＯＳ１１２ａＲと、電荷蓄積用の容量１１２ｂＲとで構
成されている。ビット線用イコライズ回路１５０Ｒは、
イコライズ信号ＥＱ２Ｒにより活性化されてビット線Ｂ
Ｌ１ＲとＢＬ２Ｒをイコライズ電位ＶＰにする回路であ
り、ＮＭＯＳ１５１Ｒ，１５２Ｒ，１５３Ｒにより構成
されている。
続されたメモリセル群１１０Ｒ及びビット線用イコライ
ズ回路１５０Ｒは、図１と同様の回路である。メモリセ
ル群１１０Ｒは、２ビット分のダイナミックメモリセル
１１１Ｒ，１１２Ｒが例示されている。メモリセル１１
１Ｒは、ビット線ＢＬ１Ｒ及びワード線ＷＬ１Ｒの交差
箇所に接続された電荷転送用のＮＭＯＳ１１１ａＲと、
電荷蓄積用の容量１１１ｂＲとで構成されている。同様
に、メモリセル１１２Ｒは、ビット線ＢＬ２Ｒ及びワー
ド線ＷＬ２Ｒの交差箇所に接続された電荷転送用のＮＭ
ＯＳ１１２ａＲと、電荷蓄積用の容量１１２ｂＲとで構
成されている。ビット線用イコライズ回路１５０Ｒは、
イコライズ信号ＥＱ２Ｒにより活性化されてビット線Ｂ
Ｌ１ＲとＢＬ２Ｒをイコライズ電位ＶＰにする回路であ
り、ＮＭＯＳ１５１Ｒ，１５２Ｒ，１５３Ｒにより構成
されている。
【００４４】左側のビット線ＢＬ１Ｌ，ＢＬ２Ｌ対に接
続されたメモリセル群１１０Ｌ及びビット線用イコライ
ズ回路１５０Ｌは、右側の回路と同様の回路構成であ
る。即ち、メモリセル群１１０Ｌは、ビット線ＢＬ１
Ｌ，ＢＬ２Ｌ対及びワード線ＷＬ１Ｌ，ＷＬ２Ｌの交差
箇所に接続された２ビット分のダイナミックメモリセル
１１１Ｌ，１１２Ｌが例示されている。各メモリセル１
１１Ｌ，１１２Ｌは、電荷転送用のＮＭＯＳ１１１ａ
Ｌ，１１２ａＬと電荷蓄積用の容量１１１ｂＬ，１１２
ｂＬとで、それぞれ構成されている。ビット線用イコラ
イズ回路１５０Ｌは、第２のイコライズ信号ＥＱ２Ｌに
より活性化されてビット線ＢＬ１ＬとＢＬ２Ｌをイコラ
イズ電位ＶＰにする回路であり、ＮＭＯＳ１５１Ｌ，１
５２Ｌ，１５３Ｌにより構成されている。
続されたメモリセル群１１０Ｌ及びビット線用イコライ
ズ回路１５０Ｌは、右側の回路と同様の回路構成であ
る。即ち、メモリセル群１１０Ｌは、ビット線ＢＬ１
Ｌ，ＢＬ２Ｌ対及びワード線ＷＬ１Ｌ，ＷＬ２Ｌの交差
箇所に接続された２ビット分のダイナミックメモリセル
１１１Ｌ，１１２Ｌが例示されている。各メモリセル１
１１Ｌ，１１２Ｌは、電荷転送用のＮＭＯＳ１１１ａ
Ｌ，１１２ａＬと電荷蓄積用の容量１１１ｂＬ，１１２
ｂＬとで、それぞれ構成されている。ビット線用イコラ
イズ回路１５０Ｌは、第２のイコライズ信号ＥＱ２Ｌに
より活性化されてビット線ＢＬ１ＬとＢＬ２Ｌをイコラ
イズ電位ＶＰにする回路であり、ＮＭＯＳ１５１Ｌ，１
５２Ｌ，１５３Ｌにより構成されている。
【００４５】図６は、図５の動作を示すタイムチャート
であり、この図を参照しつつ図５の動作を説明する。リ
セット時は、転送信号ＴＧＲ，ＴＧＬがＶｃｃ＋Ｖｔｈ
以上のレベル、第１，第２のイコライズ信号ＥＱ１，Ｅ
Ｑ２Ｒ・ＥＱ２ＬがＶｃｃレベル、ワード線ＷＬ１Ｒ，
ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、第１，第
２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃレベル
である。ノードＮ１２１とＮ１２２は、イコライズ回路
１４０内のＮＭＯＳ１４１，１４２を介してイコライズ
電位ＶＰと導通し、１／２・Ｖｃｃレベルである。さら
に、ビット線ＢＬ１ＲとＢＬ２Ｒ、及びＢＬ１ＬとＢＬ
２Ｌは、それぞれイコライズ回路１５０Ｒ，１５０Ｌ内
のＮＭＯＳ１５１Ｒ，１５２Ｒ及び１５１Ｌ，１５２Ｌ
を介してイコライズ電位ＶＰと導通し、１／２・Ｖｃｃ
レベルである。
であり、この図を参照しつつ図５の動作を説明する。リ
セット時は、転送信号ＴＧＲ，ＴＧＬがＶｃｃ＋Ｖｔｈ
以上のレベル、第１，第２のイコライズ信号ＥＱ１，Ｅ
Ｑ２Ｒ・ＥＱ２ＬがＶｃｃレベル、ワード線ＷＬ１Ｒ，
ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、第１，第
２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃレベル
である。ノードＮ１２１とＮ１２２は、イコライズ回路
１４０内のＮＭＯＳ１４１，１４２を介してイコライズ
電位ＶＰと導通し、１／２・Ｖｃｃレベルである。さら
に、ビット線ＢＬ１ＲとＢＬ２Ｒ、及びＢＬ１ＬとＢＬ
２Ｌは、それぞれイコライズ回路１５０Ｒ，１５０Ｌ内
のＮＭＯＳ１５１Ｒ，１５２Ｒ及び１５１Ｌ，１５２Ｌ
を介してイコライズ電位ＶＰと導通し、１／２・Ｖｃｃ
レベルである。
【００４６】動作時において、例えば右側のメモリセル
群１１０Ｒを選択する場合を説明する。まず、第１，第
２のイコライズ信号ＥＱ１，ＥＱ２Ｒが接地レベルヘ遷
移し、第２のイコライズ信号ＥＱ２ＬがＶｃｃレベルを
保持する。そのため、イコライズ回路１４０，１５０Ｒ
内のＮＭＯＳ１４１〜１４３，１５１Ｒ〜１５３Ｒがオ
フ状態となるが、イコライズ回路１５０Ｌ内のＮＭＯＳ
１５１Ｌ〜１５３Ｌがオン状態でイコライズ動作を継続
する。また、転送信号ＴＧＬが接地レベルへ遷移し、転
送信号ＴＧＲがＶｃｃ＋Ｖｔｈレベル以上を保持する。
その結果、ＮＭＯＳ１２１Ｌ，１２２Ｌがオフ状態とな
って左側のメモリセル群１１０Ｌが非選択となるのに対
し、ＮＭＯＳ１２１Ｒ，１２２Ｒがオン状態となって右
側のメモリセル群１１０Ｒが選択される。
群１１０Ｒを選択する場合を説明する。まず、第１，第
２のイコライズ信号ＥＱ１，ＥＱ２Ｒが接地レベルヘ遷
移し、第２のイコライズ信号ＥＱ２ＬがＶｃｃレベルを
保持する。そのため、イコライズ回路１４０，１５０Ｒ
内のＮＭＯＳ１４１〜１４３，１５１Ｒ〜１５３Ｒがオ
フ状態となるが、イコライズ回路１５０Ｌ内のＮＭＯＳ
１５１Ｌ〜１５３Ｌがオン状態でイコライズ動作を継続
する。また、転送信号ＴＧＬが接地レベルへ遷移し、転
送信号ＴＧＲがＶｃｃ＋Ｖｔｈレベル以上を保持する。
その結果、ＮＭＯＳ１２１Ｌ，１２２Ｌがオフ状態とな
って左側のメモリセル群１１０Ｌが非選択となるのに対
し、ＮＭＯＳ１２１Ｒ，１２２Ｒがオン状態となって右
側のメモリセル群１１０Ｒが選択される。
【００４７】例えば、メモリセル１１１Ｒがデータ
“１”を保持している場合の該メモリセル１１１Ｒから
の読出し動作と再書込み動作について説明する。図示し
ないロウデコーダにより、ワード線ＷＬ１Ｒが接地レベ
ルからＶｃｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル
１１１Ｒ内のＮＭＯＳ１１１ａＲを介して容量１１１ｂ
Ｒとビット線ＢＬ１Ｒの容量とによる電荷再分配が行わ
れ、該ビット線ＢＬ１Ｒの電位が１／２・Ｖｃｃレベル
から上昇し、１／２・Ｖｃｃ＋αレベルとなる。ビット
線ＢＬ２Ｒの電位は、１／２・Ｖｃｃレベルを保持す
る。そのため、ＮＭＯＳ１２１Ｒを介してノードＮ１２
１が１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２
２は１／２・Ｖｃｃレベルを保持する。
“１”を保持している場合の該メモリセル１１１Ｒから
の読出し動作と再書込み動作について説明する。図示し
ないロウデコーダにより、ワード線ＷＬ１Ｒが接地レベ
ルからＶｃｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル
１１１Ｒ内のＮＭＯＳ１１１ａＲを介して容量１１１ｂ
Ｒとビット線ＢＬ１Ｒの容量とによる電荷再分配が行わ
れ、該ビット線ＢＬ１Ｒの電位が１／２・Ｖｃｃレベル
から上昇し、１／２・Ｖｃｃ＋αレベルとなる。ビット
線ＢＬ２Ｒの電位は、１／２・Ｖｃｃレベルを保持す
る。そのため、ＮＭＯＳ１２１Ｒを介してノードＮ１２
１が１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２
２は１／２・Ｖｃｃレベルを保持する。
【００４８】次に、第１の活性化信号ＰＬ１が１／２・
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移し、センスアンプ回路１３０が活性化する。センスア
ンプ回路１３０が活性化すると、ノードＮ１２１が１／
２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ノー
ドＮ１２２が１／２・Ｖｃｃレベルから接地レベルへ遷
移する。この結果、ＮＭＯＳ１２１Ｒを介してビット線
ＢＬ１Ｒが１／２・Ｖｃｃ＋αレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ１２２Ｒを介してビット線ＢＬ２Ｒ
が１／２・Ｖｃｃレベルから接地レベルへ遷移する。こ
こで、ＮＭＯＳ１２１Ｒ，１２２Ｒをオン状態にする転
送信号ＴＧＲをＶｃｃ＋Ｖｔｈレベル以上に設定してい
るため、ＮＭＯＳ１２１Ｒが該ＮＭＯＳのトライオード
領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベルへ遷移
可能である。
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移し、センスアンプ回路１３０が活性化する。センスア
ンプ回路１３０が活性化すると、ノードＮ１２１が１／
２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ノー
ドＮ１２２が１／２・Ｖｃｃレベルから接地レベルへ遷
移する。この結果、ＮＭＯＳ１２１Ｒを介してビット線
ＢＬ１Ｒが１／２・Ｖｃｃ＋αレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ１２２Ｒを介してビット線ＢＬ２Ｒ
が１／２・Ｖｃｃレベルから接地レベルへ遷移する。こ
こで、ＮＭＯＳ１２１Ｒ，１２２Ｒをオン状態にする転
送信号ＴＧＲをＶｃｃ＋Ｖｔｈレベル以上に設定してい
るため、ＮＭＯＳ１２１Ｒが該ＮＭＯＳのトライオード
領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベルへ遷移
可能である。
【００４９】その後、図示しないコラムデコーダの出力
により、ノードＮ１２１，Ｎ１２２が図示しない転送ゲ
ートを介して一対のデータバスに接続され、読出された
データが出力バッファへ転送されて外部へ出力され、読
出し動作を終了する。また、ワード線ＷＬ１ＲがＶｃｃ
＋Ｖｔｈレベル以上に設定されているので、メモリセル
１１１Ｒ内のＮＭＯＳ１１１ａＲが該ＮＭＯＳのトライ
オード領域で動作する。そのため、メモリセル１１１Ｒ
内のＮＭＯＳ１１１ａＲのソース側ノードがビット線Ｂ
Ｌ１Ｒと同じＶｃｃレベルに回復し、再書込み動作を終
了する。
により、ノードＮ１２１，Ｎ１２２が図示しない転送ゲ
ートを介して一対のデータバスに接続され、読出された
データが出力バッファへ転送されて外部へ出力され、読
出し動作を終了する。また、ワード線ＷＬ１ＲがＶｃｃ
＋Ｖｔｈレベル以上に設定されているので、メモリセル
１１１Ｒ内のＮＭＯＳ１１１ａＲが該ＮＭＯＳのトライ
オード領域で動作する。そのため、メモリセル１１１Ｒ
内のＮＭＯＳ１１１ａＲのソース側ノードがビット線Ｂ
Ｌ１Ｒと同じＶｃｃレベルに回復し、再書込み動作を終
了する。
【００５０】再度リセット時には、前述した状態に次の
ような手順で復帰する。まず、ワード線ＷＬ１ＲがＶｃ
ｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモ
リセル１１１Ｒ内のＮＭＯＳ１１１ａＲをオフ状態にし
て該メモリセル１１１Ｒとビット線ＢＬ１Ｒとをオフ状
態にする。次に、第１，第２の活性化信号ＰＬ１，ＰＬ
２が１／２・Ｖｃｃレベルへ遷移した後、第１，第２の
イコライズ信号ＥＱ１，ＥＱ２ＲがＶｃｃレベルへ遷移
し、イコライズ回路１４０，１５０Ｒ内のＮＭＯＳ１４
１〜１４３，１５１Ｒ〜１５３Ｒを介して、ノードＮ１
２１とＮ１２２、及びビット線ＢＬ１ＲとＢＬ２Ｒが１
／２・Ｖｃｃレベルへ遷移する。また、転送信号ＴＧＬ
がＶｃｃ＋Ｖｔｈレベル以上へ遷移してリセット動作を
終了する。
ような手順で復帰する。まず、ワード線ＷＬ１ＲがＶｃ
ｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモ
リセル１１１Ｒ内のＮＭＯＳ１１１ａＲをオフ状態にし
て該メモリセル１１１Ｒとビット線ＢＬ１Ｒとをオフ状
態にする。次に、第１，第２の活性化信号ＰＬ１，ＰＬ
２が１／２・Ｖｃｃレベルへ遷移した後、第１，第２の
イコライズ信号ＥＱ１，ＥＱ２ＲがＶｃｃレベルへ遷移
し、イコライズ回路１４０，１５０Ｒ内のＮＭＯＳ１４
１〜１４３，１５１Ｒ〜１５３Ｒを介して、ノードＮ１
２１とＮ１２２、及びビット線ＢＬ１ＲとＢＬ２Ｒが１
／２・Ｖｃｃレベルへ遷移する。また、転送信号ＴＧＬ
がＶｃｃ＋Ｖｔｈレベル以上へ遷移してリセット動作を
終了する。
【００５１】この結果、従来の図２のリセット時の動作
におけるＮＭＯＳ２１，２２を介したビット線ＢＬ１と
ＢＬ２の１／２・Ｖｃｃレベルへの遷移遅延、及び従来
の図４のリセット時の動作におけるＮＭＯＳ２１，２２
を介したノードＮ２１とＮ２２の１／２・Ｖｃｃレベル
への遷移遅延がなくなり、第１の実施例と同様に、イコ
ライズ動作の遅延を解消できる。
におけるＮＭＯＳ２１，２２を介したビット線ＢＬ１と
ＢＬ２の１／２・Ｖｃｃレベルへの遷移遅延、及び従来
の図４のリセット時の動作におけるＮＭＯＳ２１，２２
を介したノードＮ２１とＮ２２の１／２・Ｖｃｃレベル
への遷移遅延がなくなり、第１の実施例と同様に、イコ
ライズ動作の遅延を解消できる。
【００５２】なお、メモリセル１１１Ｒがデータ“０”
を保持しているときの読出し動作では、ノードＮ１２１
とビット線ＢＬ１Ｒが接地レベルへ遷移し、ノードＮ１
２２とビット線ＢＬ２ＲがＶｃｃレベルへ遷移し、上記
とほぼ同様にしてデータの読出し動作が行われる。ま
た、左側のメモリセル群１１０Ｌが選択された場合は、
動作時に、第１，第２のイコライズ信号ＥＱ１，ＥＱ２
Ｌが接地レベルへ遷移し、第２のイコライズ信号ＥＱ２
ＲはＶｃｃレベルを保持する。そして、転送信号ＴＧＲ
が接地レベルへ遷移し、転送信号ＴＧＬはＶｃｃ＋Ｖｔ
ｈレベルを保持し、上記と同様の読出し及び再書込み動
作が行われる。
を保持しているときの読出し動作では、ノードＮ１２１
とビット線ＢＬ１Ｒが接地レベルへ遷移し、ノードＮ１
２２とビット線ＢＬ２ＲがＶｃｃレベルへ遷移し、上記
とほぼ同様にしてデータの読出し動作が行われる。ま
た、左側のメモリセル群１１０Ｌが選択された場合は、
動作時に、第１，第２のイコライズ信号ＥＱ１，ＥＱ２
Ｌが接地レベルへ遷移し、第２のイコライズ信号ＥＱ２
ＲはＶｃｃレベルを保持する。そして、転送信号ＴＧＲ
が接地レベルへ遷移し、転送信号ＴＧＬはＶｃｃ＋Ｖｔ
ｈレベルを保持し、上記と同様の読出し及び再書込み動
作が行われる。
【００５３】この第２の実施例では、次のような利点を
有している。シェアドセンスアンプ回路１３０用のイコ
ライズ回路１４０と、ビット線ＢＬ１Ｒ，ＢＬ２Ｒ用の
イコライズ回路１５０Ｒと、ビット線ＢＬ１Ｌ，ＢＬ２
Ｌ用のイコライズ回路１５０Ｌとをそれぞれ独立に設け
たので、第１の実施例と同様に、イコライズ動作の高速
化によるｔRPを短縮できる。
有している。シェアドセンスアンプ回路１３０用のイコ
ライズ回路１４０と、ビット線ＢＬ１Ｒ，ＢＬ２Ｒ用の
イコライズ回路１５０Ｒと、ビット線ＢＬ１Ｌ，ＢＬ２
Ｌ用のイコライズ回路１５０Ｌとをそれぞれ独立に設け
たので、第１の実施例と同様に、イコライズ動作の高速
化によるｔRPを短縮できる。
【００５４】第３の実施例 図７は、本発明の第３の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。このＤＲＡＭでは、図１のビット線用イコライズ回
路１５０を省略し、図１の第１，第２の転送ゲート用の
ＮＭＯＳ１２１，１２２に代えて、並列接続されたＮＭ
ＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐと、ＮＭＯＳ１２２
Ｎ及びＰＭＯＳ１２２Ｐとが設けられている。
メモリセル群及びセンスアンプ回路の回路図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。このＤＲＡＭでは、図１のビット線用イコライズ回
路１５０を省略し、図１の第１，第２の転送ゲート用の
ＮＭＯＳ１２１，１２２に代えて、並列接続されたＮＭ
ＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐと、ＮＭＯＳ１２２
Ｎ及びＰＭＯＳ１２２Ｐとが設けられている。
【００５５】第１の転送ゲートを構成するＮＭＯＳ１２
１Ｎ及びＰＭＯＳ１２１Ｐは、ノードＮ１２１とビット
線ＢＬ１との間に並列接続されている。同様に、第２の
転送ゲートを構成するＮＭＯＳ１２２Ｎ及びＰＭＯＳ１
２２Ｐは、ノードＮ１２２とビット線ＢＬ２との間に並
列接続されている。ＮＭＯＳ１２１Ｎ，１２２Ｎは転送
信号ＴＧＮで、ＰＭＯＳ１２１Ｐ，１２２Ｐは転送ゲー
トＴＧＰでそれぞれオン，オフ制御される構成になって
いる。その他の回路構成は、図１と同様である。
１Ｎ及びＰＭＯＳ１２１Ｐは、ノードＮ１２１とビット
線ＢＬ１との間に並列接続されている。同様に、第２の
転送ゲートを構成するＮＭＯＳ１２２Ｎ及びＰＭＯＳ１
２２Ｐは、ノードＮ１２２とビット線ＢＬ２との間に並
列接続されている。ＮＭＯＳ１２１Ｎ，１２２Ｎは転送
信号ＴＧＮで、ＰＭＯＳ１２１Ｐ，１２２Ｐは転送ゲー
トＴＧＰでそれぞれオン，オフ制御される構成になって
いる。その他の回路構成は、図１と同様である。
【００５６】図８は、図７の動作を示すタイムチャート
であり、この図を参照しつつ図７の動作を説明する。イ
コライズ電位ＶＰは１／２・Ｖｃｃレベル、転送信号Ｔ
ＧＮはＶｃｃレベル、及び転送信号ＴＧＰは接地レベル
である。
であり、この図を参照しつつ図７の動作を説明する。イ
コライズ電位ＶＰは１／２・Ｖｃｃレベル、転送信号Ｔ
ＧＮはＶｃｃレベル、及び転送信号ＴＧＰは接地レベル
である。
【００５７】リセット時はイコライズ信号ＥＱ１がＶｃ
ｃレベル、ワード線ＷＬ１，ＷＬ２が接地レベル、第
１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃ
レベルである。ノードＮ１２１とＮ１２２は、イコライ
ズ回路１４０内のＮＭＯＳ１４１，１４２を介してそれ
ぞれイコライズ電位ＶＰと導通し、１／２・Ｖｃｃレベ
ルである。さらに、ビット線ＢＬ１はＮＭＯＳ１２１Ｎ
及びＰＭＯＳ１２１Ｐを介してノードＮ１２１と導通
し、１／２・Ｖｃｃレベルである。また、ビット線ＢＬ
２はＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してノ
ードＮ１２２と導通し、１／２・Ｖｃｃレベルである。
ｃレベル、ワード線ＷＬ１，ＷＬ２が接地レベル、第
１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃ
レベルである。ノードＮ１２１とＮ１２２は、イコライ
ズ回路１４０内のＮＭＯＳ１４１，１４２を介してそれ
ぞれイコライズ電位ＶＰと導通し、１／２・Ｖｃｃレベ
ルである。さらに、ビット線ＢＬ１はＮＭＯＳ１２１Ｎ
及びＰＭＯＳ１２１Ｐを介してノードＮ１２１と導通
し、１／２・Ｖｃｃレベルである。また、ビット線ＢＬ
２はＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してノ
ードＮ１２２と導通し、１／２・Ｖｃｃレベルである。
【００５８】動作時には、まず、イコライズ信号ＥＱ１
が接地レベルへ遷移し、イコライズ回路１４０がオフ状
態となる。例えば、メモリセル１１１がデータ“１”を
保持している場合の読出し動作及び再書込み動作を説明
する。ワード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈ
レベル以上へ遷移し、オン状態のＮＭＯＳ１１１ａを介
して容量１１１ｂとビット線ＢＬ１の容量との電荷再分
配が行われ、該ビット線ＢＬ１の電位が１／２・Ｖｃｃ
レベルから上昇し、１／２・Ｖｃｃ＋αレベルとなる。
ビット線ＢＬ２の電位は、１／２・Ｖｃｃレベルに保持
される。この結果、ＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２
１Ｐを介してノードＮ１２１が１／２・Ｖｃｃ＋αレベ
ルへ遷移し、ノードＮ１２２は１／２・Ｖｃｃレベルを
保持する。
が接地レベルへ遷移し、イコライズ回路１４０がオフ状
態となる。例えば、メモリセル１１１がデータ“１”を
保持している場合の読出し動作及び再書込み動作を説明
する。ワード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈ
レベル以上へ遷移し、オン状態のＮＭＯＳ１１１ａを介
して容量１１１ｂとビット線ＢＬ１の容量との電荷再分
配が行われ、該ビット線ＢＬ１の電位が１／２・Ｖｃｃ
レベルから上昇し、１／２・Ｖｃｃ＋αレベルとなる。
ビット線ＢＬ２の電位は、１／２・Ｖｃｃレベルに保持
される。この結果、ＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２
１Ｐを介してノードＮ１２１が１／２・Ｖｃｃ＋αレベ
ルへ遷移し、ノードＮ１２２は１／２・Ｖｃｃレベルを
保持する。
【００５９】次に、第１の活性化信号ＰＬ１が１／２・
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移してセンスアンプ回路１３０が活性化する。すると、
ノードＮ１２１が１／２・Ｖｃｃ＋αレベルからＶｃｃ
レベルへ遷移し、ノードＮ１２２が１／２・Ｖｃｃレベ
ルから接地レベルへ遷移する。そのため、ＮＭＯＳ１２
１Ｎ及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１が１
／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、Ｎ
ＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線
ＢＬ２が１／２・Ｖｃｃレベルから接地レベルへ遷移す
る。ここで、転送信号ＴＧＰを接地レベルに設定してい
るため、ＰＭＯＳ１２１Ｐがトライオード領域で動作
し、ビット線ＢＬ１がＶｃｃレベルへ遷移可能である。
Ｖｃｃレベルから接地レベルへ遷移し、第２の活性化信
号ＰＬ２が１／２・ＶｃｃレベルからＶｃｃレベルへ遷
移してセンスアンプ回路１３０が活性化する。すると、
ノードＮ１２１が１／２・Ｖｃｃ＋αレベルからＶｃｃ
レベルへ遷移し、ノードＮ１２２が１／２・Ｖｃｃレベ
ルから接地レベルへ遷移する。そのため、ＮＭＯＳ１２
１Ｎ及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１が１
／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、Ｎ
ＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線
ＢＬ２が１／２・Ｖｃｃレベルから接地レベルへ遷移す
る。ここで、転送信号ＴＧＰを接地レベルに設定してい
るため、ＰＭＯＳ１２１Ｐがトライオード領域で動作
し、ビット線ＢＬ１がＶｃｃレベルへ遷移可能である。
【００６０】その後、図１と同様に、図示しないコラム
デコーダの出力により、ノードＮ１２１とＮ１２２、あ
るいはビット線ＢＬ１とＢＬ２が、図示しない転送ゲー
トを介して一対のデータバスに接続され、読出されたデ
ータが出力バッファへ転送されて外部へ出力され、読出
し動作が終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖ
ｔｈレベル以上に設定されているので、メモリセル１１
１内のＮＭＯＳ１１１ａが該ＮＭＯＳのトライオード領
域で動作するため、該ＮＭＯＳ１１１ａのソース側ノー
ドがビット線ＢＬ１と同じＶｃｃレベルに回復し、再書
込み動作を終了する。
デコーダの出力により、ノードＮ１２１とＮ１２２、あ
るいはビット線ＢＬ１とＢＬ２が、図示しない転送ゲー
トを介して一対のデータバスに接続され、読出されたデ
ータが出力バッファへ転送されて外部へ出力され、読出
し動作が終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖ
ｔｈレベル以上に設定されているので、メモリセル１１
１内のＮＭＯＳ１１１ａが該ＮＭＯＳのトライオード領
域で動作するため、該ＮＭＯＳ１１１ａのソース側ノー
ドがビット線ＢＬ１と同じＶｃｃレベルに回復し、再書
込み動作を終了する。
【００６１】再度リセット時には、前述した状態に次の
ような手順で復帰する。まず、ワード線ＷＬ１がＶｃｃ
＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモリ
セル１１１内のＮＭＯＳ１１１ａをオフ状態にして該メ
モリセル１１１とビット線ＢＬ１をオフ状態にする。そ
して、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２
・Ｖｃｃレベルへ遷移した後、イコライズ信号ＥＱ１が
Ｖｃｃレベルへ遷移し、イコライズ回路１４０内のＮＭ
ＯＳ１４１〜１４３を介してノードＮ１２１とＮ１２２
が１／２・Ｖｃｃレベルへ遷移する。その後、ＮＭＯＳ
１２１Ｎ及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１
が１／２・Ｖｃｃレベルへ遷移すると共に、ＮＭＯＳ１
２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線ＢＬ２が
１／２・Ｖｃｃレベルへ遷移し、リセット動作を終了す
る。
ような手順で復帰する。まず、ワード線ＷＬ１がＶｃｃ
＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メモリ
セル１１１内のＮＭＯＳ１１１ａをオフ状態にして該メ
モリセル１１１とビット線ＢＬ１をオフ状態にする。そ
して、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２
・Ｖｃｃレベルへ遷移した後、イコライズ信号ＥＱ１が
Ｖｃｃレベルへ遷移し、イコライズ回路１４０内のＮＭ
ＯＳ１４１〜１４３を介してノードＮ１２１とＮ１２２
が１／２・Ｖｃｃレベルへ遷移する。その後、ＮＭＯＳ
１２１Ｎ及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１
が１／２・Ｖｃｃレベルへ遷移すると共に、ＮＭＯＳ１
２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線ＢＬ２が
１／２・Ｖｃｃレベルへ遷移し、リセット動作を終了す
る。
【００６２】この第３の実施例では、次のような利点を
有している。センスアンプ回路１３０側のノードＮ１２
１，１２２とビット線ＢＬ１，ＢＬ２対とを接続するた
めの第１，第２の転送ゲートを、並列接続のＮＭＯＳ１
２１Ｎ及びＰＭＯＳ１２１Ｐと並列接続のＮＭＯＳ１２
２Ｎ及びＰＭＯＳ１２２Ｐとで構成したので、該ＮＭＯ
Ｓ１２１Ｎ，１２２ＮとＰＭＯＳ１２１Ｐ，１２２Ｐの
ゲートを電源（Ｖｃｃレベル、接地レベル）に接続し、
少なくともいずれか一方をトライオード領域で使用でき
る。従来の構成では、第１，第２の転送ゲートをＮＭＯ
Ｓ２１，２２で構成しているため、該ＮＭＯＳ２１，２
２をトライオード領域で使用するには、該ＮＭＯＳ２
１，２２のゲートをＶｃｃ＋Ｖｔｈレベル以上に設定す
る必要があり、それによってそのゲートが浮遊状態とな
る。そのため、製造時の欠陥によるリークでレベル低下
が発生した場合には、ＤＲＡＭが誤動作する。これに対
し、本実施例ではＮＭＯＳ１２１Ｎ，１２２ＮとＰＭＯ
Ｓ１２１Ｐ，１２２Ｐのゲートを電源に接続できるの
で、それらのゲートに発生するリークによるＤＲＡＭの
誤動作を的確に防止できる。
有している。センスアンプ回路１３０側のノードＮ１２
１，１２２とビット線ＢＬ１，ＢＬ２対とを接続するた
めの第１，第２の転送ゲートを、並列接続のＮＭＯＳ１
２１Ｎ及びＰＭＯＳ１２１Ｐと並列接続のＮＭＯＳ１２
２Ｎ及びＰＭＯＳ１２２Ｐとで構成したので、該ＮＭＯ
Ｓ１２１Ｎ，１２２ＮとＰＭＯＳ１２１Ｐ，１２２Ｐの
ゲートを電源（Ｖｃｃレベル、接地レベル）に接続し、
少なくともいずれか一方をトライオード領域で使用でき
る。従来の構成では、第１，第２の転送ゲートをＮＭＯ
Ｓ２１，２２で構成しているため、該ＮＭＯＳ２１，２
２をトライオード領域で使用するには、該ＮＭＯＳ２
１，２２のゲートをＶｃｃ＋Ｖｔｈレベル以上に設定す
る必要があり、それによってそのゲートが浮遊状態とな
る。そのため、製造時の欠陥によるリークでレベル低下
が発生した場合には、ＤＲＡＭが誤動作する。これに対
し、本実施例ではＮＭＯＳ１２１Ｎ，１２２ＮとＰＭＯ
Ｓ１２１Ｐ，１２２Ｐのゲートを電源に接続できるの
で、それらのゲートに発生するリークによるＤＲＡＭの
誤動作を的確に防止できる。
【００６３】第４の実施例 図９は、本発明の第４の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図である。こ
のＤＲＡＭでは、図７のセンスアンプ用イコライズ回路
１４０を省略し、図１のビット線用イコライズ回路１５
０をビット線ＢＬ１とＢＬ２間に接続している。
メモリセル群及びセンスアンプ回路の回路図である。こ
のＤＲＡＭでは、図７のセンスアンプ用イコライズ回路
１４０を省略し、図１のビット線用イコライズ回路１５
０をビット線ＢＬ１とＢＬ２間に接続している。
【００６４】次に、動作を説明する。リセット時は、イ
コライズ信号ＥＱ２がＶｃｃレベル、ワード線ＷＬ１，
ＷＬ２が接地レベル、第１，第２の活性化信号ＰＬ１，
ＰＬ２が１／２・Ｖｃｃレベルである。ビット線ＢＬ１
とＢＬ２は、イコライズ回路１５０内のＮＭＯＳ１５
１，１５２を介してイコライズ電位ＶＰとそれぞれ導通
し、１／２・Ｖｃｃレベルである。さらに、ノードＮ１
２１はＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを介して
ビット線ＢＬ１と導通し、１／２・Ｖｃｃレベルであ
る。また、ノードＮ１２２はＮＭＯＳ１２２Ｎ及びＰＭ
ＯＳ１２２Ｐを介してビット線ＢＬ２と導通し、１／２
・Ｖｃｃレベルである。
コライズ信号ＥＱ２がＶｃｃレベル、ワード線ＷＬ１，
ＷＬ２が接地レベル、第１，第２の活性化信号ＰＬ１，
ＰＬ２が１／２・Ｖｃｃレベルである。ビット線ＢＬ１
とＢＬ２は、イコライズ回路１５０内のＮＭＯＳ１５
１，１５２を介してイコライズ電位ＶＰとそれぞれ導通
し、１／２・Ｖｃｃレベルである。さらに、ノードＮ１
２１はＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを介して
ビット線ＢＬ１と導通し、１／２・Ｖｃｃレベルであ
る。また、ノードＮ１２２はＮＭＯＳ１２２Ｎ及びＰＭ
ＯＳ１２２Ｐを介してビット線ＢＬ２と導通し、１／２
・Ｖｃｃレベルである。
【００６５】動作時には、イコライズ信号ＥＱ２が接地
レベルへ遷移し、イコライズ回路１５０がオフ状態とな
る。例えば、メモリセル１１１がデータ“１”を保持し
ているときの読出し動作及び再書込み動作を説明する。
ワード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈレベル
以上へ遷移し、メモリセル１１１内の容量１１１ｂとビ
ット線ＢＬ１の容量との電荷再分配が行われ、該ビット
線ＢＬ１の電位が１／２・Ｖｃｃレベルから上昇して１
／２・Ｖｃｃ＋αレベルとなる。ビット線ＢＬ２の電位
は１／２・Ｖｃｃレベルを保持する。この結果、ＮＭＯ
Ｓ１２１Ｎ及びＰＭＯＳ１２１Ｐを介してノードＮ１２
１が１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２
２は１／２・Ｖｃｃレベルを保持する。
レベルへ遷移し、イコライズ回路１５０がオフ状態とな
る。例えば、メモリセル１１１がデータ“１”を保持し
ているときの読出し動作及び再書込み動作を説明する。
ワード線ＷＬ１が接地レベルからＶｃｃ＋Ｖｔｈレベル
以上へ遷移し、メモリセル１１１内の容量１１１ｂとビ
ット線ＢＬ１の容量との電荷再分配が行われ、該ビット
線ＢＬ１の電位が１／２・Ｖｃｃレベルから上昇して１
／２・Ｖｃｃ＋αレベルとなる。ビット線ＢＬ２の電位
は１／２・Ｖｃｃレベルを保持する。この結果、ＮＭＯ
Ｓ１２１Ｎ及びＰＭＯＳ１２１Ｐを介してノードＮ１２
１が１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２
２は１／２・Ｖｃｃレベルを保持する。
【００６６】次に、第１，第２の活性化信号ＰＬ１，Ｐ
Ｌ２によってセンスアンプ回路１３０が活性化し、ノー
ドＮ１２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベ
ルへ遷移し、ノードＮ１２２が１／２・Ｖｃｃレベルか
ら接地レベルへ遷移する。そのため、ＮＭＯＳ１２１Ｎ
及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１が１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線ＢＬ
２が１／２・Ｖｃｃレベルから接地レベルへ遷移する。
ここで、転送信号ＴＧＰを接地レベルに設定しているた
め、ＰＭＯＳ１２１Ｐがトライオード領域で動作し、ビ
ット線ＢＬ１がＶｃｃレベルへ遷移可能である。
Ｌ２によってセンスアンプ回路１３０が活性化し、ノー
ドＮ１２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベ
ルへ遷移し、ノードＮ１２２が１／２・Ｖｃｃレベルか
ら接地レベルへ遷移する。そのため、ＮＭＯＳ１２１Ｎ
及びＰＭＯＳ１２１Ｐを介してビット線ＢＬ１が１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２Ｎ及びＰＭＯＳ１２２Ｐを介してビット線ＢＬ
２が１／２・Ｖｃｃレベルから接地レベルへ遷移する。
ここで、転送信号ＴＧＰを接地レベルに設定しているた
め、ＰＭＯＳ１２１Ｐがトライオード領域で動作し、ビ
ット線ＢＬ１がＶｃｃレベルへ遷移可能である。
【００６７】その後、図７と同様に、コラムデコーダの
出力により、ノードＮ１２１とＮ１２２、あるいはビッ
ト線ＢＬ１とＢＬ２が、図示しない一対のデータバスに
接続され、読出されたデータが外部へ出力されて読出し
動作が終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖｔ
ｈレベル以上に設定されているので、メモリセル１１１
内のＮＭＯＳ１１１ａが該ＮＭＯＳのトライオード領域
で動作するため、該ＮＭＯＳ１１１ａのソース側ノード
がビット線ＢＬ１と同じＶｃｃレベルに回復し、再書込
み動作を終了する。
出力により、ノードＮ１２１とＮ１２２、あるいはビッ
ト線ＢＬ１とＢＬ２が、図示しない一対のデータバスに
接続され、読出されたデータが外部へ出力されて読出し
動作が終了する。また、ワード線ＷＬ１がＶｃｃ＋Ｖｔ
ｈレベル以上に設定されているので、メモリセル１１１
内のＮＭＯＳ１１１ａが該ＮＭＯＳのトライオード領域
で動作するため、該ＮＭＯＳ１１１ａのソース側ノード
がビット線ＢＬ１と同じＶｃｃレベルに回復し、再書込
み動作を終了する。
【００６８】再度リセット時には、ワード線ＷＬ１がＶ
ｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メ
モリセル１１１とビット線ＢＬ１がオフ状態になる。次
に、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・
Ｖｃｃレベルへ遷移した後、イコライズ信号ＥＱ２がＶ
ｃｃレベルへ遷移し、イコライズ回路１５０によってビ
ット線ＢＬ１とＢＬ２が１／２・Ｖｃｃレベルへ遷移す
る。その後、ＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを
介してノードＮ１２１が１／２・Ｖｃｃレベルへ遷移す
ると共に、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介
してノードＮ１２２が１／２・Ｖｃｃレベルへ遷移し、
リセット動作を終了する。この第４の実施例では、第３
の実施例と同様の利点を有している。
ｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、メ
モリセル１１１とビット線ＢＬ１がオフ状態になる。次
に、第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・
Ｖｃｃレベルへ遷移した後、イコライズ信号ＥＱ２がＶ
ｃｃレベルへ遷移し、イコライズ回路１５０によってビ
ット線ＢＬ１とＢＬ２が１／２・Ｖｃｃレベルへ遷移す
る。その後、ＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを
介してノードＮ１２１が１／２・Ｖｃｃレベルへ遷移す
ると共に、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介
してノードＮ１２２が１／２・Ｖｃｃレベルへ遷移し、
リセット動作を終了する。この第４の実施例では、第３
の実施例と同様の利点を有している。
【００６９】第５の実施例 図１０は、本発明の第５の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭは、第３の実施例を示す図７のＤＲＡＭ
に、第４の実施例を示す図９のビット線用イコライズ回
路１５０を設けたものである。
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭは、第３の実施例を示す図７のＤＲＡＭ
に、第４の実施例を示す図９のビット線用イコライズ回
路１５０を設けたものである。
【００７０】このＤＲＡＭでは、第３の実施例と同様の
読出し及び再書込み動作が行われる。リセット時のイコ
ライズ動作については、第３の実施例と異なり、イコラ
イズ信号ＥＱ１，ＥＱ２がＶｃｃレベルへ遷移した後、
イコライズ回路１４０内のＮＭＯＳ１４１〜１４３を介
してノードＮ１２１とＮ１２２が、またイコライズ回路
１５０内のＮＭＯＳ１５１〜１５３を介してビット線Ｂ
Ｌ１とＢＬ２が、それぞれ独立に１／２・Ｖｃｃレベル
へ遷移する。そのため、第３の実施例を示す図７のリセ
ット時の動作におけるＮＭＯＳ１２１Ｎ及びＰＭＯＳ１
２１Ｐを介したビット線ＢＬ１の１／２・Ｖｃｃレベル
への遷移遅延と、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２
Ｐを介したビット線ＢＬ２の１／２・Ｖｃｃレベルへの
遷移遅延がなくなり、イコライズ動作の遅延を解消でき
る。同様に、第４の実施例を示す図９のリセット時の動
作におけるＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを介
したノードＮ１２１の１／２・Ｖｃｃレベルへの遷移遅
延と、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介した
ノードＮ１２２の１／２・Ｖｃｃレベルへの遷移遅延が
なくなり、イコライズ動作の遅延を解消できる。このよ
うに、この第５の実施例では、センスアンプ用イコライ
ズ回路１４０とビット線用イコライズ回路１５０とを独
立に設けたので、第１の実施例と第３の実施例の両方の
利点が得られる。
読出し及び再書込み動作が行われる。リセット時のイコ
ライズ動作については、第３の実施例と異なり、イコラ
イズ信号ＥＱ１，ＥＱ２がＶｃｃレベルへ遷移した後、
イコライズ回路１４０内のＮＭＯＳ１４１〜１４３を介
してノードＮ１２１とＮ１２２が、またイコライズ回路
１５０内のＮＭＯＳ１５１〜１５３を介してビット線Ｂ
Ｌ１とＢＬ２が、それぞれ独立に１／２・Ｖｃｃレベル
へ遷移する。そのため、第３の実施例を示す図７のリセ
ット時の動作におけるＮＭＯＳ１２１Ｎ及びＰＭＯＳ１
２１Ｐを介したビット線ＢＬ１の１／２・Ｖｃｃレベル
への遷移遅延と、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２
Ｐを介したビット線ＢＬ２の１／２・Ｖｃｃレベルへの
遷移遅延がなくなり、イコライズ動作の遅延を解消でき
る。同様に、第４の実施例を示す図９のリセット時の動
作におけるＮＭＯＳ１２１Ｎ及びＰＭＯＳ１２１Ｐを介
したノードＮ１２１の１／２・Ｖｃｃレベルへの遷移遅
延と、ＮＭＯＳ１２２Ｎ及びＰＭＯＳ１２２Ｐを介した
ノードＮ１２２の１／２・Ｖｃｃレベルへの遷移遅延が
なくなり、イコライズ動作の遅延を解消できる。このよ
うに、この第５の実施例では、センスアンプ用イコライ
ズ回路１４０とビット線用イコライズ回路１５０とを独
立に設けたので、第１の実施例と第３の実施例の両方の
利点が得られる。
【００７１】第６の実施例 図１１は、本発明の第６の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭは、第２の実施例を示す図５のシェアドセ
ンスアンプ型ＤＲＡＭに、第３の実施例を示す図７の第
１，第２の転送ゲートを組合わせて構成したものであ
る。即ち、図５のビット線用イコライズ回路１５０Ｒ，
１５０Ｌを省略し、さらに第１，第２の転送ゲートであ
るＮＭＯＳ１２１Ｒ，１２１Ｌと１２２Ｒ，１２２Ｌに
代えて、並列接続されたＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲと、ＮＭＯＳ１２１ＮＬ及びＰＭＯＳ１２
１ＰＬと、ＮＭＯＳ１２２ＮＲ及びＰＭＯＳ１２２ＰＲ
と、ＮＭＯＳ１２２ＮＬ及びＰＭＯＳ１２２ＰＬとを設
けている。
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭは、第２の実施例を示す図５のシェアドセ
ンスアンプ型ＤＲＡＭに、第３の実施例を示す図７の第
１，第２の転送ゲートを組合わせて構成したものであ
る。即ち、図５のビット線用イコライズ回路１５０Ｒ，
１５０Ｌを省略し、さらに第１，第２の転送ゲートであ
るＮＭＯＳ１２１Ｒ，１２１Ｌと１２２Ｒ，１２２Ｌに
代えて、並列接続されたＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲと、ＮＭＯＳ１２１ＮＬ及びＰＭＯＳ１２
１ＰＬと、ＮＭＯＳ１２２ＮＲ及びＰＭＯＳ１２２ＰＲ
と、ＮＭＯＳ１２２ＮＬ及びＰＭＯＳ１２２ＰＬとを設
けている。
【００７２】第１の転送ゲートを構成する並列接続され
たＮＭＯＳ１２１ＮＲ及びＰＭＯＳ１２１ＰＲがノード
Ｎ１２１とビット線ＢＬ１Ｒ間に接続され、第１の転送
ゲートを構成する並列接続されたＮＭＯＳ１２１ＮＬ及
びＰＭＯＳ１２１ＰＬがビット線ＢＬ１ＬとノードＮ１
２１間に接続されている。同様に、第２の転送ゲートを
構成する並列接続されたＮＭＯＳ１２２ＮＲ及びＰＭＯ
Ｓ１２２ＰＲがノードＮ１２２とビット線ＢＬ２Ｒ間に
接続され、さらに第２の転送ゲートを構成する並列接続
されたＮＭＯＳ１２２ＮＬ及びＰＭＯＳ１２２ＰＬがビ
ット線ＢＬ２ＬとノードＮ１２２間に接続されている。
ＮＭＯＳ１２１ＮＲ，１２２ＮＲは転送信号ＴＧＮＲに
よりオン，オフ制御される。同様に、ＰＭＯＳ１２１Ｐ
Ｒ，１２２ＰＲは転送信号ＴＧＰＲにより、ＮＭＯＳ１
２１ＮＬ，１２２ＮＬは転送信号ＴＧＮＬにより、ＰＭ
ＯＳ１２１ＰＬ，１２２ＰＬは転送信号ＴＧＰＬによ
り、それぞれオン，オフ制御される。
たＮＭＯＳ１２１ＮＲ及びＰＭＯＳ１２１ＰＲがノード
Ｎ１２１とビット線ＢＬ１Ｒ間に接続され、第１の転送
ゲートを構成する並列接続されたＮＭＯＳ１２１ＮＬ及
びＰＭＯＳ１２１ＰＬがビット線ＢＬ１ＬとノードＮ１
２１間に接続されている。同様に、第２の転送ゲートを
構成する並列接続されたＮＭＯＳ１２２ＮＲ及びＰＭＯ
Ｓ１２２ＰＲがノードＮ１２２とビット線ＢＬ２Ｒ間に
接続され、さらに第２の転送ゲートを構成する並列接続
されたＮＭＯＳ１２２ＮＬ及びＰＭＯＳ１２２ＰＬがビ
ット線ＢＬ２ＬとノードＮ１２２間に接続されている。
ＮＭＯＳ１２１ＮＲ，１２２ＮＲは転送信号ＴＧＮＲに
よりオン，オフ制御される。同様に、ＰＭＯＳ１２１Ｐ
Ｒ，１２２ＰＲは転送信号ＴＧＰＲにより、ＮＭＯＳ１
２１ＮＬ，１２２ＮＬは転送信号ＴＧＮＬにより、ＰＭ
ＯＳ１２１ＰＬ，１２２ＰＬは転送信号ＴＧＰＬによ
り、それぞれオン，オフ制御される。
【００７３】図１２は、図１１の動作を示すタイムチャ
ートであり、この図を参照しつつ図１１の動作を説明す
る。リセット時は、転送信号ＴＧＮＲ，ＴＧＮＬがＶｃ
ｃレベル、転送信号ＴＧＰＲ，ＴＧＰＬが接地レベル、
イコライズ信号ＥＱ１がＶｃｃレベル、ワード線ＷＬ１
Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、及び
第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃ
ｃレベルである。ノードＮ１２１とＮ１２２は、イコラ
イズ回路１４０内のＮＭＯＳ１４１，１４２を介してイ
コライズ電位ＶＰとそれぞれ導通し、１／２・Ｖｃｃレ
ベルである。さらに、ビット線ＢＬ１ＲはＮＭＯＳ１２
１ＮＲ及びＰＭＯＳ１２１ＰＲを介してノードＮ１２１
と導通し、ビット線ＢＬ２ＲはＮＭＯＳ１２２ＮＲ及び
ＰＭＯＳ１２２ＰＲを介してノードＮ１２２と導通し、
１／２・Ｖｃｃレベルである。ビット線ＢＬ１ＬはＮＭ
ＯＳ１２１ＮＬ及びＰＭＯＳ１２１ＰＬを介してノード
Ｎ１２１と導通し、ビット線ＢＬ２ＬはＮＭＯＳ１２２
ＮＬ及びＰＭＯＳ１２２ＰＬを介してノードＮ１２２と
導通し、１／２・Ｖｃｃレベルである。
ートであり、この図を参照しつつ図１１の動作を説明す
る。リセット時は、転送信号ＴＧＮＲ，ＴＧＮＬがＶｃ
ｃレベル、転送信号ＴＧＰＲ，ＴＧＰＬが接地レベル、
イコライズ信号ＥＱ１がＶｃｃレベル、ワード線ＷＬ１
Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、及び
第１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃ
ｃレベルである。ノードＮ１２１とＮ１２２は、イコラ
イズ回路１４０内のＮＭＯＳ１４１，１４２を介してイ
コライズ電位ＶＰとそれぞれ導通し、１／２・Ｖｃｃレ
ベルである。さらに、ビット線ＢＬ１ＲはＮＭＯＳ１２
１ＮＲ及びＰＭＯＳ１２１ＰＲを介してノードＮ１２１
と導通し、ビット線ＢＬ２ＲはＮＭＯＳ１２２ＮＲ及び
ＰＭＯＳ１２２ＰＲを介してノードＮ１２２と導通し、
１／２・Ｖｃｃレベルである。ビット線ＢＬ１ＬはＮＭ
ＯＳ１２１ＮＬ及びＰＭＯＳ１２１ＰＬを介してノード
Ｎ１２１と導通し、ビット線ＢＬ２ＬはＮＭＯＳ１２２
ＮＬ及びＰＭＯＳ１２２ＰＬを介してノードＮ１２２と
導通し、１／２・Ｖｃｃレベルである。
【００７４】例えば、読出し動作時にメモリセル群１１
０Ｒを選択する場合の動作を説明する。まず、イコライ
ズ信号ＥＱ１が接地レベルへ遷移し、イコライズ回路１
４０がオフ状態となる。転送信号ＴＧＮＬが接地レベル
に、転送信号ＴＧＰＬがＶｃｃレベルへ遷移し、転送信
号ＴＧＮＲがＶｃｃレベルを、転送信号ＴＧＰＲが接地
レベルをそれぞれ保持する。そのため、ＮＭＯＳ１２１
ＮＬ，１２２ＮＬ及びＰＭＯＳ１２１ＰＬ，１２２ＰＬ
がオフ状態となってメモリセル群１１０Ｌが非選択とな
るのに対し、ＮＭＯＳ１２１ＮＲ，１２２ＮＲ及びＰＭ
ＯＳ１２１ＰＲ，１２２ＰＲがオン状態となってメモリ
セル群１１０Ｒが選択される。
０Ｒを選択する場合の動作を説明する。まず、イコライ
ズ信号ＥＱ１が接地レベルへ遷移し、イコライズ回路１
４０がオフ状態となる。転送信号ＴＧＮＬが接地レベル
に、転送信号ＴＧＰＬがＶｃｃレベルへ遷移し、転送信
号ＴＧＮＲがＶｃｃレベルを、転送信号ＴＧＰＲが接地
レベルをそれぞれ保持する。そのため、ＮＭＯＳ１２１
ＮＬ，１２２ＮＬ及びＰＭＯＳ１２１ＰＬ，１２２ＰＬ
がオフ状態となってメモリセル群１１０Ｌが非選択とな
るのに対し、ＮＭＯＳ１２１ＮＲ，１２２ＮＲ及びＰＭ
ＯＳ１２１ＰＲ，１２２ＰＲがオン状態となってメモリ
セル群１１０Ｒが選択される。
【００７５】例えば、メモリセル１１１Ｒがデータ
“１”を保持しているときの読出し動作及び再書込み動
作について説明する。ワード線ＷＬ１Ｒが接地レベルか
らＶｃｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル１１
１Ｒ内の容量１１１ｂＲとビット線ＢＬ１Ｒの容量とに
よる電荷再分配が行われる結果、ビット線ＢＬ１Ｒの電
位が１／２・Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ
＋αレベルとなる。ビット線ＢＬ２Ｒの電位は、１／２
・Ｖｃｃレベルを保持する。そのため、ＮＭＯＳ１２１
ＮＲ及びＰＭＯＳ１２１ＰＲを介してノードＮ１２１が
１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２２は
１／２・Ｖｃｃレベルを保持する。
“１”を保持しているときの読出し動作及び再書込み動
作について説明する。ワード線ＷＬ１Ｒが接地レベルか
らＶｃｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル１１
１Ｒ内の容量１１１ｂＲとビット線ＢＬ１Ｒの容量とに
よる電荷再分配が行われる結果、ビット線ＢＬ１Ｒの電
位が１／２・Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ
＋αレベルとなる。ビット線ＢＬ２Ｒの電位は、１／２
・Ｖｃｃレベルを保持する。そのため、ＮＭＯＳ１２１
ＮＲ及びＰＭＯＳ１２１ＰＲを介してノードＮ１２１が
１／２・Ｖｃｃ＋αレベルへ遷移し、ノードＮ１２２は
１／２・Ｖｃｃレベルを保持する。
【００７６】第１，第２の活性化信号ＰＬ１，ＰＬ２に
よってセンスアンプ回路１３０が活性化し、ノードＮ１
２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷
移し、ノードＮ１２２が１／２・Ｖｃｃレベルから接地
レベルへ遷移する。この結果、ＮＭＯＳ１２１ＮＲ及び
ＰＭＯＳ１２１ＰＲを介してビット線ＢＬ１Ｒが１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２ＮＲ及びＰＭＯＳ１２２ＰＲを介してビット線
ＢＬ２Ｒが１／２・Ｖｃｃレベルから接地レベルへ遷移
する。ここで、転送信号ＴＧＰＲを接地レベルに設定し
ているため、ＰＭＯＳ１２１ＰＲが該ＰＭＯＳのトライ
オード領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベル
へ遷移可能である。
よってセンスアンプ回路１３０が活性化し、ノードＮ１
２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷
移し、ノードＮ１２２が１／２・Ｖｃｃレベルから接地
レベルへ遷移する。この結果、ＮＭＯＳ１２１ＮＲ及び
ＰＭＯＳ１２１ＰＲを介してビット線ＢＬ１Ｒが１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２ＮＲ及びＰＭＯＳ１２２ＰＲを介してビット線
ＢＬ２Ｒが１／２・Ｖｃｃレベルから接地レベルへ遷移
する。ここで、転送信号ＴＧＰＲを接地レベルに設定し
ているため、ＰＭＯＳ１２１ＰＲが該ＰＭＯＳのトライ
オード領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベル
へ遷移可能である。
【００７７】その後、図示しないコラムデコーダの出力
により、ノードＮ１２１，Ｎ１２２が図示しない一対の
データバスに接続され、読出されたデータが出力バッフ
ァへ転送されて外部へ出力され、読出し動作を終了す
る。また、ワード線ＷＬ１ＲがＶｃｃ＋Ｖｔｈレベル以
上に設定されているので、メモリセル１１１Ｒ内のＮＭ
ＯＳ１１１ａＲが該ＮＭＯＳのトライオード領域で動作
する。そのため、メモリセル１１１Ｒ内のＮＭＯＳ１１
１ａＲのソース側ノードがビット線ＢＬ１Ｒと同じＶｃ
ｃレベルに回復し、再書込み動作を終了する。
により、ノードＮ１２１，Ｎ１２２が図示しない一対の
データバスに接続され、読出されたデータが出力バッフ
ァへ転送されて外部へ出力され、読出し動作を終了す
る。また、ワード線ＷＬ１ＲがＶｃｃ＋Ｖｔｈレベル以
上に設定されているので、メモリセル１１１Ｒ内のＮＭ
ＯＳ１１１ａＲが該ＮＭＯＳのトライオード領域で動作
する。そのため、メモリセル１１１Ｒ内のＮＭＯＳ１１
１ａＲのソース側ノードがビット線ＢＬ１Ｒと同じＶｃ
ｃレベルに回復し、再書込み動作を終了する。
【００７８】再度リセット時には、ワード線ＷＬ１Ｒが
Ｖｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、
メモリセル１１１Ｒとビット線ＢＬ１Ｒをオフ状態にす
る。そして、第１，第２の活性化信号ＰＬ１，ＰＬ２が
１／２・Ｖｃｃレベルへ遷移した後、イコライズ信号Ｅ
Ｑ１がＶｃｃレベルへ遷移し、イコライズ回路１４０を
介してノードＮ１２１とＮ１２２が１／２・Ｖｃｃレベ
ルへ遷移すると共に、ＮＭＯＳ１２１ＮＲ，１２２ＮＲ
及びＰＭＯＳ１２１ＰＲ，１２２ＰＲを介してビット線
ＢＬ１ＲとＢＬ２Ｒが１／２・Ｖｃｃレベルへ遷移す
る。また、転送信号ＴＧＮＬがＶｃｃレベルに、転送信
号ＴＧＰＬが接地レベルに遷移してリセット動作を終了
する。
Ｖｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、
メモリセル１１１Ｒとビット線ＢＬ１Ｒをオフ状態にす
る。そして、第１，第２の活性化信号ＰＬ１，ＰＬ２が
１／２・Ｖｃｃレベルへ遷移した後、イコライズ信号Ｅ
Ｑ１がＶｃｃレベルへ遷移し、イコライズ回路１４０を
介してノードＮ１２１とＮ１２２が１／２・Ｖｃｃレベ
ルへ遷移すると共に、ＮＭＯＳ１２１ＮＲ，１２２ＮＲ
及びＰＭＯＳ１２１ＰＲ，１２２ＰＲを介してビット線
ＢＬ１ＲとＢＬ２Ｒが１／２・Ｖｃｃレベルへ遷移す
る。また、転送信号ＴＧＮＬがＶｃｃレベルに、転送信
号ＴＧＰＬが接地レベルに遷移してリセット動作を終了
する。
【００７９】なお、メモリセル１１１Ｒがデータ“０”
を保持している場合は、ノードＮ１２１とビット線ＢＬ
１Ｒが接地レベルへ遷移し、ノードＮ１２２とビット線
ＢＬ２ＲがＶｃｃレベルへ遷移し、上記と同様にしてデ
ータの読出し及び再書込みが行われる。また、メモリセ
ル群１１０Ｌが選択された場合は、動作時に、転送信号
ＴＧＮＲが接地レベルに、転送信号ＴＧＰＲがＶｃｃレ
ベルへ遷移し、転送信号ＴＧＮＬがＶｃｃレベルを保持
すると共に転送信号ＴＧＰＬが接地レベルを保持し、上
記と同様の読出し及び再書込み動作が行われる。
を保持している場合は、ノードＮ１２１とビット線ＢＬ
１Ｒが接地レベルへ遷移し、ノードＮ１２２とビット線
ＢＬ２ＲがＶｃｃレベルへ遷移し、上記と同様にしてデ
ータの読出し及び再書込みが行われる。また、メモリセ
ル群１１０Ｌが選択された場合は、動作時に、転送信号
ＴＧＮＲが接地レベルに、転送信号ＴＧＰＲがＶｃｃレ
ベルへ遷移し、転送信号ＴＧＮＬがＶｃｃレベルを保持
すると共に転送信号ＴＧＰＬが接地レベルを保持し、上
記と同様の読出し及び再書込み動作が行われる。
【００８０】この第６の実施例では、シェアドセンスア
ンプ型ＤＲＡＭにおいて、ビット線ＢＬ１ＲとＢＬ２
Ｒ、ビット線ＢＬ１ＬとＢＬ２Ｌを接続する第１，第２
の転送ゲートを、それぞれ並列接続されたＮＭＯＳ及び
ＰＭＯＳで構成したので、第３の実施例と同様の利点が
得られる。
ンプ型ＤＲＡＭにおいて、ビット線ＢＬ１ＲとＢＬ２
Ｒ、ビット線ＢＬ１ＬとＢＬ２Ｌを接続する第１，第２
の転送ゲートを、それぞれ並列接続されたＮＭＯＳ及び
ＰＭＯＳで構成したので、第３の実施例と同様の利点が
得られる。
【００８１】第７の実施例 図１３は、本発明の第７の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭでは、第６の実施例を示す図１１のＤＲＡ
Ｍにおけるセンスアンプ用イコライズ回路１４０を省略
し、それに代えて第２の実施例を示す図５のビット線用
イコライズ回路１５０Ｒ，１５０Ｌをそれぞれ設けてい
る。
るメモリセル群及びセンスアンプ回路の回路図である。
このＤＲＡＭでは、第６の実施例を示す図１１のＤＲＡ
Ｍにおけるセンスアンプ用イコライズ回路１４０を省略
し、それに代えて第２の実施例を示す図５のビット線用
イコライズ回路１５０Ｒ，１５０Ｌをそれぞれ設けてい
る。
【００８２】次に、動作を説明する。リセット時は、転
送信号ＴＧＮＲ，ＴＧＮＬがＶｃｃレベル、転送信号Ｔ
ＧＰＲ，ＴＧＰＬが接地レベル、第２のイコライズ信号
ＥＱ２Ｒ，ＥＱ２ＬがＶｃｃレベル、ワード線ＷＬ１
Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、第
１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃ
レベルである。ビット線ＢＬ１ＲとＢＬ２Ｒ、ビット線
ＢＬ１ＬとＢＬ２Ｌが、それぞれイコライズ回路１５０
Ｒ内のＮＭＯＳ１５１Ｒ，１５２Ｒ及びイコライズ回路
１５０Ｌ内のＮＭＯＳ１５１Ｌ，１５２Ｌを介して、イ
コライズ電位ＶＰと導通し、１／２・Ｖｃｃレベルであ
る。さらに、ＮＭＯＳ１２１ＮＲ，１２１ＮＬ及びＰＭ
ＯＳ１２１ＰＲ，１２１ＰＬを介してノードＮ１２１が
１／２・Ｖｃｃレベルに設定されると共に、ＮＭＯＳ１
２２ＮＲ，１２２ＮＬ及びＰＭＯＳ１２２ＰＲ，１２２
ＰＬを介してノードＮ１２２が１／２・Ｖｃｃレベルに
設定される。
送信号ＴＧＮＲ，ＴＧＮＬがＶｃｃレベル、転送信号Ｔ
ＧＰＲ，ＴＧＰＬが接地レベル、第２のイコライズ信号
ＥＱ２Ｒ，ＥＱ２ＬがＶｃｃレベル、ワード線ＷＬ１
Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接地レベル、第
１，第２の活性化信号ＰＬ１，ＰＬ２が１／２・Ｖｃｃ
レベルである。ビット線ＢＬ１ＲとＢＬ２Ｒ、ビット線
ＢＬ１ＬとＢＬ２Ｌが、それぞれイコライズ回路１５０
Ｒ内のＮＭＯＳ１５１Ｒ，１５２Ｒ及びイコライズ回路
１５０Ｌ内のＮＭＯＳ１５１Ｌ，１５２Ｌを介して、イ
コライズ電位ＶＰと導通し、１／２・Ｖｃｃレベルであ
る。さらに、ＮＭＯＳ１２１ＮＲ，１２１ＮＬ及びＰＭ
ＯＳ１２１ＰＲ，１２１ＰＬを介してノードＮ１２１が
１／２・Ｖｃｃレベルに設定されると共に、ＮＭＯＳ１
２２ＮＲ，１２２ＮＬ及びＰＭＯＳ１２２ＰＲ，１２２
ＰＬを介してノードＮ１２２が１／２・Ｖｃｃレベルに
設定される。
【００８３】読出し時に、例えばメモリセル群１１０Ｒ
を選択する場合の動作を説明する。イコライズ信号ＥＱ
２Ｒが接地レベルへ遷移し、イコライズ信号ＥＱ２Ｌが
Ｖｃｃレベルを保持する結果、イコライズ回路１５０Ｒ
がオフ状態になるのに対し、イコライズ回路１５０Ｌが
導通状態でイコライズ動作を継続する。また、転送信号
ＴＧＮＬが接地レベルに、転送信号ＴＧＰＬがＶｃｃレ
ベルへそれぞれ遷移すると共に、転送信号ＴＧＮＲがＶ
ｃｃレベルを、転送信号ＴＧＰＲが接地レベルをそれぞ
れ保持する結果、ＮＭＯＳ１２１ＮＬ，１２２ＮＬ及び
ＰＭＯＳ１２１ＰＬ，１２２ＰＬがオフ状態となってメ
モリセル群１１０Ｌが非選択となるのに対し、ＮＭＯＳ
１２１ＮＲ，１２２ＮＲ及びＰＭＯＳ１２１ＰＲ，１２
２ＰＲがオン状態でメモリセル群１１０Ｒが選択され
る。
を選択する場合の動作を説明する。イコライズ信号ＥＱ
２Ｒが接地レベルへ遷移し、イコライズ信号ＥＱ２Ｌが
Ｖｃｃレベルを保持する結果、イコライズ回路１５０Ｒ
がオフ状態になるのに対し、イコライズ回路１５０Ｌが
導通状態でイコライズ動作を継続する。また、転送信号
ＴＧＮＬが接地レベルに、転送信号ＴＧＰＬがＶｃｃレ
ベルへそれぞれ遷移すると共に、転送信号ＴＧＮＲがＶ
ｃｃレベルを、転送信号ＴＧＰＲが接地レベルをそれぞ
れ保持する結果、ＮＭＯＳ１２１ＮＬ，１２２ＮＬ及び
ＰＭＯＳ１２１ＰＬ，１２２ＰＬがオフ状態となってメ
モリセル群１１０Ｌが非選択となるのに対し、ＮＭＯＳ
１２１ＮＲ，１２２ＮＲ及びＰＭＯＳ１２１ＰＲ，１２
２ＰＲがオン状態でメモリセル群１１０Ｒが選択され
る。
【００８４】例えば、メモリセル１１１Ｒがデータ
“１”を保持しているときの読出し動作及び再書込み動
作を説明する。ワード線ＷＬ１Ｒが接地レベルからＶｃ
ｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル１１１Ｒ内
の容量１１１ｂＲとビット線ＢＬ１Ｒの容量とによる電
荷再分配が行われ、ビット線ＢＬ１Ｒの電位が１／２・
Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ＋αレベルと
なる。ビット線ＢＬ２Ｒの電位は１／２・Ｖｃｃレベル
を保持する。そのため、ＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲを介してノードＮ１２１が１／２・Ｖｃｃ
＋αレベルへ遷移し、ノードＮ１２２は１／２・Ｖｃｃ
レベルを保持する。
“１”を保持しているときの読出し動作及び再書込み動
作を説明する。ワード線ＷＬ１Ｒが接地レベルからＶｃ
ｃ＋Ｖｔｈレベル以上へ遷移し、メモリセル１１１Ｒ内
の容量１１１ｂＲとビット線ＢＬ１Ｒの容量とによる電
荷再分配が行われ、ビット線ＢＬ１Ｒの電位が１／２・
Ｖｃｃレベルから上昇し、１／２・Ｖｃｃ＋αレベルと
なる。ビット線ＢＬ２Ｒの電位は１／２・Ｖｃｃレベル
を保持する。そのため、ＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲを介してノードＮ１２１が１／２・Ｖｃｃ
＋αレベルへ遷移し、ノードＮ１２２は１／２・Ｖｃｃ
レベルを保持する。
【００８５】第１，第２の活性化信号ＰＬ１，ＰＬ２に
よってセンスアンプ回路１３０が活性化し、ノードＮ１
２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷
移し、ノードＮ１２２が１／２・Ｖｃｃレベルから接地
レベルへ遷移する。この結果、ＮＭＯＳ１２１ＮＲ及び
ＰＭＯＳ１２１ＰＲを介してビット線ＢＬ１Ｒが１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２ＮＲ及びＰＭＯＳ１２２ＰＲを介してビット線
ＢＬ２Ｒが１／２・Ｖｃｃレベルから接地レベルへ遷移
する。ここで、信号ＴＧＰＲを接地レベルに設定してい
るため、ＰＭＯＳ１２１ＰＲが該ＰＭＯＳのトライオー
ド領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベルに遷
移可能である。
よってセンスアンプ回路１３０が活性化し、ノードＮ１
２１が１／２・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷
移し、ノードＮ１２２が１／２・Ｖｃｃレベルから接地
レベルへ遷移する。この結果、ＮＭＯＳ１２１ＮＲ及び
ＰＭＯＳ１２１ＰＲを介してビット線ＢＬ１Ｒが１／２
・Ｖｃｃ＋αレベルからＶｃｃレベルへ遷移し、ＮＭＯ
Ｓ１２２ＮＲ及びＰＭＯＳ１２２ＰＲを介してビット線
ＢＬ２Ｒが１／２・Ｖｃｃレベルから接地レベルへ遷移
する。ここで、信号ＴＧＰＲを接地レベルに設定してい
るため、ＰＭＯＳ１２１ＰＲが該ＰＭＯＳのトライオー
ド領域で動作し、ビット線ＢＬ１ＲがＶｃｃレベルに遷
移可能である。
【００８６】その後、図示しないコラムデコーダの出力
により、ノードＮ１２１，Ｎ１２２が図示しない一対の
データバスに接続され、読出されたデータが出力バッフ
ァへ転送されて外部へ出力され、読出し動作を終了す
る。また、ワード線ＷＬ１ＲがＶｃｃ＋Ｖｔｈレベル以
上に設定されているので、メモリセル１１１Ｒ内のＮＭ
ＯＳ１１１ａＲが該ＮＭＯＳのトライオード領域で動作
する結果、該ＮＭＯＳ１１１ａＲのソース側のノードが
ビット線ＢＬ１Ｒと同じＶｃｃレベルに回復し、再書込
み動作を終了する。
により、ノードＮ１２１，Ｎ１２２が図示しない一対の
データバスに接続され、読出されたデータが出力バッフ
ァへ転送されて外部へ出力され、読出し動作を終了す
る。また、ワード線ＷＬ１ＲがＶｃｃ＋Ｖｔｈレベル以
上に設定されているので、メモリセル１１１Ｒ内のＮＭ
ＯＳ１１１ａＲが該ＮＭＯＳのトライオード領域で動作
する結果、該ＮＭＯＳ１１１ａＲのソース側のノードが
ビット線ＢＬ１Ｒと同じＶｃｃレベルに回復し、再書込
み動作を終了する。
【００８７】再度リセット時には、ワード線ＷＬ１Ｒが
Ｖｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、
メモリセル１１１Ｒとビット線ＢＬ１Ｒとがオフ状態に
なる。そして、第１，第２の活性化信号ＰＬ１，ＰＬ２
が１／２・Ｖｃｃレベルへ遷移した後、イコライズ信号
ＥＱ２ＲがＶｃｃレベルへ遷移し、イコライズ回路１５
０Ｒを介してビット線ＢＬ１ＲとＢＬ２Ｒが１／２・Ｖ
ｃｃレベルへ遷移すると共に、ＮＭＯＳ１２１ＮＲ，１
２２ＮＲ及びＰＭＯＳ１２１ＰＲ，１２２ＰＲを介して
ノードＮ１２１とＮ１２２が１／２・Ｖｃｃレベルへ遷
移する。また、転送信号ＴＧＮＬがＶｃｃレベルに、転
送信号ＴＧＰＬが接地レベルへそれぞれ遷移してリセッ
ト動作を終了する。
Ｖｃｃ＋Ｖｔｈ以上のレベルから接地レベルへ遷移し、
メモリセル１１１Ｒとビット線ＢＬ１Ｒとがオフ状態に
なる。そして、第１，第２の活性化信号ＰＬ１，ＰＬ２
が１／２・Ｖｃｃレベルへ遷移した後、イコライズ信号
ＥＱ２ＲがＶｃｃレベルへ遷移し、イコライズ回路１５
０Ｒを介してビット線ＢＬ１ＲとＢＬ２Ｒが１／２・Ｖ
ｃｃレベルへ遷移すると共に、ＮＭＯＳ１２１ＮＲ，１
２２ＮＲ及びＰＭＯＳ１２１ＰＲ，１２２ＰＲを介して
ノードＮ１２１とＮ１２２が１／２・Ｖｃｃレベルへ遷
移する。また、転送信号ＴＧＮＬがＶｃｃレベルに、転
送信号ＴＧＰＬが接地レベルへそれぞれ遷移してリセッ
ト動作を終了する。
【００８８】なお、メモリセル１１１Ｒがデータ“０”
を保持している場合は、ノードＮ１２１とビット線ＢＬ
１Ｒが接地レベルへ遷移し、ノードＮ１２２とビット線
ＢＬ２ＲがＶｃｃレベルへ遷移し、上記と同様にしてデ
ータの読出し及び再書込みが行われる。また、メモリセ
ル群１１０Ｌが選択された場合は、動作時に、イコライ
ズ信号ＥＱ２Ｌが接地レベルへ遷移し、イコライズ信号
ＥＱ２ＲはＶｃｃレベルを保持する。転送信号ＴＧＮＲ
が接地レベルに、転送信号ＴＧＰＲがＶｃｃレベルへそ
れぞれ遷移すると共に、転送信号ＴＧＮＬがＶｃｃレベ
ルを、転送信号ＴＧＰＬが接地レベルをそれぞれ保持
し、前記と同様の読出し及び再書込み動作が行われる。
従って、第６の実施例とほぼ同様の利点が得られる。
を保持している場合は、ノードＮ１２１とビット線ＢＬ
１Ｒが接地レベルへ遷移し、ノードＮ１２２とビット線
ＢＬ２ＲがＶｃｃレベルへ遷移し、上記と同様にしてデ
ータの読出し及び再書込みが行われる。また、メモリセ
ル群１１０Ｌが選択された場合は、動作時に、イコライ
ズ信号ＥＱ２Ｌが接地レベルへ遷移し、イコライズ信号
ＥＱ２ＲはＶｃｃレベルを保持する。転送信号ＴＧＮＲ
が接地レベルに、転送信号ＴＧＰＲがＶｃｃレベルへそ
れぞれ遷移すると共に、転送信号ＴＧＮＬがＶｃｃレベ
ルを、転送信号ＴＧＰＬが接地レベルをそれぞれ保持
し、前記と同様の読出し及び再書込み動作が行われる。
従って、第６の実施例とほぼ同様の利点が得られる。
【００８９】第８の実施例 図１４は、本発明の第８の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路を示す図である。
このＤＲＡＭでは、第６の実施例を示す図１１に、第７
の実施例である図１３のビット線用イコライズ回路１５
０Ｒ，１５０Ｌを設けている。
るメモリセル群及びセンスアンプ回路を示す図である。
このＤＲＡＭでは、第６の実施例を示す図１１に、第７
の実施例である図１３のビット線用イコライズ回路１５
０Ｒ，１５０Ｌを設けている。
【００９０】このＤＲＡＭの読出し動作と再書込み動作
は、第６の実施例と同様である。但し、リセット時のイ
コライズ動作については、第６の実施例と異なり、イコ
ライズ信号ＥＱ１，ＥＱ２Ｒ，ＥＱ２ＬがＶｃｃレベル
へ遷移した後、イコライズ回路１４０を介してノードＮ
１２１とＮ１２２が、イコライズ回路１５０Ｒを介して
ビット線ＢＬ１ＲとＢＬ２Ｒが、イコライズ回路１５０
Ｌを介してビット線ＢＬ１ＬとＢＬ２Ｌが、それぞれ独
立に１／２・Ｖｃｃレベルに設定される。
は、第６の実施例と同様である。但し、リセット時のイ
コライズ動作については、第６の実施例と異なり、イコ
ライズ信号ＥＱ１，ＥＱ２Ｒ，ＥＱ２ＬがＶｃｃレベル
へ遷移した後、イコライズ回路１４０を介してノードＮ
１２１とＮ１２２が、イコライズ回路１５０Ｒを介して
ビット線ＢＬ１ＲとＢＬ２Ｒが、イコライズ回路１５０
Ｌを介してビット線ＢＬ１ＬとＢＬ２Ｌが、それぞれ独
立に１／２・Ｖｃｃレベルに設定される。
【００９１】この結果、第６の実施例である図１１のリ
セット時の動作におけるＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲを介したビット線ＢＬ１Ｒの１／２・Ｖｃ
ｃレベルへの遷移遅延と、ＮＭＯＳ１２２ＮＲ及びＰＭ
ＯＳ１２２ＰＲを介したビット線ＢＬ２Ｒの１／２・Ｖ
ｃｃレベルへの遷移遅延がなくなり、イコライズ動作の
遅延を解消できる。ビット線ＢＬ１Ｌと，ＢＬ２Ｌのイ
コライズ動作についても同様である。また、第７の実施
例である図１３のリセット時の動作におけるＮＭＯＳ１
２１ＮＲ及びＰＭＯＳ１２１ＰＲを介したノードＮ１２
１の１／２・Ｖｃｃレベルへの遷移遅延と、ＮＭＯＳ１
２２ＮＲ及びＰＭＯＳ１２２ＰＲを介したノードＮ１２
２の１／２・Ｖｃｃレベルへの遷移遅延がなくなり、イ
コライズ動作の遅延を解消できる。
セット時の動作におけるＮＭＯＳ１２１ＮＲ及びＰＭＯ
Ｓ１２１ＰＲを介したビット線ＢＬ１Ｒの１／２・Ｖｃ
ｃレベルへの遷移遅延と、ＮＭＯＳ１２２ＮＲ及びＰＭ
ＯＳ１２２ＰＲを介したビット線ＢＬ２Ｒの１／２・Ｖ
ｃｃレベルへの遷移遅延がなくなり、イコライズ動作の
遅延を解消できる。ビット線ＢＬ１Ｌと，ＢＬ２Ｌのイ
コライズ動作についても同様である。また、第７の実施
例である図１３のリセット時の動作におけるＮＭＯＳ１
２１ＮＲ及びＰＭＯＳ１２１ＰＲを介したノードＮ１２
１の１／２・Ｖｃｃレベルへの遷移遅延と、ＮＭＯＳ１
２２ＮＲ及びＰＭＯＳ１２２ＰＲを介したノードＮ１２
２の１／２・Ｖｃｃレベルへの遷移遅延がなくなり、イ
コライズ動作の遅延を解消できる。
【００９２】このように、この第８の実施例では、第６
の実施例のシェアドセンスアンプ型のセンスアンプ用イ
コライズ回路１４０と、ビット線用イコライズ回路１５
０Ｒ，１５０Ｌとを独立に設けたので、第２の実施例と
第６の実施例の両方の利点が得られる。
の実施例のシェアドセンスアンプ型のセンスアンプ用イ
コライズ回路１４０と、ビット線用イコライズ回路１５
０Ｒ，１５０Ｌとを独立に設けたので、第２の実施例と
第６の実施例の両方の利点が得られる。
【００９３】なお、本発明は上記実施例に限定されず、
例えば、メモリセル群１１０，１１０Ｒ，１１０Ｌを他
のトランジスタ構造にしたり、センスアンプ回路１３
０、イコライズ回路１４０，１５０，１５０Ｒ，１５０
Ｌを他のトランジスタ構造にする等、種々の変形が可能
である。
例えば、メモリセル群１１０，１１０Ｒ，１１０Ｌを他
のトランジスタ構造にしたり、センスアンプ回路１３
０、イコライズ回路１４０，１５０，１５０Ｒ，１５０
Ｌを他のトランジスタ構造にする等、種々の変形が可能
である。
【００９４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、センスアンプ用イコライズ回路とビット線用
イコライズ回路とを独立に設けたので、転送ゲートを介
することなく、第１と第２のノード間、及びビット線間
のイコライズ動作が独立に行われ、該イコライズ動作の
高速化が可能になり、それによってアクセス速度が向上
する。
によれば、センスアンプ用イコライズ回路とビット線用
イコライズ回路とを独立に設けたので、転送ゲートを介
することなく、第１と第２のノード間、及びビット線間
のイコライズ動作が独立に行われ、該イコライズ動作の
高速化が可能になり、それによってアクセス速度が向上
する。
【００９５】第２の発明によれば、第１及び第２の転送
ゲートによってシェアドセンスアンプ型のＤＲＡＭが構
成され、それによってセンスアンプ回路数の削減と、そ
れによる集積度を向上できる。しかも、このようなシェ
アドセンスアンプ型ＤＲＡＭにおいて、センスアンプ用
イコライズ回路とビット線用イコライズ回路とが独立に
設けられているので、第１の発明と同様にイコライズ動
作の高速化が可能になり、それによってアクセス速度を
向上できる。
ゲートによってシェアドセンスアンプ型のＤＲＡＭが構
成され、それによってセンスアンプ回路数の削減と、そ
れによる集積度を向上できる。しかも、このようなシェ
アドセンスアンプ型ＤＲＡＭにおいて、センスアンプ用
イコライズ回路とビット線用イコライズ回路とが独立に
設けられているので、第１の発明と同様にイコライズ動
作の高速化が可能になり、それによってアクセス速度を
向上できる。
【００９６】第３の発明によれば、各転送ゲートをＮＭ
ＯＳで構成したので、該ＮＭＯＳをゲート制御するため
のゲート電圧の印加が容易になる。第４の発明によれ
ば、第１及び第２の転送ゲートをそれぞれ並列接続のＮ
ＭＯＳ及びＰＭＯＳで構成したので、例えば該ＮＭＯＳ
とＰＭＯＳのゲートを電源に接続し、その少なくともい
ずれか一方をトライオード領域で使用できるので、その
ゲートに発生するリーク等に起因する電位低下による装
置の誤動作を的確に防止でき、信頼性の向上が可能とな
る。
ＯＳで構成したので、該ＮＭＯＳをゲート制御するため
のゲート電圧の印加が容易になる。第４の発明によれ
ば、第１及び第２の転送ゲートをそれぞれ並列接続のＮ
ＭＯＳ及びＰＭＯＳで構成したので、例えば該ＮＭＯＳ
とＰＭＯＳのゲートを電源に接続し、その少なくともい
ずれか一方をトライオード領域で使用できるので、その
ゲートに発生するリーク等に起因する電位低下による装
置の誤動作を的確に防止でき、信頼性の向上が可能とな
る。
【００９７】第５の発明によれば、第１の転送ゲート及
び第２の転送ゲートによってシェアドセンスアンプ型Ｄ
ＲＡＭが構成され、該シェアドセンスアンプ型ＤＲＡＭ
における転送ゲートの電位低下による装置の誤動作を的
確に防止でき、信頼性の向上が図れる。
び第２の転送ゲートによってシェアドセンスアンプ型Ｄ
ＲＡＭが構成され、該シェアドセンスアンプ型ＤＲＡＭ
における転送ゲートの電位低下による装置の誤動作を的
確に防止でき、信頼性の向上が図れる。
【００９８】第６の発明では、第１，第２の転送ゲート
を並列接続のＮＭＯＳ及びＰＭＯＳで構成すると共に、
センスアンプ用イコライズ回路とビット線用イコライズ
回路とを独立に設けたので、転送ゲートに対するゲート
電位の低下による装置の誤動作を的確に防止できると共
に、該センスアンプ用イコライズ回路とビット線用イコ
ライズ回路とがそれぞれ独立にイコライズ動作を行うの
で、イコライズ動作の高速化が可能になってアクセス速
度が向上する。
を並列接続のＮＭＯＳ及びＰＭＯＳで構成すると共に、
センスアンプ用イコライズ回路とビット線用イコライズ
回路とを独立に設けたので、転送ゲートに対するゲート
電位の低下による装置の誤動作を的確に防止できると共
に、該センスアンプ用イコライズ回路とビット線用イコ
ライズ回路とがそれぞれ独立にイコライズ動作を行うの
で、イコライズ動作の高速化が可能になってアクセス速
度が向上する。
【００９９】第７の発明では、シェアドセンスアンプ型
ＤＲＡＭにおいて、転送ゲートに対するゲート電位の低
下による装置の誤動作を的確に防止できると共に、セン
スアンプ用イコライズ回路とビット線用イコライズ回路
とがそれぞれ独立にイコライズ動作を行うので、イコラ
イズ動作の高速化と、それによるアクセス速度を向上で
きる。
ＤＲＡＭにおいて、転送ゲートに対するゲート電位の低
下による装置の誤動作を的確に防止できると共に、セン
スアンプ用イコライズ回路とビット線用イコライズ回路
とがそれぞれ独立にイコライズ動作を行うので、イコラ
イズ動作の高速化と、それによるアクセス速度を向上で
きる。
【図１】本発明の第１の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図である。
メモリセル群及びセンスアンプ回路の回路図である。
【図２】従来のＤＲＡＭにおけるメモリセル群及びセン
スアンプ回路の回路図である。
スアンプ回路の回路図である。
【図３】図２の動作を示すタイムチャートである。
【図４】従来の他のＤＲＡＭにおけるメモリセル群及び
センスアンプ回路の回路図である。
センスアンプ回路の回路図である。
【図５】本発明の第２の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図である。
メモリセル群及びセンスアンプ回路の回路図である。
【図６】図５の動作を示すタイムチャートである。
【図７】本発明の第３の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図である。
メモリセル群及びセンスアンプ回路の回路図である。
【図８】図７の動作を示すタイムチャートである。
【図９】本発明の第４の実施例を示すＤＲＡＭにおける
メモリセル群及びセンスアンプ回路の回路図である。
メモリセル群及びセンスアンプ回路の回路図である。
【図１０】本発明の第５の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
るメモリセル群及びセンスアンプ回路の回路図である。
【図１１】本発明の第６の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
るメモリセル群及びセンスアンプ回路の回路図である。
【図１２】図１１の動作を示すタイムチャートである。
【図１３】本発明の第７の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
るメモリセル群及びセンスアンプ回路の回路図である。
【図１４】本発明の第８の実施例を示すＤＲＡＭにおけ
るメモリセル群及びセンスアンプ回路の回路図である。
るメモリセル群及びセンスアンプ回路の回路図である。
１１０，１１０Ｒ，１１０Ｌ
メモリセル群 １１１，１１１Ｒ，１１１Ｌ，１１２，１１２Ｒ，１１
２Ｌ メモリセル １２１，１２１Ｒ，１２１Ｌ，１２１ＮＲ，１２１Ｎ
Ｌ，１２２，１２２Ｒ，１２２Ｌ，１２２ＮＲ，１２２
ＮＬ ＮＭＯＳ １２１ＰＲ，１２１ＰＬ，１２２ＰＲ，１２２ＰＬ
ＰＭＯＳ １３０ センスアンプ回路 １３０Ｎ Ｎ型センスアンプ １３０Ｐ Ｐ型センスアンプ １４０ センスアンプ用イコラ
イズ回路 １５０，１５０Ｒ，１５０Ｌ ビット線用イコライズ
回路 ＢＬ１，ＢＬ１Ｒ，ＢＬ１Ｌ，ＢＬ２，ＢＬ２Ｒ，ＢＬ
２Ｌ ビット線 ＷＬ１，ＷＬ１Ｒ，ＷＬ１Ｌ，ＷＬ２，ＷＬ２Ｒ，ＷＬ
２Ｌ ワード線 Ｎ１２１，Ｎ１２２ 第１，第２のノード ＰＬ１，ＰＬ２ 第１，第２の活性化信
号
メモリセル群 １１１，１１１Ｒ，１１１Ｌ，１１２，１１２Ｒ，１１
２Ｌ メモリセル １２１，１２１Ｒ，１２１Ｌ，１２１ＮＲ，１２１Ｎ
Ｌ，１２２，１２２Ｒ，１２２Ｌ，１２２ＮＲ，１２２
ＮＬ ＮＭＯＳ １２１ＰＲ，１２１ＰＬ，１２２ＰＲ，１２２ＰＬ
ＰＭＯＳ １３０ センスアンプ回路 １３０Ｎ Ｎ型センスアンプ １３０Ｐ Ｐ型センスアンプ １４０ センスアンプ用イコラ
イズ回路 １５０，１５０Ｒ，１５０Ｌ ビット線用イコライズ
回路 ＢＬ１，ＢＬ１Ｒ，ＢＬ１Ｌ，ＢＬ２，ＢＬ２Ｒ，ＢＬ
２Ｌ ビット線 ＷＬ１，ＷＬ１Ｒ，ＷＬ１Ｌ，ＷＬ２，ＷＬ２Ｒ，ＷＬ
２Ｌ ワード線 Ｎ１２１，Ｎ１２２ 第１，第２のノード ＰＬ１，ＰＬ２ 第１，第２の活性化信
号
フロントページの続き (72)発明者 徳永 安弘 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 上野 譲二 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 世永 丈 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (7)
- 【請求項１】 互いに相補的な複数対のビット線対及び
それらと交叉する複数のワード線の各交叉箇所に接続さ
れた複数のダイナミックメモリセルと、第１の活性化信
号により活性化されて第１と第２のノード間の電位差を
検知・増幅するＮ型ＭＯＳトランジスタからなるＮ型セ
ンスアンプと、第２の活性化信号により活性化されて前
記第２と第１のノード間の電位差を検知・増幅するＰ型
ＭＯＳトランジスタからなるＰ型センスアンプと、前記
ビット線対の一方を前記第１のノードと接続する第１の
転送ゲートと、前記ビット線対の他方を前記第２のノー
ドと接続する第２の転送ゲートとを、備えた相補型ＭＯ
Ｓトランジスタ構成のダイナミックランダムアクセスメ
モリにおいて、 第１のイコライズ信号により活性化されて前記第１と第
２のノードの電位を等しくするセンスアンプ用イコライ
ズ回路と、第２のイコライズ信号により活性化されて前
記ビット線対の電位を等しくするビット線用イコライズ
回路とを、設けたことを特徴とするダイナミックランダ
ムアクセスメモリ。 - 【請求項２】 請求項１記載のダイナミックランダムア
クセスメモリにおいて、 前記第１の転送ゲートは、前記ビット線複数対の一方を
同一の前記第１のノードと接続する複数の転送ゲートで
構成し、前記第２の転送ゲートは、前記ビット線複数対
の他方を同一の前記第２のノードと接続する複数の転送
ゲートで構成したことを特徴とするダイナミックランダ
ムアクセスメモリ。 - 【請求項３】 請求項１または２記載のダイナミックラ
ンダムアクセスメモリにおいて、 前記各転送ゲートは、Ｎ型ＭＯＳトランジスタで構成し
たことを特徴とするダイナミックランダムアクセスメモ
リ。 - 【請求項４】 互いに相補的な複数対のビット線対及び
それらと交叉する複数のワード線の各交叉箇所に接続さ
れた複数のダイナミックメモリセルと、第１の活性化信
号により活性化されて第１と第２のノード間の電位差を
検知・増幅するＮ型ＭＯＳトランジスタからなるＮ型セ
ンスアンプと、第２の活性化信号により活性化されて前
記第２と第１のノード間の電位差を検知・増幅するＰ型
ＭＯＳトランジスタからなるＰ型センスアンプと、前記
ビット線対の一方を前記第１のノードと接続する第１の
転送ゲートと、前記ビット線対の他方を前記第２のノー
ドと接続する第２の転送ゲートとを、備えた相補型ＭＯ
Ｓトランジスタ構成のダイナミックランダムアクセスメ
モリにおいて、 前記第１の転送ゲートは、並列接続されたＮ型ＭＯＳト
ランジスタ及びＰ型ＭＯＳトランジスタで構成し、前記
第２の転送ゲートは、並列接続されたＮ型ＭＯＳトラン
ジスタ及びＰ型ＭＯＳトランジスタで構成したことを特
徴とするダイナミックランダムアクセスメモリ。 - 【請求項５】 請求項４記載のダイナミックランダムア
クセスメモリにおいて、 前記第１の転送ゲートは、前記ビット線複数対の一方を
同一の前記第１のノードと接続する複数の並列接続され
たＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタ
で構成し、前記第２の転送ゲートは、前記ビット線複数
対の他方を同一の前記第２のノードと接続する複数の並
列接続されたＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタで構成したことを特徴とするダイナミックラ
ンダムアクセスメモリ。 - 【請求項６】 請求項４記載のダイナミックランダムア
クセスメモリにおいて、 前記第１と第２のノードの電位を等しくするセンスアン
プ用イコライズ回路と、前記ビット線対の電位を等しく
するビット線用イコライズ回路とを、設けたことを特徴
とするダイナミックランダムアクセスメモリ。 - 【請求項７】 請求項５記載のダイナミックランダムア
クセスメモリにおいて、 前記第１と第２のノードの電位を等しくするセンスアン
プ用イコライズ回路と、前記ビット線複数対の一方と他
方の電位を等しくするビット線用イコライズ回路とを、
設けたことを特徴とするダイナミックランダムアクセス
メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320539A JPH05159575A (ja) | 1991-12-04 | 1991-12-04 | ダイナミックランダムアクセスメモリ |
| US08/257,450 US5444662A (en) | 1991-12-04 | 1994-06-08 | Dynamic random access memory with bit line equalizing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320539A JPH05159575A (ja) | 1991-12-04 | 1991-12-04 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05159575A true JPH05159575A (ja) | 1993-06-25 |
Family
ID=18122567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3320539A Pending JPH05159575A (ja) | 1991-12-04 | 1991-12-04 | ダイナミックランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444662A (ja) |
| JP (1) | JPH05159575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449198B1 (en) | 1999-11-29 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| US7684272B2 (en) | 2006-12-07 | 2010-03-23 | Elpida Memory, Inc. | Semiconductor memory device with transfer switch and method of operating the device |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) * | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| KR0139496B1 (ko) * | 1994-06-21 | 1998-06-01 | 윤종용 | 반도체 메모리장치의 비트라인 감지증폭기 |
| US5539701A (en) * | 1994-08-05 | 1996-07-23 | Nippon Steel Corporation | Sense circuit for semiconductor memory devices |
| JP3100849B2 (ja) * | 1994-11-11 | 2000-10-23 | 株式会社東芝 | 半導体記憶装置 |
| JP3365595B2 (ja) * | 1994-12-21 | 2003-01-14 | シャープ株式会社 | 半導体記憶装置及びその駆動方法 |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| US5761123A (en) * | 1995-06-13 | 1998-06-02 | Samsung Electronics, Co., Ltd. | Sense amplifier circuit of a nonvolatile semiconductor memory device |
| JPH09128966A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | ダイナミック型半導体記憶装置 |
| US5636170A (en) * | 1995-11-13 | 1997-06-03 | Micron Technology, Inc. | Low voltage dynamic memory |
| US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
| US5691950A (en) * | 1996-01-19 | 1997-11-25 | Sgs-Thomson Microelectronics, Inc. | Device and method for isolating bit lines from a data line |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5619466A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Low-power read circuit and method for controlling a sense amplifier |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5901078A (en) * | 1997-06-19 | 1999-05-04 | Micron Technology, Inc. | Variable voltage isolation gate and method |
| JP3399787B2 (ja) * | 1997-06-27 | 2003-04-21 | 富士通株式会社 | 半導体記憶装置 |
| US5896334A (en) * | 1997-08-14 | 1999-04-20 | Micron Technology, Inc. | Circuit and method for memory device with defect current isolation |
| US6205076B1 (en) * | 1998-03-27 | 2001-03-20 | Fujitsu Limited | Destructive read type memory circuit, restoring circuit for the same and sense amplifier |
| US5936898A (en) * | 1998-04-02 | 1999-08-10 | Vanguard International Semiconductor Corporation | Bit-line voltage limiting isolation circuit |
| US6033945A (en) * | 1998-06-03 | 2000-03-07 | G-Link Technology | Multiple equilibration circuits for a single bit line |
| KR100279058B1 (ko) * | 1998-07-13 | 2001-01-15 | 윤종용 | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 |
| TW526497B (en) * | 1999-05-18 | 2003-04-01 | Nanya Technology Corp | Data sensing method of semiconductor memory device |
| US6191988B1 (en) | 1999-07-22 | 2001-02-20 | International Business Machines Corporation | Floating bitline timer allowing a shared equalizer DRAM sense amplifier |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| US6580655B2 (en) | 2001-08-29 | 2003-06-17 | International Business Machines Corporation | Pre-charge circuit and method for memory devices with shared sense amplifiers |
| KR100410988B1 (ko) * | 2001-11-15 | 2003-12-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| DE102007042880A1 (de) * | 2007-09-08 | 2009-03-12 | Qimonda Ag | Einrichtung zur Handhabung gespeicherter Daten |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| JPH0646513B2 (ja) * | 1989-07-12 | 1994-06-15 | 株式会社東芝 | 半導体記憶装置のデータ読出回路 |
| JPH04114395A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | 半導体記憶回路 |
| JP3057747B2 (ja) * | 1990-11-01 | 2000-07-04 | 日本電気株式会社 | 半導体メモリ装置 |
-
1991
- 1991-12-04 JP JP3320539A patent/JPH05159575A/ja active Pending
-
1994
- 1994-06-08 US US08/257,450 patent/US5444662A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449198B1 (en) | 1999-11-29 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| WO2004081945A1 (ja) * | 2003-03-14 | 2004-09-23 | Fujitsu Limited | 半導体記憶装置、および半導体記憶装置の制御方法 |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| US7495990B2 (en) | 2003-03-14 | 2009-02-24 | Fujitsu Microelectronics Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| US7684272B2 (en) | 2006-12-07 | 2010-03-23 | Elpida Memory, Inc. | Semiconductor memory device with transfer switch and method of operating the device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5444662A (en) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05159575A (ja) | ダイナミックランダムアクセスメモリ | |
| US5724292A (en) | Static Semiconductor memory device | |
| US6552944B2 (en) | Single bitline direct sensing architecture for high speed memory device | |
| JP6374136B1 (ja) | トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法 | |
| US7907439B2 (en) | Semiconductor memory device | |
| KR0147448B1 (ko) | 반도체 집적회로 | |
| US20030193824A1 (en) | Semiconductor memory device | |
| US5220527A (en) | Dynamic type semiconductor memory device | |
| US7869274B2 (en) | Semiconductor memory device | |
| JPH05166365A (ja) | ダイナミック型半導体記憶装置 | |
| JP2685357B2 (ja) | 半導体記憶装置 | |
| US5850367A (en) | Static type semiconductor memory with latch circuit amplifying read data read on a sub bit line pair and transferring the amplified read data to a main bit line pair and operation method thereof | |
| JP3984090B2 (ja) | 強誘電体メモリ装置 | |
| US7336553B2 (en) | Enhanced sensing in a hierarchical memory architecture | |
| JPH04351789A (ja) | 半導体記憶装置 | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JPH07326192A (ja) | 半導体記憶装置 | |
| JP2000040378A (ja) | 多値強誘電体メモリ | |
| KR0165987B1 (ko) | 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 | |
| JP3906178B2 (ja) | 強誘電体メモリ | |
| JPH10106266A (ja) | 半導体記憶装置 | |
| US8411490B2 (en) | Sense amplifier for static random access memories | |
| JP2000195276A (ja) | 半導体記憶装置 | |
| KR920003007B1 (ko) | 분할비트라인 센스앰프를 가지는 씨모스 디램 | |
| JP3671866B2 (ja) | 半導体メモリ装置の容量値決定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |