JPH05159593A - プログラマブルセルを具えた電子回路 - Google Patents

プログラマブルセルを具えた電子回路

Info

Publication number
JPH05159593A
JPH05159593A JP14162892A JP14162892A JPH05159593A JP H05159593 A JPH05159593 A JP H05159593A JP 14162892 A JP14162892 A JP 14162892A JP 14162892 A JP14162892 A JP 14162892A JP H05159593 A JPH05159593 A JP H05159593A
Authority
JP
Japan
Prior art keywords
cell
electronic circuit
programmable
input terminal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14162892A
Other languages
English (en)
Inventor
Edward Allyn Burton
アライン バートン エドワード
Jeffrey A West
アルマ ウェスト ジェフリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH05159593A publication Critical patent/JPH05159593A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【構成】 セル入力端子14、出力端子16、プログラマブ
ル素子20、該素子の状態を選択的に変更するプログラミ
ング手段18，22及び該素子の状態に応じてセル入力端子
から出力端子への信号路を与える接続手段12を具えるプ
ログラマブルセル10を具えた電子回路において、前記プ
ログラム素子（例えばヒューズ）を前記信号路の外部に
位置させたことを特徴とする。 【効果】 接続手段(12)と関連する寄生容量を著しく小
さくすることができ、セルの読出速度を従来より著しく
高くすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、セル入力端子と出力端
子との間に、プログラマブル素子によりプログラムし得
る接続手段を具えるプログラマブルセルを具えた電子回
路に関するものである。本発明はモノリシック集積回路
の形に製造するのが好ましい複数のこのようなセルにも
関するものである。
【０００２】
【従来の技術】上述したタイプのプログラマブルセルは
プログラマブル読出専用メモリ及びプログラマブル論理
装置のような集積回路に広く使用されている。
【０００３】プログラマブル素子は、例えば電気的にプ
ログラムし得るヒューズ又はアンチヒューズとすること
ができる。このプログラマブル素子は、例えば高電流に
よりその物理的又は化学的特性を変えることによりプロ
グラムされる。電流によりこの素子に発生した熱が例え
ば溶融又は物質の生成により導電信号路の変形を生じ、
この信号路のもとの導通状態又は絶縁状態を変更する。
【０００４】既知のセルでは、プログラマブル接続手段
はその制御電極がセル入力端子に結合されその主電流路
が電源端子と出力端子との間にプログラマブル素子と直
列に配置されたトランジスタから成るのが代表的であ
る。従って、プログラマブル素子はセル入力端子と出力
端子との間の信号路内に位置する。このようなセルのい
くつかの例が米国特許第4,814,646 号の図3cに示されて
いる。
【０００５】
【発明が解決しようとする課題】トランジスタとプログ
ラマブル素子のこのような直列配置では、セルのプログ
ラミング中にプログラマブル素子の特性を変更するため
の十分な高電流を供給するためにトランジスタを極めて
大きくする必要がある。プログラマブル素子に接続する
バイポーラトランジスタは代表的には極めて大きな２×
10μm2のエミッタ面積を有する。しかし、セルをアクセ
スする、即ち入力信号を供給し関連する出力信号を検出
するにはこのような大きなトランジスタは必要ない。大
面積を必要とするのに加えて、これに伴い大きな寄生容
量が生じ、種々のトランジスタノードにおける充電及び
放電速度が低下する欠点もある。
【０００６】従って、本発明の目的は、もっと小さな装
置、例えばモット小さなトランジスタを具える上述した
種類のプログラマブルセルを提供することにある。本発
明の他の目的は寄生容量をもっと小さくしたこのような
セルを提供することにある。本発明の更に他の目的は従
来のアレーより高速動作するこのようなセルのアレーを
具えた集積回路を提供することにある。本発明の更に他
の目的はこのようなセル及びこのようなアレーをBi CMO
S 技術で製造される集積回路の一部として実現すること
にある。
【０００７】
【課題を解決するための手段】この目的のために、セル
入力端子と出力端子との間に、プログラマブル素子によ
りプログラムし得る接続手段を具えるプログラマブルセ
ルを具えた電子回路において、前記プログラマブル素子
を、前記接続手段の外部に位置させたことを特徴とす
る。
【０００８】この構成によれば、プログラミング電流は
プログラマブル接続手段の外部のプログラミング用通路
を経てセルを流れるため、セル入力端子と出力端子との
間の接続手段を小さくすることができる。従って、プロ
グラマブル接続手段自体と関連する寄生容量は著しく減
少し、セル内容の読出しに関連する動作速度が著しく高
くなる。
【０００９】図面につき本発明を説明する。図１は本発
明プログラマブルセルの原理を示す略図である。セル10
はセル入力端子14を出力端子16に接続するプログラマブ
ル接続手段12を具える。制御回路18がプログラマブル素
子20の状態に基づいて制御手段12を制御する。プログラ
マブル素子20は、例えばヒューズ、アンチヒューズ、プ
ログラム可能なしきい値電圧を有するトランジスタ（例
えばフローティングゲートトランジスタ又はMNOSトラン
ジスタ) 等であり、これら素子はプログラミングに高電
圧を又は高電流を必要とする。プログラミング回路22は
制御入力端子24のプログラミング信号に応答して、例え
ば素子20に高電流を流すことにより素子20の状態を変更
する。制御手段18の制御の下で出力端子16を大地に接続
して出力端子16を不作動にするディセーブル手段26も具
える。素子20のプログラミング用通路と、セル入力端子
14と出力端子16との間の接続手段とが完全に分離され
る。従って、接続手段12は高電圧又は高電流のようなプ
ログラミング状態を受けないため、もっと低い電圧及び
電流状態でのみ動作するよう実現することができる。こ
の結果、接続手段12が小さくなり、寄生容量のような寄
生効果が小さくなるためにセルの読出し動作が高速にな
る。
【００１０】
【実施例】
〔実施例１〕図２は図１の原理を実現した第１の実施例
を示す。接続手段12は主電流通路を電源ノードＶccと出
力端子16との間に配置したnpn バイポーラトランジスタ
30を具える。接続手段12は更にセル入力端子14をトラン
ジスタ30の制御電極に結合するｐチャネル電界効果伝達
トランジスタ(PFET)32を具える。ディセーブル手段26は
主電流路をトランジスタ30の制御電極と大地との間に接
続したｎチャネル電界効果ディセーブルトランジスタ(N
FET)34を具える。PFET 32 及びNFET 34 の制御電極を互
に接続し、更にノード36を経てプログラマブル素子20に
接続する。本例ではプログラマブル素子20は参照番号20
で示すようなヒューズとする。
【００１１】制御手段18はnpn バイポーラトランジスタ
38を具える。トランジスタ38は電源ノードＶccとノード
36との間に接続した主電流通路と、第１制御入力端子24
1 に接続した制御電極を有する。第２制御入力端子242
をヒューズ20に接続する。
【００１２】読出モードの動作は次の通りである。ヒュ
ーズ20は切れていない、即ち電気的に導通しているもの
とする。第１制御入力端子241 の高電圧（例えばＶcc)
と第２制御入力端子242 の低電圧（例えば大地）とによ
りトランジスタ38がターンオンする。トランジスタ38と
ヒューズ20の直列回路がヒューズ20の状態を検出するセ
ンサとして作用する。ヒューズが切れている場合にはト
ランジスタ38がノード36を充電する電流源になる。今、
ヒューズ20は導通しているため、PFET 32 及びNFET 34
はそれぞれの制御電極に低電圧を受信する。従って、PF
ET 32 がターンオンし、セル入力端子14をトランジスタ
30の制御電極に接続すると共に、NFET 34 がターンオフ
する。
【００１３】ヒューズ20はプログラムモードにおいて次
のようにして切る。第１制御入力端子241 に十分高い電
圧（Ｖccより高い) を供給すると共に第２制御入力端子
242に低電圧を供給することによりトランジスタ38をヒ
ューズ20に大きなプログラミング電流を流すよう導通さ
せる。ヒューズ20は、これに発生した熱によりヒューズ
材料が溶融して切れる。ヒューズ20が切れてしまうと、
第１制御入力端子241の高電圧がノード36を高電圧にす
る。これによりNFET 34 がターンオンし、PFET32がター
ンオフする。このときNFET 34 がトランジスタ30の制御
電極に対する放電路を形成してトランジスタ30を不作動
にする。PFET 32 がセル入力端子14と出力端子16との間
の信号路を遮断する。この結果、セル入力端子14の信号
は出力端子16に伝達されない。
【００１４】〔実施例２〕図３は本発明セルの第２の実
施例を示す。図２の実施例に対し、ノード36を電源ノー
ドＶccに結合する抵抗50を付加してある。本例では制御
入力端子241 及び242 を読出モード中接地することがで
きる。抵抗50はヒューズ20が切れている場合にノード36
をＶccに維持する電流源として作用する。ヒューズ20が
導通している場合には、抵抗50により供給される電流が
ヒューズ20を経て大地へ流れ、ノード36が接地されたま
まになる。抵抗50は代表的には10μA 負荷である。
【００１５】本例では、図２のトランジスタ30及び38を
それぞれダイオード40及び42と置き替えてある。図２の
放電トランジスタ34も放電抵抗44と置き替えてある。セ
ルのその他の動作は図２のものとほぼ同一である。
【００１６】〔実施例３〕図４は本発明セルの第３の実
施例を示す。本例セルは、ノード36と第２制御入力端子
242 との間に配置した第１ヒューズ20と、ノード36と第
３制御入力端子243 との間に配置した第２ヒューズ60と
を具える。ヒューズ20及び60の一方をセルの動作のため
に切る必要がある。これは、例えば次のようにして行な
う。第１制御入力端子241 を高電圧にすると共に第２又
は第３制御入力端子242 又は243 の何れか一方を低電圧
に維持してトランジスタ38からプログラミング電流を供
給する。第２制御入力端子242 を低電圧に維持すると共
に第３制御入力端子243 を高電圧又はフローティングに
維持する場合には、ヒューズ20が切れる。第３制御入力
端子243 を低電圧に維持すると共に第２制御入力端子24
2 を高電圧又はフローティングに維持する場合には、ヒ
ューズ60が切れる。
【００１７】読出モードでは、第２及び第３制御入力端
子242 及び243 をそれぞれ抵抗62及び64を経て大地及び
Ｖccに結合する。ヒューズ20が切れている場合には、ノ
ード36が高電圧Ｖccを維持し、トランジスタ34をターン
オンし、トランジスタ30をターンオフに維持する。ヒュ
ーズ60が切れている場合には、ノード36が接地され、伝
達トランジスタ32をターンオンする。この結果、トラン
ジスタ30の制御電極がセル入力端子14に接続される。
【００１８】〔実施例４〕図５は本発明セルの第４の実
施例を示す。図２の実施例に対し、ヒューズ20の状態に
依存する適切な電圧をノード36に維持するバイアス回路
70を付加してある。このバイアス回路70は読出モード中
殆んど電力を消費しない。このバイアス回路70は２つの
交差結合インバータ72及び74から成る双安定素子を具え
る。インバータ72はPFET 76 及びNFET 78 を具え、イン
バータ74はPFET 80 及びNFET 82 を具える。プログラム
モード中、第２制御入力端子242 を接地したままとす
る。ヒューズ20が切れていない場合、インバータ74が低
電圧を受信してインバータ72に高電圧を供給する。この
ときインバータ72の出力端子はノード36及びインバータ
74の入力端子に低電圧を供給する。インバータ72が低電
圧を出力し、インバータ74が高電圧を出力する状態は回
路70の一つの安定状態であり、この状態がラッチされ
る。ヒューズ20が切れている場合には、バイアス回路70
はノード36を高電圧に維持する状態にセットされる。バ
イアス回路70のインバータ72及び74は相補型の電界効果
トランジスタで構成されるため、回路70の電力消費は無
視することができる。本例では適正動作を得るためにPF
ET 76をPFET 80 より大きくすると共にNFET 82 をNFET
78 より大きくするのが好適である。
【００１９】双安定素子70を適切にプリセットすために
パワーアップ時にいくつかの予防策を講ずるのが好まし
い。これは、他の回路のパワーアップを制御する既存の
周辺回路を用いて達成することができる。例えば、第１
パワーアップサイクルにおいて、制御入力端子241 及び
242 を高電圧にする。このとき、ヒューズ20が切れてい
てもいなくても、双安定素子70はNFET 82 及びPFET 76
がターンオンしNFET78 及びPFET 80 がターンオフする
状態にさせられる。第２パワーアップサイクルにおい
て、制御入力端子241 及び242 を低電圧に維持する。ヒ
ューズ20が切れている場合には、第１パワーアップサイ
クルにおいて得られた状態が維持される。ヒューズ20が
切れていない場合には、ノード36が放電され、従って双
安定素子70はNFET 82 及びPFET 76 がターンオフしNFET
78 及びPFET 80 がターンオンする状態にセットされ
る。
【００２０】〔実施例５〕図６は本発明セルの好適実施
例を示す。図の実施例に対し、本例ではヒューズ20をト
ランジスタ76と組合わせて第１インバータ72を形成して
いる。この第１インバータ72は第２インバータ74と双安
定素子を構成する。
【００２１】プログラミングは上述した方法で行なう。
他の動作は例えば次の通りである。第１パワーアップサ
イクルにおいてノード241 を高電圧にし、ノード242 を
接地する。ヒューズ20が切れていない場合には、ノード
36が接地され、PFET 80 がタンーンオンし、NFET 82 が
ターンオフする。この結果、PFET 76 がターンオフす
る。ヒューズ20が切れている場合には、ノード36が高電
圧を保持する。従って、PFET 80 がターンオフし、NFET
82 がターンオンすると共にPFET 76 がターンオンす
る。第２パワーアップサイクルにおいてノード241 を接
地する。ヒューズ20が切れていない場合には、ノード36
は接地されたままであり、PFET 76 がインバータ74を介
してターンオフに維持され、高出力電圧を供給する。ヒ
ューズ20が切れている場合には、インバータ74が低出力
電圧を供給してPFET 76 をターンオンに維持するためノ
ード36の電圧が高電圧に維持される。この状態は、PFET
76 がインバータ74を制御すると共に逆にインバータ74
がPFET 76 を制御するので、ラッチされる。
【００２２】図２〜６のバイポーラトランジスタ30は代
表的には１×２μm2のエミッタ面積を有するものとす
る。これは、ヒューズに接続されるバイポーラトランジ
スタが代表的には２×10μm2のエミッタ面積を有する従
来と比較して著しいサイズの低減をもたらす。
【００２３】〔行列配置〕図７は行及び／又は列に配置
した複数のセル10を示す。このようなアレーでは、同一
の行に配置されたセル10のセル入力端子14を共通の行入
力ライン90に接続する。同様に同一行に位置するセル10
の第１制御入力端子241 も同一の行デコードライン92に
接続することができる。同一の列に配置されたセル10の
第２制御入力端子242 、第３制御入力端子243 （図示せ
ず）および出力端子16を同一の列デコードライン94、追
加の列デコードライン（図示せず）及びビットライン
（ワイヤドOR)96 にそれぞれ接続することができる。
【００２４】〔集積回路〕図８は図７に示すようなアレ
ー102 、I/O 回路104 、プログラム入力端子106及びデ
ータポート108 を具える集積回路100 を略図示したもの
である。本発明の好適実施例では、I/O 回路104 はECL
形回路を具えるものとする。アレー102 はBi CMOS 形装
置である。
【００２５】ECL 周辺回路104 内に埋置したこのような
アレー102 のコンピュータシュミレーションによると、
ヒューズを信号回路内に含む従来のアレーと比較して４
倍のアレースルー速度及び３倍のチップスルー総合速度
が得られることが示された。即ち、従来の代表的性能は
ECL I/O 回路104 における伝搬遅延が１ナノ秒で、アレ
ーの伝搬遅延が3.5 ナノ秒である。本発明ではECL I/O
回路104 の伝搬遅延は代表的な１ナノ秒のままであるが
アレーの伝搬遅延が0.9 ナノ秒に減少する。この動作速
度の増大は僅か20％の基板面積の増大で達成することが
できる。
【００２６】尚、図２、４〜６のセルにおいてもトラン
ジスタ30及び38を例えば制御入力端子241 及び242 間に
ヒューズ20と直列に接続したダイオードと置き替えるこ
とができる。また、NFET 34 をトランジスタ30の制御電
極と大地との間に接続した、例えば抵抗と置き替えるこ
とができる。
【００２７】
【図面の簡単な説明】
【図１】本発明の原理を示す図である。
【図２】本発明プログラマブルセルの第１の実施例を示
す図である。
【図３】本発明プログラマブルセルの第２の実施例を示
す図である。
【図４】本発明プログラマブルセルの第３の実施例を示
す図である。
【図５】本発明プログラマブルセルの第４の実施例を示
す図である。
【図６】本発明プログラマブルセルの第５の実施例を示
す図である。
【図７】本発明の複数のセルのアレー配置を示す図であ
る。
【図８】図７に示すようなアレーを具える本発明集積回
路を示す図である。
【符号の説明】
10 プログラマブルセル 12 プログラマブル接続手段 14 セル入力端子 16 出力端子 18 制御手段 20 プログラマブル素子（ヒューズ） 22 プログラミング回路 24 制御入力端子 26 ディセーブル手段 30 npn パイポーラトランジスタ 32 伝達PFET 34 ディセーブルNFET 36 ノード 38 npn バイポーラトランジスタ 241, 242 第１、第２制御入力端子 40, 42 ダイオード 60 ヒューズ 243 第３制御入力端子 70 双安定素子 72，74 インバータ 90 行入力ライン 92 行デコードライン 94 列デコードライン 96 ビットライン 100 集積回路 102 セルアレー 104 I/O 回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 セル入力端子と出力端子との間に、プロ
    グラマブル素子によりプログラムし得る接続手段を具え
    るプログラマブルセルを具えた電子回路において、前記
    プログラマブル素子を前記接続手段の外部に位置させた
    ことを特徴とする電子回路。
  2. 【請求項２】 前記プログラムブルセルはプログラマブ
    ル素子の状態を示す制御信号を発生する制御手段を具
    え、且つ前記接続手段は前記制御信号の制御の下でセル
    入力端子を出力端子に接続する伝達手段を含んでいるこ
    とを特徴とする請求項１記載の電子回路。
  3. 【請求項３】 前記伝達手段は、制御電極が前記制御手
    段に接続され前記制御信号を受信するトランジスタの主
    電流通路を具えていることを特徴とする請求項２記載の
    電子回路。
  4. 【請求項４】 前記セルは前記制御信号の制御の下で前
    記接続手段を不作動にするディセーブル手段を具えてい
    ることを特徴とする請求項２記載の電子回路。
  5. 【請求項５】 前記ディセーブル手段は、主電流通路が
    前記接続手段と基準電圧との間に接続され且つ制御電極
    が前記制御手段に接続され前記制御信号を受信するディ
    セーブルトランジスタ又は前記接続手段と基準電圧との
    間に接続された抵抗を含んでいることを特徴とする請求
    項４記載の電子回路。
  6. 【請求項６】 前記伝達手段は、制御電極が前記制御手
    段に接続された伝達トランジスタの主電流通路を具え、
    前記ディセーブル手段は主電流通路が前記接続手段と基
    準電圧との間に接続され且つゲート電極が前記制御手段
    に接続されたディセーブルトランジスタを具え、両トラ
    ンジスタが前記制御信号により相補的に制御されるよう
    にしたことを特徴とする請求項４記載の電子回路。
  7. 【請求項７】 前記制御手段は前記プログラマブル素子
    をプログラムするプログラミング手段を具えていること
    を特徴とする請求項２記載の電子回路。
  8. 【請求項８】 前記プログラミング手段は、第１プログ
    ラム入力端子から制御され前記プログラマブル素子にプ
    ログラミング電流を供給し得る電流源を含み、前記プロ
    グラマブル素子を第２プログラム入力端子に接続し、前
    記電流源と前記プログラマブル素子との間の中間ノード
    を前記伝達手段に結合したことを特徴とする請求項７記
    載の電子回路。
  9. 【請求項９】 前記電流源は、主電流通路が基準電圧と
    前記プログラマブル素子との間に接続され制御電極が前
    記第１プログラム入力端子に接続された給電トランジス
    タ、又は前記第１プログラム入力端子と前記プログラマ
    ブル素子との間に接続された給電ダイオードを含んでい
    ることを特徴とする請求項８記載の電子回路。
  10. 【請求項１０】 前記中間ノードを抵抗素子を経て基準
    電圧に結合してあることを特徴とする請求項８記載の電
    子回路。
  11. 【請求項１１】 前記セルは双安定素子を具え、該双安
    定素子は第１及び第２インバータを具え、各インバータ
    は第１及び第２の相補型電界効果トランジスタを含み、
    それらの主電流通路を第１及び第２基準電圧間に直列に
    配置し、それらの制御電極を互に接続すると共に他方の
    インバータの第１及び第２トランジスタの主電流通路間
    の出力ノードに接続し、且つ第１インバータの出力ノー
    ドを前記中間ノードに結合したことを特徴とする請求項
    ８記載の電子回路。
  12. 【請求項１２】 前記第１トランジスタがＰチャネル型
    (PEET)であり、前記第２トランジスタがＮチャネル型(N
    FET)であり、第１インバータ内のPFETが第２インバータ
    内のPFETより大きく、第１インバータ内のNFETが第２イ
    ンバータ内のNFETより小さくしてあることを特徴とする
    請求項11記載の電子回路。
  13. 【請求項１３】 前記セルは双安定素子を具え、該双安
    定素子は、第１及び第２基準電圧間に、制御電極を互に
    接続すると共に前記中間ノードに接続した第１及び第２
    の相補型電界効果トランジスタの主電流通路の直列配置
    を含むと共に、第１基準電圧と前記中間ノードとの間
    に、制御電極を前記第１及び第２トランジスタの主電流
    通路間のノードに接続した第３電界効果トランジスタの
    主電流通路を含んでいることを特徴とする請求項８記載
    の電子回路。
  14. 【請求項１４】 前記中間ノードと第３プログラム入力
    端子との間に第２プログラマブル素子を接続し、前記第
    ２及び第３プログラム入力端子をそれぞれ第１及び第２
    抵抗素子を経て第１及び第２基準電圧にそれぞれ接続し
    たことを特徴とする請求項８記載の電子回路。
  15. 【請求項１５】 前記セルとほぼ同一に構成された少な
    くとも１個の他のセルを具え、これらセルは行入力ライ
    ンに接続されたそれぞれのセル入力端子を有すると共に
    行デコードラインに接続されたそれぞれのプログラム入
    力端子を有していることを特徴とする請求項８記載の電
    子回路。
  16. 【請求項１６】 前記セルとほぼ同一に構成された少な
    くとも１個の他のセルを具え、これらセルはビットライ
    ンに接続されたそれぞれの出力端子を有すると共に列デ
    コードラインに接続されたそれぞれの第２プログラム入
    力端子を有していることを特徴とする請求項８記載の電
    子回路。
  17. 【請求項１７】 モノリシック集積回路形態に実現した
    ことを特徴とする請求項15記載の電子回路。
  18. 【請求項１８】 モノリシック集積回路形態に実現した
    ことを特徴とする請求項16記載の電子回路。
  19. 【請求項１９】 前記セルとほぼ同一に構成された少な
    くとも第２及び第３のセルを具え、第１及び第２セルは
    行入力ラインに接続されたそれぞれのセル入力端子を有
    すると共に行デコードラインに接続されたそれぞれの第
    １プログラム入力端子を有し、第１及び第３セルはビッ
    トラインに接続されたそれぞの出力端子を有すると共に
    列デコードラインに接続されたそれぞれの第２プログラ
    ム入力端子を有し、且つこれらセルと通信するECL 型周
    辺回路を含む集積回路に実現したことを特徴とする請求
    項８記載の電子回路。
  20. 【請求項２０】 前記プログラマブル素子はヒューズ、
    アンチヒューズ又はプログラム可能なしきい値を有する
    トランジスタであることを特徴とする請求項１記載の電
    子回路。
JP14162892A 1991-06-03 1992-06-02 プログラマブルセルを具えた電子回路 Pending JPH05159593A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US70924191A 1991-06-03 1991-06-03
US07/709241 1991-06-03

Publications (1)

Publication Number Publication Date
JPH05159593A true JPH05159593A (ja) 1993-06-25

Family

ID=24849024

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14162892A Pending JPH05159593A (ja) 1991-06-03 1992-06-02 プログラマブルセルを具えた電子回路

Country Status (5)

Country Link
US (1) US5467027A (ja)
EP (1) EP0525840A2 (ja)
JP (1) JPH05159593A (ja)
KR (1) KR930001215A (ja)
TW (1) TW207592B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487914B1 (ko) * 1997-12-29 2005-08-24 주식회사 하이닉스반도체 안티퓨우즈안정화회로
US20050212022A1 (en) * 2004-03-24 2005-09-29 Greer Edward C Memory cell having an electric field programmable storage element, and method of operating same
US20070009821A1 (en) * 2005-07-08 2007-01-11 Charlotte Cutler Devices containing multi-bit data
JP2009266950A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 半導体集積回路
EP3382712B1 (en) * 2017-03-31 2020-11-04 Nxp B.V. Memory system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101196U (ja) * 1983-12-13 1985-07-10 篠原　友義 筆記具
US4612459A (en) * 1984-05-31 1986-09-16 Rca Corporation Programmable buffer selectively settable to operate in different modes
US4814646A (en) * 1985-03-22 1989-03-21 Monolithic Memories, Inc. Programmable logic array using emitter-coupled logic
US4872137A (en) * 1985-11-21 1989-10-03 Jennings Iii Earle W Reprogrammable control circuit
JPS62139198A (ja) * 1985-12-11 1987-06-22 Mitsubishi Electric Corp 半導体記憶装置
JPS63217821A (ja) * 1987-03-06 1988-09-09 Toshiba Corp 半導体集積回路
US4959564A (en) * 1989-01-06 1990-09-25 Sgs-Thomson Microelectronics, Inc. Sense amplifier power down circuitry for programmable logic device
JPH0654873B2 (ja) * 1989-09-04 1994-07-20 株式会社東芝 プログラマブル型論理装置
US5099149A (en) * 1990-12-19 1992-03-24 At&T Bell Laboratories Programmable integrated circuit

Also Published As

Publication number Publication date
EP0525840A2 (en) 1993-02-03
KR930001215A (ko) 1993-01-16
US5467027A (en) 1995-11-14
EP0525840A3 (ja) 1994-02-02
TW207592B (ja) 1993-06-11

Similar Documents

Publication Publication Date Title
US5274593A (en) High speed redundant rows and columns for semiconductor memories
KR930006843B1 (ko) 반도체 집적회로
US4639895A (en) Semiconductor memory device
JP3769048B2 (ja) 集積回路用パワーオン回路
US4616342A (en) Semiconductor memory device
KR100244424B1 (ko) 집적 회로용 스위칭 회로
KR101334819B1 (ko) 안티퓨즈 회로
EP0083212A2 (en) Semiconductor memory device
US10224096B2 (en) Semiconductor device
JP3167720B2 (ja) ＢｉＣＭＯＳデジタルドライバ回路
US4984207A (en) Semiconductor memory device
EP0332135B1 (en) Nonvolatile memory circuit device with low power consumption and wide operating voltage range
KR940006161B1 (ko) 반도체 메모리장치
KR20100047185A (ko) 감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법
KR102482147B1 (ko) 이퓨즈 otp 메모리
US5675548A (en) Semiconductor integrated circuit having logi gates
EP0573637B1 (en) Eprom-based crossbar switch with zero standby power
KR20000048102A (ko) 메모리 장치 및 방법
US5677888A (en) Redundancy circuit for programmable integrated circuits
JPH05159593A (ja) プログラマブルセルを具えた電子回路
US4788460A (en) Circuit arrangement of sense amplifier for rapid evaluation of logic state
US6314041B1 (en) Memory with a reduced leakage current
US4910711A (en) Bicmos read/write control and sensing circuit
US4593383A (en) Integated circuit memory
US5003203A (en) Adaptive reference voltage generation circuit for PLA sense amplifiers