JPH0516054B2 - - Google Patents
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- JPH0516054B2 JPH0516054B2 JP54502014A JP50201479A JPH0516054B2 JP H0516054 B2 JPH0516054 B2 JP H0516054B2 JP 54502014 A JP54502014 A JP 54502014A JP 50201479 A JP50201479 A JP 50201479A JP H0516054 B2 JPH0516054 B2 JP H0516054B2
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Description
請求の範囲
１ プログラマブル記憶／論理アレイにおいて
(A) 互いに交差しない複数の列導体サブセツトを
含み、該複数の列導体サブセツトの少なくとも
１つの列導体サブセツトが少なくとも２つの電
気的に分離したセグメントに分割可能な一組の
実質的に平行な列導体と、 (B) 互いに交差しない複数の実質的に平行な行導
体であつて、該複数の行導体の少なくとも１つ
の行導体が少なくとも２つの電気的に分離した
セグメントに分割可能な少なくとも１つの行導
体を含み、前記行導体のそれぞれが前記列導体
サブセツトの１つ又はそれ以上と結合して所望
の論理機能を実行することができる１つ又はそ
れ以上の論理素子を形成するように前記列導体
と直交する一組の実質的に平行な行導体と、 (C) それぞれが前記複数の列導体サブセツトの１
つの列導体並びに前記複数の行導体の１つの行
導体と関連して配置され、これらの関連した列
導体サブセツト及び行導体を互いに電気的に接
続し得る論理回路を含んでいる複数のセル回路
と、 (D) 該セル回路の少なくとも１つに含まれ、かつ
前記関連した列導体サブセツト中の導体又は行
導体上の信号によりセツト又はリセツトされる
記憶素子と、 (E) 前記セル回路の少なくとも１つと関連し、こ
のセル回路の前記論理回路及び前記記憶素子を
その関連する行および列導体に選択的に結合す
るためのプログラマブルセル接点手段と、 (F) 前記記憶素子の２進状態の表示を該記憶素子
に結合された前記列及び行導体の１つ以上に結
合する手段と、 を具備することを特徴とするプログラマブル記
憶／論理アレイ。 ２ 各セル回路に対する前記列導体のサブセツト
が導体Ｓ、Ｒ、ＱおよびＱを含み、各セル回路に
対する前記行導体が導体ｒを含み、記憶素子を有
する前記セル回路のそれぞれが、このセル回路の
前記導体ｒを前記導体Ｓに、前記導体ｒを前記導
体Ｒに、前記導体Ｑを前記導体ｒに、および前記
導体Ｑを前記導体ｒに、結合するためのプログラ
マブル手段を含み、 前記記憶素子が、第１および第２のゲート素子
を通じてその関連するセル回路のＳ導体をＱ導体
に、およびＲ導体をＱ導体に、それぞれ結合する
ための手段と、その関連するセル回路の前記第１
のゲートの出力を前記第２のゲートの入力に、お
よび前記第２のゲートの出力を前記第１のゲート
の入力に、それぞれ結合するための第１および第
２のプログラマブルクロス結合手段とを含む請求
の範囲第１項記載のプログラマブル記憶／論理ア
レイ。 ３ 前記ゲート素子がI2L素子であり、前記アレ
イがバイアス手段を電流注入のために前記セル回
路に結合する手段を含む請求の範囲第２項記載の
プログラマブル記憶／論理アレイ。 ４ 行導体の選択されたものを対応する行セグメ
ントにセグメント化するためのプログラマブル行
接点手段と、 列導体の前記サブセツトの選択されたものを対
応するサブセツトの列セグメントにセグメント化
するためのプログラマブル列接点手段 とを含む請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 ５ 少なくとも１つのサブセツトの列セグメント
が記憶素子を含む少なくとも１つの関連するセル
回路を有する請求の範囲第４項記載のプログラマ
ブル記憶／論理アレイ。 ６ 前記セル回路の少なくとも１つの他の回路
が、このセル回路の前記導体ｒを前記導体Ｓに、
前記導体ｒを前記導体Ｒに、前記導体Ｑを前記導
体ｒに、および前記導体Ｑを前記導体ｒに、結合
するためのプログラマブル手段を含む請求の範囲
第２項記載のプログラマブル記憶／論理アレイ。 ７ 前記第１および第２のゲート素子が反転素子
である請求の範囲第２項記載のプログラマブル記
憶／論理アレイ。 ８ 前記第１および第２のゲート素子が非反転素
子である請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 ９ 前記Ｓ導体をＱ導体に、およびＲ導体をＱ導
体に、結合するための手段がプログラマブルゲー
トである請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 １０ 前記プログラマブルゲートが反転または非
反転素子を通じて前記Ｓ導体をＱ導体に、Ｒ導体
をＱ導体にプログラマブルに結合するための手段
を含む請求の範囲第１１項記載のプログラマブル
記憶／論理アレイ。 １１ 行導体の選択されたものを行セグメントに
セグメント化するためのプログラマブル行接点
と、 列導体の前記サブセツトの選択されたものを列
セグメントにセグメント化するためのプログラマ
ブル列接点手段とを含む請求の範囲第１記載のプ
ログラマブル記憶／論理アレイ。 １２ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第１３項記載のプログ
ラマブル記憶／論理アレイ。 １３ 列導体の各サブセツトが記憶素子を含む少
なくとも１つの関連するセル回路を有する請求の
範囲第１項記載のプログラマブル記憶／論理アレ
イ。 １４ 行導体の選択されたものを行セグメントに
セグメント化するためのプログラマブル行接点
と、 列導体の前記サブセツトの選択されたものを対
応するサブセツトの列セグメントにセグメント化
するためのプログラマブル列接点手段 とを含む請求の範囲第１１項記載のプログラマブ
ル記憶／論理アレイ。 １５ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第１３項記載のプログ
ラマブル記憶／論理アレイ。 １６ 記憶／論理アレイにおいて (A) 互いに交差しない複数の列導体サブセツトを
含み、該複数の列導体サブセツトの少なくとも
１つの列導体サブセツトが少なくとも２つの電
気的に分離したセグメントに分割された一組の
実質的に平行な列導体と、 (B) 互いに交差しない複数の実質的に平行な行導
体であつて、該複数の行導体の少なくとも１つ
の行導体が少なくとも２つの電気的に分離した
セグメントに分割された少なくとも１つの行導
体を含み、前記行導体のそれぞれが前記列導体
サブセツトの１つ又はそれ以上と結合して所望
の論理機能を実行することができる１つ又はそ
れ以上の論理素子を形成するように前記列導体
と直交する一組の実質的に平行な行導体と、 (C) それぞれが前記複数の列導体サブセツトの１
つの列導体サブセツト並びに前記複数の行導体
の１つの行導体と関連して配置され、これらの
関連した列導体サブセツト及び行導体を互いに
電気的に接続する論理回路を含んでいる複数の
セル回路と、 (D) 該セル回路の少なくとも１つに含まれ、かつ
前記関連した列導体サブセツト中の導体又は行
導体上の信号によりセツト又はリセツトされる
記憶素子と、 (E) 前記記憶素子の２進状態の表示を該記憶素子
に結合された前記列及び行導体の１つ以上に結
合する手段と、 を具備することを特徴とする記憶／論理アレイ。 １７ 各セル回路に対する前記列導体のサブセツ
トが導体Ｓ、Ｒ、ＱおよびＱを含み、各セル回路
に対する前記行導体が導体ｒを含み、 記憶素子を含む前記セル回路の少なくとも１つ
が、第１および第２のゲート素子を通じてこのセ
ル回路の前記導体Ｓを前記導体Ｑに、および前記
導体Ｒを前記導体Ｑに、それぞれ結合するための
手段と、前記セル回路の前記第１のゲートの出力
を前記第２のゲートの入力に、および前記第２の
ゲートの出力を前記第１のゲートの入力に、結合
するための手段とを含む請求の範囲第１６項記載
の記憶／論理アレイ。 １８ 前記ゲート素子がI2L素子であり、前記ア
レイがバイアス手段を電流注入のために前記セル
回路に結合する手段を含む請求の範囲第１７項記
載の記憶／論理アレイ。 １９ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体ｒを前記導体Ｓに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２０ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体ｒを前記導体Ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２１ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体Ｑを前記導体ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２２ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体Ｑを前記導体ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２３ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つがサブセツトの列セグメントに
セグメント化される請求の範囲第１７項記載の記
憶／論理アレイ。 ２４ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第２３項記載の記憶／
論理アレイ。 ２５ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体ｒを前記導体Ｓに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２６ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体ｒを前記導体Ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２７ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体Ｑを前記導体ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２８ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体Ｑを前記導体ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２９ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つが対応するサブセツトの列セグ
メントにセグメント化される請求の範囲第１６項
記載の記憶／論理アレイ。 ３０ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第２９項記載の記憶／
論理アレイ。 ３１ 列導体の各サブセツトが記憶素子を含む少
なくとも１つの関連するセル回路を有する請求の
範囲第１６項記載の記憶／論理アレイ。 ３２ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つが列セグメントにセグメント化
される請求の範囲第３１項記載の記憶／論理アレ
イ。 ３３ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第３２項記載の記憶／
論理アレイ。 関連特許に対する言及 本出願は米国特許第4068214号に関連しており、
この米国特許は参照として本出願に組み入れられ
るものとする。 開示の背景 本発明はデイジタルシステムの分野に関し、詳
しくいうと、デイジタルシステムを実現するため
のデバイスに関する。 超LSI（VLSI）回路（超大規模集積回路）技術
の出現はコンピユータ設計者に新たな機会を提供
し、新しい設計の問題を持ち出している。この技
術はマイクロプロセツサのような高容積の構成要
素の価格を相当に減少させる見込みがある。しか
しながら、見込まれた経済性は通常設計の技術を
使用するより大型のコンピユータにおいては達成
できない可能性がある。何故ならば、通常の技術
を使用して特定の超LSIチツプを設計するのに必
要な時間および価格が非常に高く（例えば、１年
および100000ドル程度は珍しくない）、そしてそ
のようなコンピユータの製造に必要な各超LSI素
子の数は比較的少ないので単価が非常に高くなる
からである。従つて、種々のデイジタルサブシス
テムを実現するように特定化できる汎用超LSIチ
ツプが非常に望まれており、特に通常のROM
（リード・オンリー・メモリ）プログラミングに
類似する態様で特定化が行なえるものが非常に望
まれている。 超LSI技術を利用する従来技術の方法はプログ
ラマブル論理アレイ（PLA）回路の開発によつ
て例示される。伝統的なPLAはその入力から多
数のプール出力を発生する組合せ回路である。こ
れはプール関数のミンターム（minterms）では
なくてインプリカント（implicants）が記憶され
るという点でのみROMと相違し、従つてすべて
の入力組合せに対して１ワードの記憶装置を有す
る必要がない。このPLAは通常２つのアレイの
形式で実現される。すなわち、入力データに基づ
く選択されたコンジヤンクシヨン信号（インプリ
カント）を形成する「AND」アレイと、正しい
出力を形成するようにコンジヤンクシヨン信号を
組み合せる「OR」アレイである。アレイは、コ
ンジヤンクシヨンラインが各入力の１、０、また
はどちらでもないによつてゲートされるかを、な
らびに出力ラインがコンジヤンクシヨンラインに
応答するか否かを、それぞれ選択する（メークー
ブレーク接続を介して）ことによつて、プログラ
ムされる。これらはROMの場合のようにダイオ
ード接続と考えてもよい。 大部分のコンピユータの設計においては、
PLAを使用する機会は殆んどない。何故ならば
同じ少数組の入力信号の複雑な関数であるいくつ
かの信号を有することは稀であり、また生じる大
部分のケースはROMで実現できるからである。
大規模な組合せPLAは使用できる入力の数を抑
制するピンの制限のために使用できない。ピンの
制限に答えて、若干のPLAはチツプにフリツプ
フロツプを加え、典型的なステート・マシン形式
で出力から入力へフイードバツクを行なつてい
る。これらPLAは非常に広い広用範囲において
使用できるけれど、これらはあまりに少なすぎる
フリツプフロツプしか有しない難点があり、また
ANDおよびORアレイにおける論理電位の利用効
率が悪いという難点がある。デイ・エル・グリヤ
に対する米国特許第3816725号第3818452号および
第3849638号はPLAの使用に対する従来技術の解
決策を例示するものである。 本発明の１つの目的はデイジタルシステムに対
する汎用論理素子を提供することである。 他の目的は複数出力の、組合せおよび逐次の、
同期および非同期回路を実現するための論理アレ
イを提供することである。 さらに他の目的は独立の機能を実行するための
複数のセクシヨンに分割できる論理アレイを提供
することである。 さらに他の目的はプログラマブルである汎用論
理アレイを提供することである。 さらに他の目的は機能に関して密にパツクされ
るプログラマブル論理アレイを提供することであ
る。 発明の概要 簡単に説明すると、本発明の記憶／論理アレイ
（SLA）はアレイ内に少なくとも１つの記憶素子
を含む論理アレイである。このSLAは通常の集
積回路技術を使用して単一のチツプに形成でき
る。 １つの形式においては、SLAは一組の実質的
に平行な列導体と、この列導体と直交しかつその
上にある一組の実質的に平行な行導体とを有する
一般形式のプログラマブル論理アレイ（PLA）
を有するものでよい。このSLAに対する入力お
よび出力接続はアレイのエツジにおいて行なわれ
る。このアレイにおいて、交差しないサブセツト
の行および列導体の重合する部分は複数のセル回
路の１つと関連している。その上、このSLAに
おいては、１つまたはそれ以上のセル回路がセツ
ト−リセツトフリツプフロツプのような記憶素子
を含む。プログラマブル接点がセル回路に設けら
れており、それによつてそれぞれのセル回路はそ
れらの関連する行および列導体に選択的に結合で
きる。種々の記憶素子をそれらの関連する行およ
び列導体に選択的に結合するためのプログラマブ
ル接点も設けられている。 別の形式においては、このSLAはプログラマ
ブルではなくて、特定の機能を実行するように適
合されたカスタム（顧客）アレイであつてもよ
い。この後者の形式はプログラマブルSLAと実
質的に類似であり、非結合のセル回路と記憶素子
がアレイから除去されているだけである。プログ
ラマブルではないけれど、この形式はプログラマ
ブル形式の他の特徴のすべてを有する。 実際には、従来技術のPLAのANDアレイおよ
びORアレイは一緒に折られており、従つて入力
ラインおよび出力ラインは単一アレイにおいて交
互している。これは次の２つの効果を持つ。すな
わち、第１はかなりの数の記憶素子を上部に過度
の入力／出力ルート割当て空間なしに含むことが
できるということであり、第２はアレイの行（コ
ンジヤンクシヨン信号）がこのアレイのより小さ
な部分を介して変数を運ぶことができる複数の独
立の区分に分割できるということである。記憶素
子がアレイの列に沿つてある間隔で位置付けされ
ると、これら列は局部アクセスを有する独立の変
数に分けることができる。これら要因の結果とし
て、SLAはPLAとは全く異なつた態様で使用で
きる。アレイの部分部分は、例えば一方の上部コ
ーナーを加算器を構成するために使用し、他方の
上部コーナーを逐次制御のために使用し、下部の
行をレジスタ構造のために使用するというよう
に、独立のタスクのために使用できる。従来技術
のPLAと比較して、この方法は１つのアレイに
非常に高密度に論理を詰め込むことができ、また
より複雑な機能の実行を可能にする。 これら構成によれば、SLAはROMに制御プロ
グラムを有する通常のマイクロプロセツサよりい
くつかの理由のために迅速である。第１は、標準
のプロセツサにおけるデータ経路は代表的には特
定の応用装置の要求に正確には合致せず、半端な
サイズのデータフイールドを抽出し、組合せるの
に余分のプログラムステツプを必要とするのに対
し、SLAは変化するデータサイズに容易に適合
し得る。第２は、プロセツサの外部のROMチツ
プにおける制御情報の記憶は特にテスト／ブラン
チ状態において、チツプ内部の遅延より非常に長
いチツプ間遅延時間のために、余分の遅延を必要
とする。第３は標準のプロセツサは一般に一度に
１つの動作（アクシヨン）しか実行できないが、
SLAは同時の動作を容易に実行できる。マイク
ロプログラムマシーンの速度におけるこれら問題
は、(a)いくつかのプロセツサを並列に使用するこ
とによつて、(b)特殊のデータ経路を持つカスタム
プロセツサを構成することによつて、あるいは(c)
ROMをプロセツサチツプに組み入れることによ
つて、克服することができるけれど、これら技術
はマイクロプログラムによる解決方法の利点であ
る価格の低減に反することになる。従つて、
SLAはより高い性能を必要とする応用装置に対
して、特に異常なデータ経路が含まれているとき
に、特に使用される。 【図面の簡単な説明】 本発明の上述の、および他の目的、種々の特
徴、ならびに本発明それ自体は添付図面とともに
以下の記載を読むことによりさらに十分に理解で
きる。 第１図は本発明によるプログラマブル記憶／論
理アレイ（PSLA）をブロツク図形式で示す。 第２図はPSLAのプログラマブル表示を示す。
この図は、括弧によつて列と行のセグメント化を
例示する。又、この図は列と行の交差点を表わす
各ブロツクの中に入れることが出来る表示を示
し、各表示はこれらの交差点において実行出来る
動作を示す。 第３Ａおよび３Ｂ図は代表的同期逐次マシーン
の状態図ならびにそのマシーンのプログラム
SLAのインプリメンテーシヨンの表示をそれぞ
れ示す。この図には以下の第２図の説明に関連し
て更に定義する第２図の表示が記入してある。 第４Ａ，４Ｂおよび４Ｃ図は代表的非同期逐次
マシーン、そのマシーンのペトリ・ネツト仕様、
ならびにそのマシーンのプログラムSLAのイン
プリメンテーシヨンの表示をそれぞれ示す。 第５Ａおよび５Ｂ図は４入力アービツタ（裁定
装置）をブロツク図形式で、ならびにそのアービ
ツタのプログラムSLAのインプリメンテーシヨ
ンをそれぞれ示す。 第６図は２つの補数加算器システムのプログラ
ムSLAのインプリヌンテーシヨンを示す。 第７図は代表的PSLAに対する最小長さ行セグ
メントをブロツク図および概略図形式で示す。 第８図は代表的PSLAに対するセル回路をブロ
ツク図形式で示す。 第９図は第８および８Ａ図のセル回路の論理素
子ブロツクを代表的I2L回路構成に関係付けるも
のである。 第１０図は第８図の代表的セル回路の論理回路
に対するプログラム構成を概略形式で例示する。 好ましい実施例の記載 第１図はプログラマブル記憶／論理アレイ
（PSLA）１０の一部分を概略形式で示す。この
図においては、一組の列導体（互いに交差しない
サブセツトCi，Ci+1を含む。ここで各サブセツト
は本実施例では２つの導体を含む）は一組の行導
体（互いに交差しないサブセツトrj，rj+1を含む。
ここで各サブセツトは本実施例では１つの導体を
含む）に対して直交して配置されている。PSLA
はまた、４つの実質的に類似のセル回路CNi,j，
CNi+1,j，CNi+1,j+1，CNi,j+1を含むものとして図
示されており、各セル回路は１つの記憶素子
（SE）と１つの論理回路（LN）を含み、そして
下に書かれた添字によつて指示された列および行
導体のサブセツトと関連している。各セル回路は
また、記憶素子および論理回路を行および列導体
に選択的に結合するためのプログラマブル接点
（第１図に小さな正方形によつて指示されている）
を含む。行および列導体はまた、それぞれの行お
よび列導体を区分する（セグメント化する）のに
選択的に仕様できるプログラマブル接点を含む。 第１図の代表的実施例において、PSLA１０は
各列サブセツトに２つの導体を有しかつ各行サブ
セツトに１つの導体を有するものとして図示され
ており、各セル回路は１つの記憶素子および１つ
の論理回路を含む。記憶素子は２つのゲートと１
つの関連するクロス結合回路を含む。クロス結合
回路は記憶素子をセツト−リセツトフリツプフロ
ツプとして、あるいは単一の動作ゲートとして、
あるいは不作動状態としてプログラマブルに構成
できる。その上、行および列導体はすべてのセル
回路において区分できる。他の実施例において
は、これらパラメータは容易に変化できる。例え
ば、第７−１０図と関連して後記する実施例にお
いては、各列サブセツトに４つの導体があり、各
行サブセツトには１つの導体がある。その実施例
においては、行は４つの列ごとにプログママブル
に区分でき、また列は16の行ごとにプログラマブ
ルに区分できる。 PSLA１０は論理素子として次の特徴を有す
る。 (i) 各論理列は複数の導体とフリツプフロツプ
（このフリツプフロツプはある場合には動作せ
ず、その結果この列はメモリなしである）のよ
うな１つの記憶素子によつて実現されるブール
変数である。 (ii) 各行は単一の導体によつて実現されるインプ
リカント、またはコンジヤンクシヨンタームで
ある。 (iii) 行の入力は、(a)列変数、(b)その補数、あるい
は(c)変数に対する接続なしのいずれかでよい。
これら入力はANDを取られて行の値をつくる。 (iv) 列の入力は、(a)列変数の行セツトの値、(b)行
リセツトの変数、あるいは(c)行が接続されてい
ないのいずれかでよい。 (v) 行はＸ列（例えばＸ＝４）ごとに設けられた
ブレーク点で随意に分割できる。 (vi) 列はＹ行（例えばＹ＝16）ごとに設けられた
点において随意に分割でき、各区分に対して独
立のフリツプフロツプが動作する。 種々の列は適当なインターフエース・ドライバ
によつてPSLAチツプ入力および出力ピンに接続
される。この相互接続は通常のものでよく、従つ
てここでは詳しくは記載しない。 第２図は各ブロツクがアレイのセル回路を表わ
すプログラムされたPSLA１０の表示を示す。列
は参照のため左から右へ番号が付けられており、
また行は頂部から底部へ番号が付けられている。 列４−６はアレイに対する内部変数を表わす。
列７は内部変数（フリツプフロツプ）に対する入
力を表わし、列８は内部変数に対する出力を表わ
す。これら列は入力および出力ドライバによつて
それぞれ外部回路に結合されてもよい。 セル回路の論理回路部分のその関連する第２図
における列および行セグメントの列および行導体
に対するプログラム結合は対応するブロツクの次
の表示法によつて指示できる。以下の表示法は各
状態を示すものではなくて、アレイにおける行と
列の各交差点で行なわれる相互作用を実施するた
めに必要な構成を示すものである。すなわち下記
α、β、γは各交差点で行なわれる所望の相互作
用を実行するための構成を示す。ここにαは列信
号が行を駆動することを表わし、βは行信号が列
を駆動することを表わす。又γは列に記憶素子が
存在しない場合に交差点での列と行の相互作用を
表示する（γ＝０又は１で列は行を駆動し、γ＝
＊で行が列を駆動）。 第１０図は第８図のトランジスタTA，TB，
TC，TDのプログラマブル接点３６，３７，３８
及び３９の接点の選択により実現できる行と列の
結合条件を示す。このような選択は例えば接点マ
スクを通して高エネルギーの熱を選択した接点に
照射して焼去するとか、逆に接点マスクを通して
蒸着して導通させるとかの任意の方法により実現
できる。 ＊は第１０図のように列と行が記憶素子なしに
相互作用することを示す、Ｓ，Ｒは行が列に対し
て記憶素子を介して相互作用することを表わし、
Ｓは第１０図の様に行にブール１が入力すると記
憶素子がセツトされて列にブール１を保持するこ
とを表わし、Ｒは行にブール１が入力すると記憶
素子がリセツトされて列にブール０を保持するこ
とを表わす。第８図及び第１０図では＊とＳは同
一の結合（接点３６は導通）を表わすが、これら
＊とＳは上記のように相互作用が違う。 ０，１，０Ｓ及び１Ｒの表示は同じく行と列の
相互作用を示す。 表示０，１は記憶素子を有する又は有しない列
の行に対する相互作用を示す。 ０は第１０図の様に列のブール０の条件が行に
対するAND入力の一つになることを示し、それ
により行はAND論理操作を行なう。第８図では
０はプログラマブル接点３９が導通し、他の接点
３６，３７，３８が開放すなわち非導通である。 表示１は第１０図のように列のブール１の条件
が行に対するAND入力の一つになり、それによ
り行はAND論理操作を行なう。第８図ではプロ
グラマバブル接点３８が導通し、他の接点３６，
３７，３９が開放すなわち非導通である。 表示０Ｓは第１０図のように列のブール０の状
態が行のAND入力の一つになり、それにより
AND論理操作で記憶素子をセツトして列にブー
ル１を保持することを表わす。第８図ではプログ
ラマブル接点３６，３９が導通し、他の接点３
７，３８が開放すなわち非導通であることに相当
する。 表示１Ｒは第１０図に示すように列のブール１
の状態が行の一つの入力になり、それにより
AND論理操作により記憶素子をリセツトして列
にブール０を保持することを表わす。第８図では
プログラマブル接点３７，３８が導通し、他の接
点３６，３が開放、すなわち非導通であることに
相当する。 このように第１０図は列と行の所望の相互作用
を得るために必要な結合を表わす。 第３Ｂ図、第４Ｃ図、第５Ｂ図及び第６図はい
ずれもこの約束に従う。以下に詳しく例示する
が、例えば第３Ｂ図において、行r0は初期設定で
ブール１が入力すると、状態を表わす列S0，S1の
記憶素子は表示Ｒ，Ｒに従つていずれもリセツト
され、列S0，S1にそれぞれ０，０を保持する。行
r1の列S0，S1のそれぞれ０，０（０Ｓの左側）は
この状態を表わしている。ついで行r1では、クロ
ツク列に入力１且つｘ列に入力１のとき列S0の記
憶素子は表示０Ｓに従つてセツトされ、列S0の出
力は０から１に変わり保持され、又列ｕは１Ｒに
従つてリセツトされ出力は０に保持され、列ｕは
今や０であるので他の行の動作は同じクロツクで
は生じない。クロツクが０になるとr6に示すよう
に列ｕは０Ｓに従つて再びセツトされて１Ｒの状
態に戻り、次のクロツクを待つて他の行の動作を
可能にする。以下他の行の記号も同様な遷移の指
示を表わしている。 (1) メモリを有する（すなわち、記憶素子、また
は動作するフリツプフロツプを有する）列セグ
メントに関連したセル回路に対するα、β。こ
こでαは１，０またはブランク（無接続）であ
り、またβはＳ，Ｒまたはブランク（無接続）
である。 α、β＝（ブランク、ブランク）はセル回路
の論理回路が完全にアレイに接続されていない
ことを示す。 α、β＝（１または０、ブランク）は列セグ
メントが特定の値を引き受ける場合にのみ行が
作動されるということを示し、この場合にはセ
ル回路はメモリなしのセル回路として機能する
（セル回路は他のセル回路に動作するフリツプ
フロツプを有する列セグメントの一部分である
けれど）。 α、β＝（ブランク、ＳまたはＲ）は行導体
が作動されたときに列セグメントの任意の動作
するフリツプフロツプにセツトまたはリセツト
動作が与えられるということを示し、この場合
には任意のそのような動作するフリツプフロツ
プがセツトまたはリセツトされる。 α、β＝（１Ｒまたは０Ｓ）は上に定義した
複合状態を示し、これらの場合には列セグメン
トにおける任意の動作するフリツプフロツプが
トリガされる。 (2) メモリなしの（すなわち、不動作のフリツプ
フロツプを具備する）セル回路に対するγ。こ
こでγは１，０，＊またはブランク（無接続）
である。 γ＝（ブランク）はセル回路が行および列導体
に結合されないことを示す。 γ＝（１または０）は関連する列が特定の値を
取る場合にのみ、すなわち、ブール１または０
状態が列に対して検出される場合にのみ行が作
動されることを示す。 γ＝（＊）は＊が列に現われるすべての行の状
態のブールORとして列が機能することを示
す。 行および例のセグメント化は第２図に対する表
示法においては括弧によつて示されている。例え
ば、列４および５はそれぞれ２つのセグメントに
分割され、第１のセグメントは行１−３を含み、
第２のセグメントは行４−７を含む。同様に、行
５および６はそれぞれ２つのセグメントに分割さ
れ、第１のセグメントは列１−５を含み、第２の
セグメントは列６−１０を含む。 単安定フリツプフロツプとしての列のプログラ
ミングは第２図の列１−３に対しては△0，△1お
よび△2によつてそれぞれ示される。これら列の
うちの任意のものが行の１つによつて結合された
内部変数により状態１にセツトされた後、その列
は、それぞれの列に結合された外部単安定回路に
よつて決定されるある時間長（△0，△1または△
２）の後、状態０に戻る。そのような列はそれら
の特有の遅延が外部構成要素によつて制御される
遅延素子として機能する。 アレイはまた、外部アービツターに接続された
列９および１０（メモリなしの）を含む。行によ
つて作動されてそれらのそれぞれの状態１になる
と、アービツターは裁定された列の１つだけが一
度にブール状態１を取ることを確実にする。従つ
て、裁定された列の１つが既に状態１にある場合
には、他の列は、第１の列が行の動作によつて状
態０に変わるまで、状態１を取ることができな
い。アービツターは上記参照として組み入れられ
た米国特許に詳しく記載されているように争いの
解決のために設けられている。 PSLAのプログラミングはアレイに対する入力
および出力の仕様、列および行をセグメントに分
割する必要についての仕様、どのセグメント化さ
れた列がメモリを有し、どれがメモリを有しない
かについての仕様、ならびにアレイの種々のセル
に対するプログラミングの仕様を必要とする。
PSLAは非同期逐次マシーンおよびペトリ・ネツ
トを実現するのに使用できる。SLAは本質的に
は非同期デバイスであるけれど、アレイに対する
プログラムにクロツク信号を明白に組み入れるこ
とによりクロツク同期回路が実現できる。典型的
な同期および非同期のインプリメンテーシヨンが
以下に示される。 例 １ 同期逐次マシーン 第３Ａ図は状態マシーンの典型的状態図を示
す。このマシーンではS1，S0が状態変数であり、
ＸおよびＺが入力および出力変数であり、そして
「int」が初期設定入力（intの１はマシーンを始
動状態におく）である。第３Ｂ図は対応する
PSLAのインプリメンテーシヨンを示す。第３Ｂ
図において、行ｒ０は初期設定を実行し、行ｒ１
−ｒ４はマシーンの状態の変化を生じさせるマシ
ーンの遷移を実現する。行ｒ５は出力Ｚを、マシ
ーンが状態１１にあるときに、１であるように設
定する。列ｕはクロツク入力とともに遷移をクロ
ツクに同期させる。行ｒ６はクロツク信号が０で
あるときに列ｕを１にセツトする。遷移は作動す
るためには列ｕおよびクロツク入力の両方が１で
ある必要があり、また作動の行為における遷移は
ｕをリセツトするので、マシーンのせいぜい１つ
の遷移がクロツクパルスに応答して生じるだけで
ある。 第２図に関連して説明した表示を例示するため
に、第３Ｂ図の行ｒ０ないしｒ６とS0に関連して
α及びβの値を表１に示す。第３Ｂ図の行と列の
交差点に関連したα及びβの値は行と列の間の相
互作用を示す。 Ｓ又はＲを有する列セグメントはその中にメモ
リーを含み、第２図ではメモリーを有する列と呼
ばれる。こうした列セグメントは１個以上の記憶
素子を含む、記憶素子の場所は、アレイの物理的
な構成及び導通及び非導通として選択した特定の
プログラマブル接点に依存して、列セグメントに
添つた任意の行列交差点でありうる。かかる列セ
グメントではただ１個の記憶素子が必要であるが
２個以上あつても良い。２個以上の記憶素子が存
在する場合にはそれらは同時にセツト及びリセツ
トされて同じ状態を表わす。したがつて、列の状
態を表わすと言える。行が列に作用して記憶素子
の状態を変化させる場合には、列の状態はセツト
又はリセツトされる。 本発明の非プログラマブルな具体例では、メモ
リーを有する列セグメントあたりただ１個の記憶
素子を使用することにより効率化が実現出来る。
プログラマブルな論理アレイ（PSLA）では記憶
素子は各列又は列セグメントの選択された交差点
に予め存在している。例えば、記憶素子は列セグ
メントと行との各交差点か、又は４個置きの、又
は８個置きの各交差点に配置できる。本発明の
PSLAでは、ユーザーはメモリーを有する列セグ
メントにおける記憶素子の１個を残して全ての記
憶素子の接続を切るか、又はその列セグメント中
の全ての記憶素子を並列に接続し得る。 【表】 表１においてαのブランクは例に行が接続され
ていないことを表わし、従つて列に信号があつて
も行に反応は出ない。αは列信号が行を駆動する
ことを表わし、又βは行信号が列を駆動すること
を表わす。αとβの作用により具体的な説明は第
８図と関連して後で行なう。表１のβの欄のＲは
行の信号が列セグメントS0に関連した記憶素子を
リセツトすることを意味し、その列セグメントS0
に結合された全ての記憶素子をリセツトする。β
の欄のＳは行の信号が列セグメントS0に結合され
た記憶素子をセツトすることを示し、その列セグ
メントS0に結合された全ての記憶素子をセツトす
る。第３Ｂ図においては、列S0は区分（セグメン
ト化）されていない。従つて、β欄にＲのあるro
ないしｒ６のどれかに信号があると、列S0の記憶
素子はリセツトされる。同様に、β欄のＳのある
roないしｒ６のどれかに信号があると、列S0の記
憶素子はセツトされる。 次に、第２図に連して述べた表示γの使用法の
説明をするに、第３Ｂ図において列セグメント
（この場合アレイは分割されていないので列全体
をセグメントと考えて良い）にＲ又はＳがあると
その列はメモリーを有する例セグメントと考えら
れ、従つて、α及びβ表示が各行と列の相互作用
を定義するのに使用される。しかし、もしも列セ
グメントがＲ又はＳの表示を有しなかつたら、列
セグメントはメモリーを有しないものとなり、従
つて、γ表示が列セグメントとroないしｒ６のお
のおのの相互作用を表示するのに使用される。例
えば、表２は行ｒ１と列ｕ、クロツク、S1，S0，
Ｘ，Ｚとの交差点において実行される動作を挙げ
ている。第３Ｂ図には列ｕ，S1，S0に表示Ｓ又は
Ｒを有するのでこれらの列はメモリーを有する。
一方列ｕ、クロツク，Ｘ，Ｚ，int（初期化）には
メモリーがないので、これらの列の行に対する関
係はγ表示を使用して記述される。 【表】 第３Ｂ図に使用した表示の意味は第２図に関連
して説明した通りである。表１及び表２の表示は
マシーンの状態を表わさないが、列セグメントと
関連した各行と列の相互作用（相互関係）の性質
及び記憶素子及び／又は論理回路の性質を表わ
す。つまり、これらの信号はアレイの特定箇所の
機能作用の性質を表わす。従つて、これらの信号
は状態を表わさない。アレイの状態（メモリーを
有する列セグメントの状態よりなる）はアレイの
入力端子に印加される入力信号により定まる。こ
れを更に例示するに、表３は第３Ｂ図の行ｒ５と
全ての列の相互結合を示す。 【表】 【表】 表３において、行ｒ５と列Ｚの相互作用はブー
ルORである。行ｒ５から列Ｚへの入力は１つだ
けである特別な場合であるから、列Ｚからの出力
は単純に行ｒ５の状態を反映している。列Ｚの全
ての他の行との交差点に対してγがブランクであ
ることは、他の行が列Ｚに機能的に結合されてい
ないことを意味する。もし他の行、例えばｒ４に
＊があれば、行ｒ４，ｒ５の信号のブールORを
反映することになる。 第３Ｂ図の行ｒ１の列S0との相互作用はこの列
の記憶素子が行ｒ１の信号によりセツトされるべ
きことを要求している。第３Ｂ図に示されたアレ
イは「クロツク」と表示された列に供給されるク
ロツク信号により駆動される。列クロツクの信号
と各行ｒ０〜ｒ６との相互作用はこれらの行と列
クロツクとの交差点のブロツクに記入されたγ表
示により定まる。従つて、クロツク信号と行ｒ０
の間には相互作用はない。第２図の記載には、交
差点でγがブランクであるということはセル回路
がその交差点の行導体及び例導体に結合されてい
ないことを意味する。同様に行ｒ５と列クロツク
交差点は行ｒ５に何らの作用も生じない。一方行
ｒ１からｒ４はブランクでなく、従つてクロツク
信号はこれらの列に何らかの作用を及ぼす。行ｒ
１は列クロツクに表示１を有する（γは１）。こ
れは行ｒ１が列クロツクに所定の値（すなわちブ
ール値１が存在し、その他の列ｕ，S1，S0及びＸ
に他の所定の条件が存在する）を取るときに動作
することを示す。列クロツクがブール値１の場合
には例えば行ｒ１はブールANDゲートとして働
き、もしも列ｕが１，S1が０，S0が０及びＸが１
ならば、真値１となる。つまり行ｒ１はブール論
理式でその行と各列との交差点に記入されている
表示（α又はγ入力）通りの列入力の時にのみ真
値となる。Ｒ及びＳ表示は行と関連したα及びγ
条件が満たされた場合にのみ動作する。従つて、
行ｒ１と関連したα及びγ条件が第３Ｂ図の場合
には、列ｕと関連した記憶素子がリセツトされ
（列ｕのβはＲ）、又列S0に関連した記憶素子はセ
ツトされる（列S0のβはＳ）。 セツト及びリセツト動作は特定の行が結合され
ている列の各々に結合された記憶素子内で行なわ
れる。従つて、行がそれに結合されている列の
各々との交差点にあるα及びβにブール入力信号
を有すると、その行はブール値１を与え、それに
よりその行との交差点の各列の記憶素子をリセツ
ト又はセツト（もし適当なら）する。行のセツト
及びリセツト入力導体は第３Ｂ図の列の全長に亙
つて延びている。従つて、列に交差する任意の行
の信号はβがＳであるかＲであるかに依存して列
に結合された記憶素子をセツト又はリセツトす
る。この点は各列に対するサブセツト内の４本の
導体とその機能を説明する第８図に関連して以下
に詳しく説明する。全てのフリツプフロツプは同
一のＳ及びＲ導体により駆動されるから、それら
は常に同一の状態を表わす。従つて同一列セグメ
ント内の異なつたＱ，Ｑ導体は異なつたフリツプ
フロツプにより駆動されるけれども同じ状態を示
す。 この逐次マシーンのPSLAインプリメンテーシ
ヨンの重要な一面はマシーンの正式の仕様の各構
成要素がSLAプログラムの別個の構成要素によ
つて実現されるということである。かくして、仕
様の正式レベルで状態マシーンに変更が行なわれ
ると、SLAプログラムにおいてどのような変更
が必要とされるかが瞬時に明らかとなる。例え
ば、第３Ａ図のマシーンが、状態ＢがＣの代りに
今出力状態でありかつ状態Ｃからの０遷移が状態
Ｂの代りに状態Ｃに進むように、変化される場合
には、新しいマシーンに対するプログラムは、行
ｒ３を削除し、かつ行ｒ５が状態１１の代りに01
を検出するように行ｒ５を変化させることによつ
て、得ることができる。 例 ２ 非同期逐次マシーン 第４Ａ図は距離ｌだけ離れて配置された検出器
ＸおよびＹを使用するコンベヤベルトから短かい
棒を選別する非同期マシーンを示す。この非同期
マシーンの正式使様は第４Ｂ図にペトリ・ネツト
により示されている。遷移t1−t5は次のように定
義される。 t1−棒が検出器領域に入る t2−より長い棒 t3−次の棒の検査に進む t4− １より短かい棒 拒否し、次の棒の検査に進む t5−拒否された棒が受箱に達する ペトリ・ネツト仕様はPSLAにおいて実現でき
（第４Ｃ図に示すように）、従つて単一のまたは一
群の行が各ペトリ・ネツト遷移に対応し、そして
各入力および出力ポート、ならびに内部位置が列
に対応する。列ｍはアービツターとともに、遷移
t2およびt4間に起り得る争い（競合状態）、棒が
１の単位長さに非常に接近しているときにマシー
ンが対面し、かつマシーンがそれを通すかあるい
は拒否するかを決定しなければならない状態、を
解決する。この種類の状態は任意の検査装置にと
つて基本的なものである。通常の方法で設計され
た非同期マシーンはそのような状態において誤動
作する可能性がある。何故ならば、これら状態は
アービツターの使用を要求するからである。この
点に関して、PSLAは非同期マシーンに対して明
らかにすぐれた回路を提供する。アービツターを
行の代りに列に接続することは、アービツターが
アービツター回路のより良き利用をもたらすアレ
イ内の任意の行から使用できるという利点があ
る。その上、同じアービツターがアレイ内の１つ
の場所における争いを解決するために、およびア
レイのどこか他の場所での他の争いを解決するた
めに一度に使用できる。ただし、これはこれら２
つの争い場所が時間的に重合しない場合である。 アービツターは本質的に事象の相互排除を実現
する。より大きなアービツターは適当なPSLAプ
ログラムを使用するより小さなアービツターで構
成できる。一例として、第５Ａ図は４入力アービ
ツターをブロツク図形式で示す。第５Ｂ図は３つ
の２入力アービツターを使用するこのアービツタ
ーのPSLAインプリメンテーシヨンを示す。 第４Ａ，４Ｂ，４Ｃ、及び６図は本発明の非同
期動作を示す例であり、第３Ａ及び３Ｂ図の同期
動作、すなわちクロツクを使用する動作とは対照
をなす。第４Ｂ図は第４Ａ図の装置の非同期動作
を示すペトリ・ネツトを表す。第４Ｂ図は５つの
事象t1、t2、t3、t4、t5を示す。ペトリ・ネツトは
非同期動作のモデルを与える。第４Ｂ図のペト
リ・ネツトは棒の長さを測定するための第４Ａ図
に示した装置の動作をモデル化したものである。
第４Ｃ図は従つて第４Ｂに示したペトリ・ネツト
のSLAアレイの具体例を示す。 第４Ｃ図に示したSLAアレイの具体例は９つ
の行を有する。12の列は初期化信号「int」、及び
装置が受け入れる短い棒の長さに等しい距離ｌだ
け隔離されたｘセンサ及びｙセンサの状態を示
す。列Ｚは短か過ぎる棒の排除の完了を示し、列
ａ、ｂ、ｃ、ｐ、及びｑはペトリ・ネツトの場所
（円で囲んだ部分）を示し、各々はペトリ・ネツ
トが工程ないし事象の中間の各時刻における装置
の状態を表わしているように、事象の間の装置の
状態を表わしてる。ペトリ・ネツトの円内の点は
その状態が真なことを表す。第４Ｃ図では、列
ａ、ｂ、ｃ、ｐ、及びｑはある事象が起きたとき
の装置の状態を示すための記憶素子を含んでい
る。列ｑは実際に出力を生じてゲート（第４Ａ
図）を作働させて短すぎる棒を排除する。列ｍは
棒が距離ｌよりも大きいか等しいことを記憶す
る。これはｘ、ｙセンサーが同時に棒を検出した
ことを表示するところの列ｘ、及びｙの同時に真
になつたためである。 これは棒がｌ以上の長さのときに起きる。そこ
で第３行は真となり、ｍをセツトする。 最後の２列に設けたアービツターは事象t2（棒
が長さｌ以上であること）と事象t4（棒の長さが
ｌより短いこと）との間を仲裁する。アービツタ
ーは棒がほぼ長さｌに等しいときに棒を受け入れ
るべきか、排除すべきかを判断する。アービツタ
ーはただ一つの信号、すなわち受け入れ（合格）
信号又は排除信号をゲートの制御のために送出さ
せる。アービツターは米国特許第4038214号に詳
しく記載されている。アービツターは第４Ａ図の
非同期装置の性質により必要となるが、本発明の
主題ではない。第４Ｃ図の記憶／論理（SLA）
アレイは第４Ａ図の装置を実行する。 例３−２の補数加算器 第６図は単一のPSLAにおける完全なデイジタ
ルサブシステム、この例ではアキユムレータレジ
スタを備えた２の補数加算器ユニツト、のインプ
リメンテーシヨンを示す。プログラムアレイの初
めの５行はアキユムレータA0−A3と外部データ
母線Z0−Z3間にデータを転送する能力を提供す
る。行５および６は計算の第１段階において部分
和を計算し、行７ないし15は第２の段階において
キヤリヤを伝播するタスクを実行する。行16およ
び17は制御である。すなわち、行16は加算を開始
させ、行17は計算を２つの段階に分割するように
働く。 第６図に２つの補数加算器を示す目的は、上記
の表示を使用して本発明のPSLAアレイの利点を
例示するためである。第６図のアレイはその列及
び行がそれらに沿う括弧で表示されたように区分
（セグメント化）されている。第６図の構成は行
と列を区分することにより本発明に従つて密度の
向上が達成されることを示す。例えば行０は４つ
のセグメント、すなわち入力Z0、Z1、Z2及びZ3に
対するセグメントに区分されている。もしこの区
分が出来なかつたら、この同じ論理演算を行なう
のに４つの別個の行が必要となる。列も同様に分
割されて充填密度を高めている。例えば、列１は
２つのセグメント、すなわち行０〜４に対するも
の、及び行５〜８に対するものに分割されてい
る。 第６図のアレイの中に記入されている表示すな
わち相互作用は既に述べたα、β及びγと同様で
あるので説明を省略する。第６図の目的は２の補
数加算器を示すためではなく本発明のセグメント
化の可能なプログラムバブル又はカスタム記憶／
論理アレイを使用した回路で達成される利点を示
すためである。行と列の区分は単一アレイで多く
の機能を達成させるためにますます重要になつて
きている。 行および列を独立のセグメントに分割すること
はプログラムの効率的な詰め込みを提供する。例
えば、行の分割が許されない場合には、部分和計
算に対するプログラムは丁度２行の代りに2n行
を要求する（ここでｎはワードにおけるセグメン
トの数である）。同様の効率の悪さは行の分割が
許されない場合にアキユムレータレジスタを実現
する際に生じる。 各セグメントが記憶素子を有する独立のセグメ
ントに列を分割することはアレイにおいて１つの
レジスタを他のレジスタより下に構成することを
可能にする。実際問題としてそのような列の分割
なしでは、プログラムにおいて使用できる列セグ
メントの数は迅速につきてしまい、たとえ多くの
空の行があつても、それらは列セグメントがない
ためにより大きなプログラムを書くのに使用でき
ない。 好ましい実施例においては、PSLAは比較的高
速度、高密度の回路のためにI2L技術で実現され
る。比較的に高い速度は高性能（速度）を一般に
必要とするランダム論理に対してLSI回路のイン
プリメンテーシヨンを可能にする。比較的に高い
密度は単一のチツプにより大きなデイジタルシス
テムが実現されることを可能にし、その上、チツ
プの内部遅延にくらべて大きい傾向があるチツプ
間の信号伝送遅延により速度の損失を最小にする
ように作用する。T2LおよびMOSのような他の
技術もまた、PSLAの設計に適している。 一例として、PSLAチツプは256行および48列
を有するアレイに配置された12288のセル回路を
含み得る。この例において、行は16の群に分離さ
れ、第16番目ごとのセル回路が１つの記憶素子
（フリツプフロツプ）を含み、他方残りのセル回
路は記憶素子を有しない。列導体の各サブセツト
はアレイの256全部の行を垂直方向に横切つてい
る。各列導体は列の独立セグメントを形成するよ
うに記憶素子において選択的に切断できる任意の
接点を含む。行導体はチツプを水平方向に横切つ
ており、かつ独立の行セグメントを形成するよう
に４列の倍数で切断できる任意の接点を含む。か
くして最小長の列セグメントは16のセル回路を含
み、また最小長さの行セグメントは４つのセル回
路を含む。入力／出力バツフアがチツプの頂部お
よび底部の両方に位置付けされている。列の半分
は頂部においてこれらバツフアに取付けられてお
り、また他方の半分は底部においてバツフアに取
付けられている。 チツプのレイアウトは２つの金属化層を使用す
る。列導体は一方の層につくられ、行導体は他方
の層につけられる。チツプレベルのプログラミン
グは与えられたシステムに特定である単一の接点
マスクによつてなされる。PSLAに対する他のす
べてのマスクはそのPSLAで実現されるすべての
システムに対して同じである。プログラムは金属
化層に対する接点の存在および不存在に翻訳され
る。接点は論理素子を回路に接続するまたは非接
続にするために、およびセルおよびＩ／Ｏ接続を
再構成するために、使用される。 この典型的実施例において、各列に対するサブ
セツトには４つの導体Ｓ、Ｒ、ＱおよびＱが存在
する（ここでＳ、Ｒ、およびＱはブール信号を表
わし、アンダーラインはブール補数、例えばＳ＋
Ｓ＝１を表わす）。PSLAにおける各列セグメン
トは少なくとも１つのＳ−Ｒフリツプフロツプに
接続でき、そして列導体はフリツプフロツプの対
応するＳ、Ｒ、ＱおよびＱ端子と関連される。１
つの列セグメントが１つ以上の群にわたるときに
は、ＳおよびＲ導体は列セグメントの全長にわた
つているが、ＱおよびＱ導体は取付けられたフリ
ツプフロツプのＱおよびＱ端子によつて駆動され
る一群の行のみにわたる。すべてのフリツプフロ
ツプは同じＳおよびＲ導体によつて駆動されるか
ら、これらフリツプフロツプは常に同一状態にあ
る。従つて、同じ列セグメントにおける異なるＱ
およびＱワイヤは、たとえ異なるフリツプフロツ
プによつて駆動されても、同じ状態を表わす。 記憶セル（すなわち、Ｓ−Ｒフリツプフロツプ
を含むセル回路）を種々の構成に配置して列の分
割を可能にし、かつまた、種々の種類の列を実現
するために任意の接続が使用される。また、行を
独立の行セグメントに分割できるようにするため
に、任意の接続が使用される。第７図は本実施例
に対する最小長の行導体構成を示し、４列の間隔
で位置付けされた行セグメント化のための任意の
接点を有する。第７図において、行導体１６はセ
ル回路２０−２３に結合され、かつ開回路に任意
の接点２４および２６に配合されている。その
上、第７図はバイアス電圧Vinjを行導体に結合
する共通ベーストランジスタ２８を示す。この構
成は論理回路２０−２３のI2L素子に対する電流
注入器として働く。 第８図は典型的実施例の第ｉ列、第ｊ列行に対
する、記憶素子を有するI2Lセル回路を示す。第
８図におけるI2L素子のシンボルは第９Ａ−９Ｃ
図に定義されている。例示のセール回路は論理回
路LNi、ｊと、記憶素子SEi、ｊとを含む。この
実施例においては、第16番目の行（すなわち、行
１、17、33、…）ごとのセル回路だけが記憶素子
を含み、残りのセル回路は論理回路だけを含む。
このI2L実施例における各論理回路は４つの列導
体と１つの行導体との交差点に４つのトランジス
タTA、TB、TCおよびTDを含む。各トランジスタ
に関連した接点はそのトランジスタが回路に機能
的に含まれるか、あるいは排除されるかする。行
導体rjとSiおよびRi導体との交差点のトランジス
タTAおよびTBは、それらのベースが行導体に接
続されかつそれらのコレクタがプログラムブル接
点３６および３７を有するSiおよびRi導体に接
続されるように、配置されている。これらトラン
ジスタSiおよびRi導体に関してワイヤードNOR
回路を実現する。QiおよびQiワイヤと行導体rjと
の交差点において、トランジスタTCおよびTDの
コレクタは行導体に接続され、またそれらのベー
スはQiおよびQi導体に接続されている。これら
トランジスタの助けにより、行導体rjはQiおよび
Qi入力のNOR機能を実現する。１が検出される
べきであるときに（接点３８を通じて）Qi入力
を選択し、かつ０が検出されるべきであるときに
（接点３９を通じて）Qiを選択することによつ
て、行導体rjは列状態のAND機能を実現するよ
うになし得る。 第８図のセル回路における記憶素子はセツト−
リセツトフリツプフロツプならびに種々の方法で
セルが列を終端させるようにする後記する任意の
接続を実現するのに適した論理素子を含む。記憶
素子はＳ導体とＱ導体を結合する第１のトランジ
スタT1、Ｒ導体とＱ導体を結ぶ結合する第２の
トランジスタT2、ならびに任意の接点４６およ
び４９を有するクロス結合導体を含む。トランジ
スタT1およびT2ならびに関連する電流注入器T3
およびT4はフリツプフロツプを構成する。トラ
ンジスタT5およびT6はＱおよびＱ出力導体に対
する電流注入器として働く。第８図のセル回路は
また、そのセル回路において列の分割を選択的に
確立するための任意の接点４０−４３、ならびに
記憶素子をＱおよびＱ出力導体から選択的に隔絶
するための任意の接点４９Ａおよび４９Ｂを含
む。 第８図のセル回路Gi，ｊをメモリをもつセル
回路として実現するためには、接点４６および４
８はその列セグメントにフリツプフロツプを含む
ように導通である。セル回路Gi，ｊをメモリな
しのセル回路として実現するためには、接点４６
および４８のいずれか一方または両方が開回路さ
れる。接点４６および４８の一方だけが開回路で
あると、Ｓ（またはＲ）は単一のインバータによ
つてＱ（またはＱ）に結合され、そして一対の直
列接続されたインバータによつてＱ（またはＱ）
に結合される。Ｒ導体とT2間の接続は同様の回
路を含み得る。この構成によれば、任意の接点は
ＳまたはＲまたはこれら信号の補数またはT1お
よびT2のそれぞれの入力に結合できるように選
択的にプログラムできる。 第８図のセル回路CNijの記憶素子SEijは、Si
導体とQi導体との間に外部コンデンサを結合し、
接点４８を開き、そしてRi導体とQi導体との間
にクロス結合接続（接点４６を通じて）を確立す
ることによつて、第８Ｂ図に示すように単安定素
子として容易に構成できる。或は、外部コンデン
サRi導体とQi導体との間に結合し（接点４６は
開放）、接点４８を閉成してもよい。これら構成
は通常の単安定素子と直接対応する。 本発明は本発明の精神あるいは本質的特徴から
逸脱することなしに他の特定の形式で実施でき
る。従つて、本実施例はあらゆる点において例示
であつて制限するものではないとみなされるべき
であり、従つて本発明の範囲は上記した記載によ
つてではなく付随する請求の範囲によつて示され
ており、そして請求の範囲の等価の意味および範
囲内に入るすべての変更はその中に包含されるこ
とを意図するものである。
含み、該複数の列導体サブセツトの少なくとも
１つの列導体サブセツトが少なくとも２つの電
気的に分離したセグメントに分割可能な一組の
実質的に平行な列導体と、 (B) 互いに交差しない複数の実質的に平行な行導
体であつて、該複数の行導体の少なくとも１つ
の行導体が少なくとも２つの電気的に分離した
セグメントに分割可能な少なくとも１つの行導
体を含み、前記行導体のそれぞれが前記列導体
サブセツトの１つ又はそれ以上と結合して所望
の論理機能を実行することができる１つ又はそ
れ以上の論理素子を形成するように前記列導体
と直交する一組の実質的に平行な行導体と、 (C) それぞれが前記複数の列導体サブセツトの１
つの列導体並びに前記複数の行導体の１つの行
導体と関連して配置され、これらの関連した列
導体サブセツト及び行導体を互いに電気的に接
続し得る論理回路を含んでいる複数のセル回路
と、 (D) 該セル回路の少なくとも１つに含まれ、かつ
前記関連した列導体サブセツト中の導体又は行
導体上の信号によりセツト又はリセツトされる
記憶素子と、 (E) 前記セル回路の少なくとも１つと関連し、こ
のセル回路の前記論理回路及び前記記憶素子を
その関連する行および列導体に選択的に結合す
るためのプログラマブルセル接点手段と、 (F) 前記記憶素子の２進状態の表示を該記憶素子
に結合された前記列及び行導体の１つ以上に結
合する手段と、 を具備することを特徴とするプログラマブル記
憶／論理アレイ。 ２ 各セル回路に対する前記列導体のサブセツト
が導体Ｓ、Ｒ、ＱおよびＱを含み、各セル回路に
対する前記行導体が導体ｒを含み、記憶素子を有
する前記セル回路のそれぞれが、このセル回路の
前記導体ｒを前記導体Ｓに、前記導体ｒを前記導
体Ｒに、前記導体Ｑを前記導体ｒに、および前記
導体Ｑを前記導体ｒに、結合するためのプログラ
マブル手段を含み、 前記記憶素子が、第１および第２のゲート素子
を通じてその関連するセル回路のＳ導体をＱ導体
に、およびＲ導体をＱ導体に、それぞれ結合する
ための手段と、その関連するセル回路の前記第１
のゲートの出力を前記第２のゲートの入力に、お
よび前記第２のゲートの出力を前記第１のゲート
の入力に、それぞれ結合するための第１および第
２のプログラマブルクロス結合手段とを含む請求
の範囲第１項記載のプログラマブル記憶／論理ア
レイ。 ３ 前記ゲート素子がI2L素子であり、前記アレ
イがバイアス手段を電流注入のために前記セル回
路に結合する手段を含む請求の範囲第２項記載の
プログラマブル記憶／論理アレイ。 ４ 行導体の選択されたものを対応する行セグメ
ントにセグメント化するためのプログラマブル行
接点手段と、 列導体の前記サブセツトの選択されたものを対
応するサブセツトの列セグメントにセグメント化
するためのプログラマブル列接点手段 とを含む請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 ５ 少なくとも１つのサブセツトの列セグメント
が記憶素子を含む少なくとも１つの関連するセル
回路を有する請求の範囲第４項記載のプログラマ
ブル記憶／論理アレイ。 ６ 前記セル回路の少なくとも１つの他の回路
が、このセル回路の前記導体ｒを前記導体Ｓに、
前記導体ｒを前記導体Ｒに、前記導体Ｑを前記導
体ｒに、および前記導体Ｑを前記導体ｒに、結合
するためのプログラマブル手段を含む請求の範囲
第２項記載のプログラマブル記憶／論理アレイ。 ７ 前記第１および第２のゲート素子が反転素子
である請求の範囲第２項記載のプログラマブル記
憶／論理アレイ。 ８ 前記第１および第２のゲート素子が非反転素
子である請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 ９ 前記Ｓ導体をＱ導体に、およびＲ導体をＱ導
体に、結合するための手段がプログラマブルゲー
トである請求の範囲第２項記載のプログラマブル
記憶／論理アレイ。 １０ 前記プログラマブルゲートが反転または非
反転素子を通じて前記Ｓ導体をＱ導体に、Ｒ導体
をＱ導体にプログラマブルに結合するための手段
を含む請求の範囲第１１項記載のプログラマブル
記憶／論理アレイ。 １１ 行導体の選択されたものを行セグメントに
セグメント化するためのプログラマブル行接点
と、 列導体の前記サブセツトの選択されたものを列
セグメントにセグメント化するためのプログラマ
ブル列接点手段とを含む請求の範囲第１記載のプ
ログラマブル記憶／論理アレイ。 １２ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第１３項記載のプログ
ラマブル記憶／論理アレイ。 １３ 列導体の各サブセツトが記憶素子を含む少
なくとも１つの関連するセル回路を有する請求の
範囲第１項記載のプログラマブル記憶／論理アレ
イ。 １４ 行導体の選択されたものを行セグメントに
セグメント化するためのプログラマブル行接点
と、 列導体の前記サブセツトの選択されたものを対
応するサブセツトの列セグメントにセグメント化
するためのプログラマブル列接点手段 とを含む請求の範囲第１１項記載のプログラマブ
ル記憶／論理アレイ。 １５ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第１３項記載のプログ
ラマブル記憶／論理アレイ。 １６ 記憶／論理アレイにおいて (A) 互いに交差しない複数の列導体サブセツトを
含み、該複数の列導体サブセツトの少なくとも
１つの列導体サブセツトが少なくとも２つの電
気的に分離したセグメントに分割された一組の
実質的に平行な列導体と、 (B) 互いに交差しない複数の実質的に平行な行導
体であつて、該複数の行導体の少なくとも１つ
の行導体が少なくとも２つの電気的に分離した
セグメントに分割された少なくとも１つの行導
体を含み、前記行導体のそれぞれが前記列導体
サブセツトの１つ又はそれ以上と結合して所望
の論理機能を実行することができる１つ又はそ
れ以上の論理素子を形成するように前記列導体
と直交する一組の実質的に平行な行導体と、 (C) それぞれが前記複数の列導体サブセツトの１
つの列導体サブセツト並びに前記複数の行導体
の１つの行導体と関連して配置され、これらの
関連した列導体サブセツト及び行導体を互いに
電気的に接続する論理回路を含んでいる複数の
セル回路と、 (D) 該セル回路の少なくとも１つに含まれ、かつ
前記関連した列導体サブセツト中の導体又は行
導体上の信号によりセツト又はリセツトされる
記憶素子と、 (E) 前記記憶素子の２進状態の表示を該記憶素子
に結合された前記列及び行導体の１つ以上に結
合する手段と、 を具備することを特徴とする記憶／論理アレイ。 １７ 各セル回路に対する前記列導体のサブセツ
トが導体Ｓ、Ｒ、ＱおよびＱを含み、各セル回路
に対する前記行導体が導体ｒを含み、 記憶素子を含む前記セル回路の少なくとも１つ
が、第１および第２のゲート素子を通じてこのセ
ル回路の前記導体Ｓを前記導体Ｑに、および前記
導体Ｒを前記導体Ｑに、それぞれ結合するための
手段と、前記セル回路の前記第１のゲートの出力
を前記第２のゲートの入力に、および前記第２の
ゲートの出力を前記第１のゲートの入力に、結合
するための手段とを含む請求の範囲第１６項記載
の記憶／論理アレイ。 １８ 前記ゲート素子がI2L素子であり、前記ア
レイがバイアス手段を電流注入のために前記セル
回路に結合する手段を含む請求の範囲第１７項記
載の記憶／論理アレイ。 １９ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体ｒを前記導体Ｓに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２０ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体ｒを前記導体Ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２１ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体Ｑを前記導体ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２２ 記憶素子を含む前記他のセル回路と同様に
Ｓ、Ｒ、ＱおよびＱ導体に結合された前記セル回
路の少なくとももう１つの回路が、このセル回路
の前記導体Ｑを前記導体ｒに結合するための手段
を含む請求の範囲第１７項に記載の記憶／論理ア
レイ。 ２３ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つがサブセツトの列セグメントに
セグメント化される請求の範囲第１７項記載の記
憶／論理アレイ。 ２４ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第２３項記載の記憶／
論理アレイ。 ２５ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体ｒを前記導体Ｓに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２６ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体ｒを前記導体Ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２７ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体Ｑを前記導体ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２８ 記憶素子を含む前記１つのセル回路がこの
セル回路の前記導体Ｑを前記導体ｒに結合するた
めの手段を含む請求の範囲第１７項記載の記憶／
論理アレイ。 ２９ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つが対応するサブセツトの列セグ
メントにセグメント化される請求の範囲第１６項
記載の記憶／論理アレイ。 ３０ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第２９項記載の記憶／
論理アレイ。 ３１ 列導体の各サブセツトが記憶素子を含む少
なくとも１つの関連するセル回路を有する請求の
範囲第１６項記載の記憶／論理アレイ。 ３２ 前記行導体の少なくとも１つが行セグメン
トにセグメント化され、前記列導体のサブセツト
の少なくとも１つが列セグメントにセグメント化
される請求の範囲第３１項記載の記憶／論理アレ
イ。 ３３ 少なくとも１つのサブセツトの列セグメン
トが記憶素子を含む少なくとも１つの関連するセ
ル回路を有する請求の範囲第３２項記載の記憶／
論理アレイ。 関連特許に対する言及 本出願は米国特許第4068214号に関連しており、
この米国特許は参照として本出願に組み入れられ
るものとする。 開示の背景 本発明はデイジタルシステムの分野に関し、詳
しくいうと、デイジタルシステムを実現するため
のデバイスに関する。 超LSI（VLSI）回路（超大規模集積回路）技術
の出現はコンピユータ設計者に新たな機会を提供
し、新しい設計の問題を持ち出している。この技
術はマイクロプロセツサのような高容積の構成要
素の価格を相当に減少させる見込みがある。しか
しながら、見込まれた経済性は通常設計の技術を
使用するより大型のコンピユータにおいては達成
できない可能性がある。何故ならば、通常の技術
を使用して特定の超LSIチツプを設計するのに必
要な時間および価格が非常に高く（例えば、１年
および100000ドル程度は珍しくない）、そしてそ
のようなコンピユータの製造に必要な各超LSI素
子の数は比較的少ないので単価が非常に高くなる
からである。従つて、種々のデイジタルサブシス
テムを実現するように特定化できる汎用超LSIチ
ツプが非常に望まれており、特に通常のROM
（リード・オンリー・メモリ）プログラミングに
類似する態様で特定化が行なえるものが非常に望
まれている。 超LSI技術を利用する従来技術の方法はプログ
ラマブル論理アレイ（PLA）回路の開発によつ
て例示される。伝統的なPLAはその入力から多
数のプール出力を発生する組合せ回路である。こ
れはプール関数のミンターム（minterms）では
なくてインプリカント（implicants）が記憶され
るという点でのみROMと相違し、従つてすべて
の入力組合せに対して１ワードの記憶装置を有す
る必要がない。このPLAは通常２つのアレイの
形式で実現される。すなわち、入力データに基づ
く選択されたコンジヤンクシヨン信号（インプリ
カント）を形成する「AND」アレイと、正しい
出力を形成するようにコンジヤンクシヨン信号を
組み合せる「OR」アレイである。アレイは、コ
ンジヤンクシヨンラインが各入力の１、０、また
はどちらでもないによつてゲートされるかを、な
らびに出力ラインがコンジヤンクシヨンラインに
応答するか否かを、それぞれ選択する（メークー
ブレーク接続を介して）ことによつて、プログラ
ムされる。これらはROMの場合のようにダイオ
ード接続と考えてもよい。 大部分のコンピユータの設計においては、
PLAを使用する機会は殆んどない。何故ならば
同じ少数組の入力信号の複雑な関数であるいくつ
かの信号を有することは稀であり、また生じる大
部分のケースはROMで実現できるからである。
大規模な組合せPLAは使用できる入力の数を抑
制するピンの制限のために使用できない。ピンの
制限に答えて、若干のPLAはチツプにフリツプ
フロツプを加え、典型的なステート・マシン形式
で出力から入力へフイードバツクを行なつてい
る。これらPLAは非常に広い広用範囲において
使用できるけれど、これらはあまりに少なすぎる
フリツプフロツプしか有しない難点があり、また
ANDおよびORアレイにおける論理電位の利用効
率が悪いという難点がある。デイ・エル・グリヤ
に対する米国特許第3816725号第3818452号および
第3849638号はPLAの使用に対する従来技術の解
決策を例示するものである。 本発明の１つの目的はデイジタルシステムに対
する汎用論理素子を提供することである。 他の目的は複数出力の、組合せおよび逐次の、
同期および非同期回路を実現するための論理アレ
イを提供することである。 さらに他の目的は独立の機能を実行するための
複数のセクシヨンに分割できる論理アレイを提供
することである。 さらに他の目的はプログラマブルである汎用論
理アレイを提供することである。 さらに他の目的は機能に関して密にパツクされ
るプログラマブル論理アレイを提供することであ
る。 発明の概要 簡単に説明すると、本発明の記憶／論理アレイ
（SLA）はアレイ内に少なくとも１つの記憶素子
を含む論理アレイである。このSLAは通常の集
積回路技術を使用して単一のチツプに形成でき
る。 １つの形式においては、SLAは一組の実質的
に平行な列導体と、この列導体と直交しかつその
上にある一組の実質的に平行な行導体とを有する
一般形式のプログラマブル論理アレイ（PLA）
を有するものでよい。このSLAに対する入力お
よび出力接続はアレイのエツジにおいて行なわれ
る。このアレイにおいて、交差しないサブセツト
の行および列導体の重合する部分は複数のセル回
路の１つと関連している。その上、このSLAに
おいては、１つまたはそれ以上のセル回路がセツ
ト−リセツトフリツプフロツプのような記憶素子
を含む。プログラマブル接点がセル回路に設けら
れており、それによつてそれぞれのセル回路はそ
れらの関連する行および列導体に選択的に結合で
きる。種々の記憶素子をそれらの関連する行およ
び列導体に選択的に結合するためのプログラマブ
ル接点も設けられている。 別の形式においては、このSLAはプログラマ
ブルではなくて、特定の機能を実行するように適
合されたカスタム（顧客）アレイであつてもよ
い。この後者の形式はプログラマブルSLAと実
質的に類似であり、非結合のセル回路と記憶素子
がアレイから除去されているだけである。プログ
ラマブルではないけれど、この形式はプログラマ
ブル形式の他の特徴のすべてを有する。 実際には、従来技術のPLAのANDアレイおよ
びORアレイは一緒に折られており、従つて入力
ラインおよび出力ラインは単一アレイにおいて交
互している。これは次の２つの効果を持つ。すな
わち、第１はかなりの数の記憶素子を上部に過度
の入力／出力ルート割当て空間なしに含むことが
できるということであり、第２はアレイの行（コ
ンジヤンクシヨン信号）がこのアレイのより小さ
な部分を介して変数を運ぶことができる複数の独
立の区分に分割できるということである。記憶素
子がアレイの列に沿つてある間隔で位置付けされ
ると、これら列は局部アクセスを有する独立の変
数に分けることができる。これら要因の結果とし
て、SLAはPLAとは全く異なつた態様で使用で
きる。アレイの部分部分は、例えば一方の上部コ
ーナーを加算器を構成するために使用し、他方の
上部コーナーを逐次制御のために使用し、下部の
行をレジスタ構造のために使用するというよう
に、独立のタスクのために使用できる。従来技術
のPLAと比較して、この方法は１つのアレイに
非常に高密度に論理を詰め込むことができ、また
より複雑な機能の実行を可能にする。 これら構成によれば、SLAはROMに制御プロ
グラムを有する通常のマイクロプロセツサよりい
くつかの理由のために迅速である。第１は、標準
のプロセツサにおけるデータ経路は代表的には特
定の応用装置の要求に正確には合致せず、半端な
サイズのデータフイールドを抽出し、組合せるの
に余分のプログラムステツプを必要とするのに対
し、SLAは変化するデータサイズに容易に適合
し得る。第２は、プロセツサの外部のROMチツ
プにおける制御情報の記憶は特にテスト／ブラン
チ状態において、チツプ内部の遅延より非常に長
いチツプ間遅延時間のために、余分の遅延を必要
とする。第３は標準のプロセツサは一般に一度に
１つの動作（アクシヨン）しか実行できないが、
SLAは同時の動作を容易に実行できる。マイク
ロプログラムマシーンの速度におけるこれら問題
は、(a)いくつかのプロセツサを並列に使用するこ
とによつて、(b)特殊のデータ経路を持つカスタム
プロセツサを構成することによつて、あるいは(c)
ROMをプロセツサチツプに組み入れることによ
つて、克服することができるけれど、これら技術
はマイクロプログラムによる解決方法の利点であ
る価格の低減に反することになる。従つて、
SLAはより高い性能を必要とする応用装置に対
して、特に異常なデータ経路が含まれているとき
に、特に使用される。 【図面の簡単な説明】 本発明の上述の、および他の目的、種々の特
徴、ならびに本発明それ自体は添付図面とともに
以下の記載を読むことによりさらに十分に理解で
きる。 第１図は本発明によるプログラマブル記憶／論
理アレイ（PSLA）をブロツク図形式で示す。 第２図はPSLAのプログラマブル表示を示す。
この図は、括弧によつて列と行のセグメント化を
例示する。又、この図は列と行の交差点を表わす
各ブロツクの中に入れることが出来る表示を示
し、各表示はこれらの交差点において実行出来る
動作を示す。 第３Ａおよび３Ｂ図は代表的同期逐次マシーン
の状態図ならびにそのマシーンのプログラム
SLAのインプリメンテーシヨンの表示をそれぞ
れ示す。この図には以下の第２図の説明に関連し
て更に定義する第２図の表示が記入してある。 第４Ａ，４Ｂおよび４Ｃ図は代表的非同期逐次
マシーン、そのマシーンのペトリ・ネツト仕様、
ならびにそのマシーンのプログラムSLAのイン
プリメンテーシヨンの表示をそれぞれ示す。 第５Ａおよび５Ｂ図は４入力アービツタ（裁定
装置）をブロツク図形式で、ならびにそのアービ
ツタのプログラムSLAのインプリメンテーシヨ
ンをそれぞれ示す。 第６図は２つの補数加算器システムのプログラ
ムSLAのインプリヌンテーシヨンを示す。 第７図は代表的PSLAに対する最小長さ行セグ
メントをブロツク図および概略図形式で示す。 第８図は代表的PSLAに対するセル回路をブロ
ツク図形式で示す。 第９図は第８および８Ａ図のセル回路の論理素
子ブロツクを代表的I2L回路構成に関係付けるも
のである。 第１０図は第８図の代表的セル回路の論理回路
に対するプログラム構成を概略形式で例示する。 好ましい実施例の記載 第１図はプログラマブル記憶／論理アレイ
（PSLA）１０の一部分を概略形式で示す。この
図においては、一組の列導体（互いに交差しない
サブセツトCi，Ci+1を含む。ここで各サブセツト
は本実施例では２つの導体を含む）は一組の行導
体（互いに交差しないサブセツトrj，rj+1を含む。
ここで各サブセツトは本実施例では１つの導体を
含む）に対して直交して配置されている。PSLA
はまた、４つの実質的に類似のセル回路CNi,j，
CNi+1,j，CNi+1,j+1，CNi,j+1を含むものとして図
示されており、各セル回路は１つの記憶素子
（SE）と１つの論理回路（LN）を含み、そして
下に書かれた添字によつて指示された列および行
導体のサブセツトと関連している。各セル回路は
また、記憶素子および論理回路を行および列導体
に選択的に結合するためのプログラマブル接点
（第１図に小さな正方形によつて指示されている）
を含む。行および列導体はまた、それぞれの行お
よび列導体を区分する（セグメント化する）のに
選択的に仕様できるプログラマブル接点を含む。 第１図の代表的実施例において、PSLA１０は
各列サブセツトに２つの導体を有しかつ各行サブ
セツトに１つの導体を有するものとして図示され
ており、各セル回路は１つの記憶素子および１つ
の論理回路を含む。記憶素子は２つのゲートと１
つの関連するクロス結合回路を含む。クロス結合
回路は記憶素子をセツト−リセツトフリツプフロ
ツプとして、あるいは単一の動作ゲートとして、
あるいは不作動状態としてプログラマブルに構成
できる。その上、行および列導体はすべてのセル
回路において区分できる。他の実施例において
は、これらパラメータは容易に変化できる。例え
ば、第７−１０図と関連して後記する実施例にお
いては、各列サブセツトに４つの導体があり、各
行サブセツトには１つの導体がある。その実施例
においては、行は４つの列ごとにプログママブル
に区分でき、また列は16の行ごとにプログラマブ
ルに区分できる。 PSLA１０は論理素子として次の特徴を有す
る。 (i) 各論理列は複数の導体とフリツプフロツプ
（このフリツプフロツプはある場合には動作せ
ず、その結果この列はメモリなしである）のよ
うな１つの記憶素子によつて実現されるブール
変数である。 (ii) 各行は単一の導体によつて実現されるインプ
リカント、またはコンジヤンクシヨンタームで
ある。 (iii) 行の入力は、(a)列変数、(b)その補数、あるい
は(c)変数に対する接続なしのいずれかでよい。
これら入力はANDを取られて行の値をつくる。 (iv) 列の入力は、(a)列変数の行セツトの値、(b)行
リセツトの変数、あるいは(c)行が接続されてい
ないのいずれかでよい。 (v) 行はＸ列（例えばＸ＝４）ごとに設けられた
ブレーク点で随意に分割できる。 (vi) 列はＹ行（例えばＹ＝16）ごとに設けられた
点において随意に分割でき、各区分に対して独
立のフリツプフロツプが動作する。 種々の列は適当なインターフエース・ドライバ
によつてPSLAチツプ入力および出力ピンに接続
される。この相互接続は通常のものでよく、従つ
てここでは詳しくは記載しない。 第２図は各ブロツクがアレイのセル回路を表わ
すプログラムされたPSLA１０の表示を示す。列
は参照のため左から右へ番号が付けられており、
また行は頂部から底部へ番号が付けられている。 列４−６はアレイに対する内部変数を表わす。
列７は内部変数（フリツプフロツプ）に対する入
力を表わし、列８は内部変数に対する出力を表わ
す。これら列は入力および出力ドライバによつて
それぞれ外部回路に結合されてもよい。 セル回路の論理回路部分のその関連する第２図
における列および行セグメントの列および行導体
に対するプログラム結合は対応するブロツクの次
の表示法によつて指示できる。以下の表示法は各
状態を示すものではなくて、アレイにおける行と
列の各交差点で行なわれる相互作用を実施するた
めに必要な構成を示すものである。すなわち下記
α、β、γは各交差点で行なわれる所望の相互作
用を実行するための構成を示す。ここにαは列信
号が行を駆動することを表わし、βは行信号が列
を駆動することを表わす。又γは列に記憶素子が
存在しない場合に交差点での列と行の相互作用を
表示する（γ＝０又は１で列は行を駆動し、γ＝
＊で行が列を駆動）。 第１０図は第８図のトランジスタTA，TB，
TC，TDのプログラマブル接点３６，３７，３８
及び３９の接点の選択により実現できる行と列の
結合条件を示す。このような選択は例えば接点マ
スクを通して高エネルギーの熱を選択した接点に
照射して焼去するとか、逆に接点マスクを通して
蒸着して導通させるとかの任意の方法により実現
できる。 ＊は第１０図のように列と行が記憶素子なしに
相互作用することを示す、Ｓ，Ｒは行が列に対し
て記憶素子を介して相互作用することを表わし、
Ｓは第１０図の様に行にブール１が入力すると記
憶素子がセツトされて列にブール１を保持するこ
とを表わし、Ｒは行にブール１が入力すると記憶
素子がリセツトされて列にブール０を保持するこ
とを表わす。第８図及び第１０図では＊とＳは同
一の結合（接点３６は導通）を表わすが、これら
＊とＳは上記のように相互作用が違う。 ０，１，０Ｓ及び１Ｒの表示は同じく行と列の
相互作用を示す。 表示０，１は記憶素子を有する又は有しない列
の行に対する相互作用を示す。 ０は第１０図の様に列のブール０の条件が行に
対するAND入力の一つになることを示し、それ
により行はAND論理操作を行なう。第８図では
０はプログラマブル接点３９が導通し、他の接点
３６，３７，３８が開放すなわち非導通である。 表示１は第１０図のように列のブール１の条件
が行に対するAND入力の一つになり、それによ
り行はAND論理操作を行なう。第８図ではプロ
グラマバブル接点３８が導通し、他の接点３６，
３７，３９が開放すなわち非導通である。 表示０Ｓは第１０図のように列のブール０の状
態が行のAND入力の一つになり、それにより
AND論理操作で記憶素子をセツトして列にブー
ル１を保持することを表わす。第８図ではプログ
ラマブル接点３６，３９が導通し、他の接点３
７，３８が開放すなわち非導通であることに相当
する。 表示１Ｒは第１０図に示すように列のブール１
の状態が行の一つの入力になり、それにより
AND論理操作により記憶素子をリセツトして列
にブール０を保持することを表わす。第８図では
プログラマブル接点３７，３８が導通し、他の接
点３６，３が開放、すなわち非導通であることに
相当する。 このように第１０図は列と行の所望の相互作用
を得るために必要な結合を表わす。 第３Ｂ図、第４Ｃ図、第５Ｂ図及び第６図はい
ずれもこの約束に従う。以下に詳しく例示する
が、例えば第３Ｂ図において、行r0は初期設定で
ブール１が入力すると、状態を表わす列S0，S1の
記憶素子は表示Ｒ，Ｒに従つていずれもリセツト
され、列S0，S1にそれぞれ０，０を保持する。行
r1の列S0，S1のそれぞれ０，０（０Ｓの左側）は
この状態を表わしている。ついで行r1では、クロ
ツク列に入力１且つｘ列に入力１のとき列S0の記
憶素子は表示０Ｓに従つてセツトされ、列S0の出
力は０から１に変わり保持され、又列ｕは１Ｒに
従つてリセツトされ出力は０に保持され、列ｕは
今や０であるので他の行の動作は同じクロツクで
は生じない。クロツクが０になるとr6に示すよう
に列ｕは０Ｓに従つて再びセツトされて１Ｒの状
態に戻り、次のクロツクを待つて他の行の動作を
可能にする。以下他の行の記号も同様な遷移の指
示を表わしている。 (1) メモリを有する（すなわち、記憶素子、また
は動作するフリツプフロツプを有する）列セグ
メントに関連したセル回路に対するα、β。こ
こでαは１，０またはブランク（無接続）であ
り、またβはＳ，Ｒまたはブランク（無接続）
である。 α、β＝（ブランク、ブランク）はセル回路
の論理回路が完全にアレイに接続されていない
ことを示す。 α、β＝（１または０、ブランク）は列セグ
メントが特定の値を引き受ける場合にのみ行が
作動されるということを示し、この場合にはセ
ル回路はメモリなしのセル回路として機能する
（セル回路は他のセル回路に動作するフリツプ
フロツプを有する列セグメントの一部分である
けれど）。 α、β＝（ブランク、ＳまたはＲ）は行導体
が作動されたときに列セグメントの任意の動作
するフリツプフロツプにセツトまたはリセツト
動作が与えられるということを示し、この場合
には任意のそのような動作するフリツプフロツ
プがセツトまたはリセツトされる。 α、β＝（１Ｒまたは０Ｓ）は上に定義した
複合状態を示し、これらの場合には列セグメン
トにおける任意の動作するフリツプフロツプが
トリガされる。 (2) メモリなしの（すなわち、不動作のフリツプ
フロツプを具備する）セル回路に対するγ。こ
こでγは１，０，＊またはブランク（無接続）
である。 γ＝（ブランク）はセル回路が行および列導体
に結合されないことを示す。 γ＝（１または０）は関連する列が特定の値を
取る場合にのみ、すなわち、ブール１または０
状態が列に対して検出される場合にのみ行が作
動されることを示す。 γ＝（＊）は＊が列に現われるすべての行の状
態のブールORとして列が機能することを示
す。 行および例のセグメント化は第２図に対する表
示法においては括弧によつて示されている。例え
ば、列４および５はそれぞれ２つのセグメントに
分割され、第１のセグメントは行１−３を含み、
第２のセグメントは行４−７を含む。同様に、行
５および６はそれぞれ２つのセグメントに分割さ
れ、第１のセグメントは列１−５を含み、第２の
セグメントは列６−１０を含む。 単安定フリツプフロツプとしての列のプログラ
ミングは第２図の列１−３に対しては△0，△1お
よび△2によつてそれぞれ示される。これら列の
うちの任意のものが行の１つによつて結合された
内部変数により状態１にセツトされた後、その列
は、それぞれの列に結合された外部単安定回路に
よつて決定されるある時間長（△0，△1または△
２）の後、状態０に戻る。そのような列はそれら
の特有の遅延が外部構成要素によつて制御される
遅延素子として機能する。 アレイはまた、外部アービツターに接続された
列９および１０（メモリなしの）を含む。行によ
つて作動されてそれらのそれぞれの状態１になる
と、アービツターは裁定された列の１つだけが一
度にブール状態１を取ることを確実にする。従つ
て、裁定された列の１つが既に状態１にある場合
には、他の列は、第１の列が行の動作によつて状
態０に変わるまで、状態１を取ることができな
い。アービツターは上記参照として組み入れられ
た米国特許に詳しく記載されているように争いの
解決のために設けられている。 PSLAのプログラミングはアレイに対する入力
および出力の仕様、列および行をセグメントに分
割する必要についての仕様、どのセグメント化さ
れた列がメモリを有し、どれがメモリを有しない
かについての仕様、ならびにアレイの種々のセル
に対するプログラミングの仕様を必要とする。
PSLAは非同期逐次マシーンおよびペトリ・ネツ
トを実現するのに使用できる。SLAは本質的に
は非同期デバイスであるけれど、アレイに対する
プログラムにクロツク信号を明白に組み入れるこ
とによりクロツク同期回路が実現できる。典型的
な同期および非同期のインプリメンテーシヨンが
以下に示される。 例 １ 同期逐次マシーン 第３Ａ図は状態マシーンの典型的状態図を示
す。このマシーンではS1，S0が状態変数であり、
ＸおよびＺが入力および出力変数であり、そして
「int」が初期設定入力（intの１はマシーンを始
動状態におく）である。第３Ｂ図は対応する
PSLAのインプリメンテーシヨンを示す。第３Ｂ
図において、行ｒ０は初期設定を実行し、行ｒ１
−ｒ４はマシーンの状態の変化を生じさせるマシ
ーンの遷移を実現する。行ｒ５は出力Ｚを、マシ
ーンが状態１１にあるときに、１であるように設
定する。列ｕはクロツク入力とともに遷移をクロ
ツクに同期させる。行ｒ６はクロツク信号が０で
あるときに列ｕを１にセツトする。遷移は作動す
るためには列ｕおよびクロツク入力の両方が１で
ある必要があり、また作動の行為における遷移は
ｕをリセツトするので、マシーンのせいぜい１つ
の遷移がクロツクパルスに応答して生じるだけで
ある。 第２図に関連して説明した表示を例示するため
に、第３Ｂ図の行ｒ０ないしｒ６とS0に関連して
α及びβの値を表１に示す。第３Ｂ図の行と列の
交差点に関連したα及びβの値は行と列の間の相
互作用を示す。 Ｓ又はＲを有する列セグメントはその中にメモ
リーを含み、第２図ではメモリーを有する列と呼
ばれる。こうした列セグメントは１個以上の記憶
素子を含む、記憶素子の場所は、アレイの物理的
な構成及び導通及び非導通として選択した特定の
プログラマブル接点に依存して、列セグメントに
添つた任意の行列交差点でありうる。かかる列セ
グメントではただ１個の記憶素子が必要であるが
２個以上あつても良い。２個以上の記憶素子が存
在する場合にはそれらは同時にセツト及びリセツ
トされて同じ状態を表わす。したがつて、列の状
態を表わすと言える。行が列に作用して記憶素子
の状態を変化させる場合には、列の状態はセツト
又はリセツトされる。 本発明の非プログラマブルな具体例では、メモ
リーを有する列セグメントあたりただ１個の記憶
素子を使用することにより効率化が実現出来る。
プログラマブルな論理アレイ（PSLA）では記憶
素子は各列又は列セグメントの選択された交差点
に予め存在している。例えば、記憶素子は列セグ
メントと行との各交差点か、又は４個置きの、又
は８個置きの各交差点に配置できる。本発明の
PSLAでは、ユーザーはメモリーを有する列セグ
メントにおける記憶素子の１個を残して全ての記
憶素子の接続を切るか、又はその列セグメント中
の全ての記憶素子を並列に接続し得る。 【表】 表１においてαのブランクは例に行が接続され
ていないことを表わし、従つて列に信号があつて
も行に反応は出ない。αは列信号が行を駆動する
ことを表わし、又βは行信号が列を駆動すること
を表わす。αとβの作用により具体的な説明は第
８図と関連して後で行なう。表１のβの欄のＲは
行の信号が列セグメントS0に関連した記憶素子を
リセツトすることを意味し、その列セグメントS0
に結合された全ての記憶素子をリセツトする。β
の欄のＳは行の信号が列セグメントS0に結合され
た記憶素子をセツトすることを示し、その列セグ
メントS0に結合された全ての記憶素子をセツトす
る。第３Ｂ図においては、列S0は区分（セグメン
ト化）されていない。従つて、β欄にＲのあるro
ないしｒ６のどれかに信号があると、列S0の記憶
素子はリセツトされる。同様に、β欄のＳのある
roないしｒ６のどれかに信号があると、列S0の記
憶素子はセツトされる。 次に、第２図に連して述べた表示γの使用法の
説明をするに、第３Ｂ図において列セグメント
（この場合アレイは分割されていないので列全体
をセグメントと考えて良い）にＲ又はＳがあると
その列はメモリーを有する例セグメントと考えら
れ、従つて、α及びβ表示が各行と列の相互作用
を定義するのに使用される。しかし、もしも列セ
グメントがＲ又はＳの表示を有しなかつたら、列
セグメントはメモリーを有しないものとなり、従
つて、γ表示が列セグメントとroないしｒ６のお
のおのの相互作用を表示するのに使用される。例
えば、表２は行ｒ１と列ｕ、クロツク、S1，S0，
Ｘ，Ｚとの交差点において実行される動作を挙げ
ている。第３Ｂ図には列ｕ，S1，S0に表示Ｓ又は
Ｒを有するのでこれらの列はメモリーを有する。
一方列ｕ、クロツク，Ｘ，Ｚ，int（初期化）には
メモリーがないので、これらの列の行に対する関
係はγ表示を使用して記述される。 【表】 第３Ｂ図に使用した表示の意味は第２図に関連
して説明した通りである。表１及び表２の表示は
マシーンの状態を表わさないが、列セグメントと
関連した各行と列の相互作用（相互関係）の性質
及び記憶素子及び／又は論理回路の性質を表わ
す。つまり、これらの信号はアレイの特定箇所の
機能作用の性質を表わす。従つて、これらの信号
は状態を表わさない。アレイの状態（メモリーを
有する列セグメントの状態よりなる）はアレイの
入力端子に印加される入力信号により定まる。こ
れを更に例示するに、表３は第３Ｂ図の行ｒ５と
全ての列の相互結合を示す。 【表】 【表】 表３において、行ｒ５と列Ｚの相互作用はブー
ルORである。行ｒ５から列Ｚへの入力は１つだ
けである特別な場合であるから、列Ｚからの出力
は単純に行ｒ５の状態を反映している。列Ｚの全
ての他の行との交差点に対してγがブランクであ
ることは、他の行が列Ｚに機能的に結合されてい
ないことを意味する。もし他の行、例えばｒ４に
＊があれば、行ｒ４，ｒ５の信号のブールORを
反映することになる。 第３Ｂ図の行ｒ１の列S0との相互作用はこの列
の記憶素子が行ｒ１の信号によりセツトされるべ
きことを要求している。第３Ｂ図に示されたアレ
イは「クロツク」と表示された列に供給されるク
ロツク信号により駆動される。列クロツクの信号
と各行ｒ０〜ｒ６との相互作用はこれらの行と列
クロツクとの交差点のブロツクに記入されたγ表
示により定まる。従つて、クロツク信号と行ｒ０
の間には相互作用はない。第２図の記載には、交
差点でγがブランクであるということはセル回路
がその交差点の行導体及び例導体に結合されてい
ないことを意味する。同様に行ｒ５と列クロツク
交差点は行ｒ５に何らの作用も生じない。一方行
ｒ１からｒ４はブランクでなく、従つてクロツク
信号はこれらの列に何らかの作用を及ぼす。行ｒ
１は列クロツクに表示１を有する（γは１）。こ
れは行ｒ１が列クロツクに所定の値（すなわちブ
ール値１が存在し、その他の列ｕ，S1，S0及びＸ
に他の所定の条件が存在する）を取るときに動作
することを示す。列クロツクがブール値１の場合
には例えば行ｒ１はブールANDゲートとして働
き、もしも列ｕが１，S1が０，S0が０及びＸが１
ならば、真値１となる。つまり行ｒ１はブール論
理式でその行と各列との交差点に記入されている
表示（α又はγ入力）通りの列入力の時にのみ真
値となる。Ｒ及びＳ表示は行と関連したα及びγ
条件が満たされた場合にのみ動作する。従つて、
行ｒ１と関連したα及びγ条件が第３Ｂ図の場合
には、列ｕと関連した記憶素子がリセツトされ
（列ｕのβはＲ）、又列S0に関連した記憶素子はセ
ツトされる（列S0のβはＳ）。 セツト及びリセツト動作は特定の行が結合され
ている列の各々に結合された記憶素子内で行なわ
れる。従つて、行がそれに結合されている列の
各々との交差点にあるα及びβにブール入力信号
を有すると、その行はブール値１を与え、それに
よりその行との交差点の各列の記憶素子をリセツ
ト又はセツト（もし適当なら）する。行のセツト
及びリセツト入力導体は第３Ｂ図の列の全長に亙
つて延びている。従つて、列に交差する任意の行
の信号はβがＳであるかＲであるかに依存して列
に結合された記憶素子をセツト又はリセツトす
る。この点は各列に対するサブセツト内の４本の
導体とその機能を説明する第８図に関連して以下
に詳しく説明する。全てのフリツプフロツプは同
一のＳ及びＲ導体により駆動されるから、それら
は常に同一の状態を表わす。従つて同一列セグメ
ント内の異なつたＱ，Ｑ導体は異なつたフリツプ
フロツプにより駆動されるけれども同じ状態を示
す。 この逐次マシーンのPSLAインプリメンテーシ
ヨンの重要な一面はマシーンの正式の仕様の各構
成要素がSLAプログラムの別個の構成要素によ
つて実現されるということである。かくして、仕
様の正式レベルで状態マシーンに変更が行なわれ
ると、SLAプログラムにおいてどのような変更
が必要とされるかが瞬時に明らかとなる。例え
ば、第３Ａ図のマシーンが、状態ＢがＣの代りに
今出力状態でありかつ状態Ｃからの０遷移が状態
Ｂの代りに状態Ｃに進むように、変化される場合
には、新しいマシーンに対するプログラムは、行
ｒ３を削除し、かつ行ｒ５が状態１１の代りに01
を検出するように行ｒ５を変化させることによつ
て、得ることができる。 例 ２ 非同期逐次マシーン 第４Ａ図は距離ｌだけ離れて配置された検出器
ＸおよびＹを使用するコンベヤベルトから短かい
棒を選別する非同期マシーンを示す。この非同期
マシーンの正式使様は第４Ｂ図にペトリ・ネツト
により示されている。遷移t1−t5は次のように定
義される。 t1−棒が検出器領域に入る t2−より長い棒 t3−次の棒の検査に進む t4− １より短かい棒 拒否し、次の棒の検査に進む t5−拒否された棒が受箱に達する ペトリ・ネツト仕様はPSLAにおいて実現でき
（第４Ｃ図に示すように）、従つて単一のまたは一
群の行が各ペトリ・ネツト遷移に対応し、そして
各入力および出力ポート、ならびに内部位置が列
に対応する。列ｍはアービツターとともに、遷移
t2およびt4間に起り得る争い（競合状態）、棒が
１の単位長さに非常に接近しているときにマシー
ンが対面し、かつマシーンがそれを通すかあるい
は拒否するかを決定しなければならない状態、を
解決する。この種類の状態は任意の検査装置にと
つて基本的なものである。通常の方法で設計され
た非同期マシーンはそのような状態において誤動
作する可能性がある。何故ならば、これら状態は
アービツターの使用を要求するからである。この
点に関して、PSLAは非同期マシーンに対して明
らかにすぐれた回路を提供する。アービツターを
行の代りに列に接続することは、アービツターが
アービツター回路のより良き利用をもたらすアレ
イ内の任意の行から使用できるという利点があ
る。その上、同じアービツターがアレイ内の１つ
の場所における争いを解決するために、およびア
レイのどこか他の場所での他の争いを解決するた
めに一度に使用できる。ただし、これはこれら２
つの争い場所が時間的に重合しない場合である。 アービツターは本質的に事象の相互排除を実現
する。より大きなアービツターは適当なPSLAプ
ログラムを使用するより小さなアービツターで構
成できる。一例として、第５Ａ図は４入力アービ
ツターをブロツク図形式で示す。第５Ｂ図は３つ
の２入力アービツターを使用するこのアービツタ
ーのPSLAインプリメンテーシヨンを示す。 第４Ａ，４Ｂ，４Ｃ、及び６図は本発明の非同
期動作を示す例であり、第３Ａ及び３Ｂ図の同期
動作、すなわちクロツクを使用する動作とは対照
をなす。第４Ｂ図は第４Ａ図の装置の非同期動作
を示すペトリ・ネツトを表す。第４Ｂ図は５つの
事象t1、t2、t3、t4、t5を示す。ペトリ・ネツトは
非同期動作のモデルを与える。第４Ｂ図のペト
リ・ネツトは棒の長さを測定するための第４Ａ図
に示した装置の動作をモデル化したものである。
第４Ｃ図は従つて第４Ｂに示したペトリ・ネツト
のSLAアレイの具体例を示す。 第４Ｃ図に示したSLAアレイの具体例は９つ
の行を有する。12の列は初期化信号「int」、及び
装置が受け入れる短い棒の長さに等しい距離ｌだ
け隔離されたｘセンサ及びｙセンサの状態を示
す。列Ｚは短か過ぎる棒の排除の完了を示し、列
ａ、ｂ、ｃ、ｐ、及びｑはペトリ・ネツトの場所
（円で囲んだ部分）を示し、各々はペトリ・ネツ
トが工程ないし事象の中間の各時刻における装置
の状態を表わしているように、事象の間の装置の
状態を表わしてる。ペトリ・ネツトの円内の点は
その状態が真なことを表す。第４Ｃ図では、列
ａ、ｂ、ｃ、ｐ、及びｑはある事象が起きたとき
の装置の状態を示すための記憶素子を含んでい
る。列ｑは実際に出力を生じてゲート（第４Ａ
図）を作働させて短すぎる棒を排除する。列ｍは
棒が距離ｌよりも大きいか等しいことを記憶す
る。これはｘ、ｙセンサーが同時に棒を検出した
ことを表示するところの列ｘ、及びｙの同時に真
になつたためである。 これは棒がｌ以上の長さのときに起きる。そこ
で第３行は真となり、ｍをセツトする。 最後の２列に設けたアービツターは事象t2（棒
が長さｌ以上であること）と事象t4（棒の長さが
ｌより短いこと）との間を仲裁する。アービツタ
ーは棒がほぼ長さｌに等しいときに棒を受け入れ
るべきか、排除すべきかを判断する。アービツタ
ーはただ一つの信号、すなわち受け入れ（合格）
信号又は排除信号をゲートの制御のために送出さ
せる。アービツターは米国特許第4038214号に詳
しく記載されている。アービツターは第４Ａ図の
非同期装置の性質により必要となるが、本発明の
主題ではない。第４Ｃ図の記憶／論理（SLA）
アレイは第４Ａ図の装置を実行する。 例３−２の補数加算器 第６図は単一のPSLAにおける完全なデイジタ
ルサブシステム、この例ではアキユムレータレジ
スタを備えた２の補数加算器ユニツト、のインプ
リメンテーシヨンを示す。プログラムアレイの初
めの５行はアキユムレータA0−A3と外部データ
母線Z0−Z3間にデータを転送する能力を提供す
る。行５および６は計算の第１段階において部分
和を計算し、行７ないし15は第２の段階において
キヤリヤを伝播するタスクを実行する。行16およ
び17は制御である。すなわち、行16は加算を開始
させ、行17は計算を２つの段階に分割するように
働く。 第６図に２つの補数加算器を示す目的は、上記
の表示を使用して本発明のPSLAアレイの利点を
例示するためである。第６図のアレイはその列及
び行がそれらに沿う括弧で表示されたように区分
（セグメント化）されている。第６図の構成は行
と列を区分することにより本発明に従つて密度の
向上が達成されることを示す。例えば行０は４つ
のセグメント、すなわち入力Z0、Z1、Z2及びZ3に
対するセグメントに区分されている。もしこの区
分が出来なかつたら、この同じ論理演算を行なう
のに４つの別個の行が必要となる。列も同様に分
割されて充填密度を高めている。例えば、列１は
２つのセグメント、すなわち行０〜４に対するも
の、及び行５〜８に対するものに分割されてい
る。 第６図のアレイの中に記入されている表示すな
わち相互作用は既に述べたα、β及びγと同様で
あるので説明を省略する。第６図の目的は２の補
数加算器を示すためではなく本発明のセグメント
化の可能なプログラムバブル又はカスタム記憶／
論理アレイを使用した回路で達成される利点を示
すためである。行と列の区分は単一アレイで多く
の機能を達成させるためにますます重要になつて
きている。 行および列を独立のセグメントに分割すること
はプログラムの効率的な詰め込みを提供する。例
えば、行の分割が許されない場合には、部分和計
算に対するプログラムは丁度２行の代りに2n行
を要求する（ここでｎはワードにおけるセグメン
トの数である）。同様の効率の悪さは行の分割が
許されない場合にアキユムレータレジスタを実現
する際に生じる。 各セグメントが記憶素子を有する独立のセグメ
ントに列を分割することはアレイにおいて１つの
レジスタを他のレジスタより下に構成することを
可能にする。実際問題としてそのような列の分割
なしでは、プログラムにおいて使用できる列セグ
メントの数は迅速につきてしまい、たとえ多くの
空の行があつても、それらは列セグメントがない
ためにより大きなプログラムを書くのに使用でき
ない。 好ましい実施例においては、PSLAは比較的高
速度、高密度の回路のためにI2L技術で実現され
る。比較的に高い速度は高性能（速度）を一般に
必要とするランダム論理に対してLSI回路のイン
プリメンテーシヨンを可能にする。比較的に高い
密度は単一のチツプにより大きなデイジタルシス
テムが実現されることを可能にし、その上、チツ
プの内部遅延にくらべて大きい傾向があるチツプ
間の信号伝送遅延により速度の損失を最小にする
ように作用する。T2LおよびMOSのような他の
技術もまた、PSLAの設計に適している。 一例として、PSLAチツプは256行および48列
を有するアレイに配置された12288のセル回路を
含み得る。この例において、行は16の群に分離さ
れ、第16番目ごとのセル回路が１つの記憶素子
（フリツプフロツプ）を含み、他方残りのセル回
路は記憶素子を有しない。列導体の各サブセツト
はアレイの256全部の行を垂直方向に横切つてい
る。各列導体は列の独立セグメントを形成するよ
うに記憶素子において選択的に切断できる任意の
接点を含む。行導体はチツプを水平方向に横切つ
ており、かつ独立の行セグメントを形成するよう
に４列の倍数で切断できる任意の接点を含む。か
くして最小長の列セグメントは16のセル回路を含
み、また最小長さの行セグメントは４つのセル回
路を含む。入力／出力バツフアがチツプの頂部お
よび底部の両方に位置付けされている。列の半分
は頂部においてこれらバツフアに取付けられてお
り、また他方の半分は底部においてバツフアに取
付けられている。 チツプのレイアウトは２つの金属化層を使用す
る。列導体は一方の層につくられ、行導体は他方
の層につけられる。チツプレベルのプログラミン
グは与えられたシステムに特定である単一の接点
マスクによつてなされる。PSLAに対する他のす
べてのマスクはそのPSLAで実現されるすべての
システムに対して同じである。プログラムは金属
化層に対する接点の存在および不存在に翻訳され
る。接点は論理素子を回路に接続するまたは非接
続にするために、およびセルおよびＩ／Ｏ接続を
再構成するために、使用される。 この典型的実施例において、各列に対するサブ
セツトには４つの導体Ｓ、Ｒ、ＱおよびＱが存在
する（ここでＳ、Ｒ、およびＱはブール信号を表
わし、アンダーラインはブール補数、例えばＳ＋
Ｓ＝１を表わす）。PSLAにおける各列セグメン
トは少なくとも１つのＳ−Ｒフリツプフロツプに
接続でき、そして列導体はフリツプフロツプの対
応するＳ、Ｒ、ＱおよびＱ端子と関連される。１
つの列セグメントが１つ以上の群にわたるときに
は、ＳおよびＲ導体は列セグメントの全長にわた
つているが、ＱおよびＱ導体は取付けられたフリ
ツプフロツプのＱおよびＱ端子によつて駆動され
る一群の行のみにわたる。すべてのフリツプフロ
ツプは同じＳおよびＲ導体によつて駆動されるか
ら、これらフリツプフロツプは常に同一状態にあ
る。従つて、同じ列セグメントにおける異なるＱ
およびＱワイヤは、たとえ異なるフリツプフロツ
プによつて駆動されても、同じ状態を表わす。 記憶セル（すなわち、Ｓ−Ｒフリツプフロツプ
を含むセル回路）を種々の構成に配置して列の分
割を可能にし、かつまた、種々の種類の列を実現
するために任意の接続が使用される。また、行を
独立の行セグメントに分割できるようにするため
に、任意の接続が使用される。第７図は本実施例
に対する最小長の行導体構成を示し、４列の間隔
で位置付けされた行セグメント化のための任意の
接点を有する。第７図において、行導体１６はセ
ル回路２０−２３に結合され、かつ開回路に任意
の接点２４および２６に配合されている。その
上、第７図はバイアス電圧Vinjを行導体に結合
する共通ベーストランジスタ２８を示す。この構
成は論理回路２０−２３のI2L素子に対する電流
注入器として働く。 第８図は典型的実施例の第ｉ列、第ｊ列行に対
する、記憶素子を有するI2Lセル回路を示す。第
８図におけるI2L素子のシンボルは第９Ａ−９Ｃ
図に定義されている。例示のセール回路は論理回
路LNi、ｊと、記憶素子SEi、ｊとを含む。この
実施例においては、第16番目の行（すなわち、行
１、17、33、…）ごとのセル回路だけが記憶素子
を含み、残りのセル回路は論理回路だけを含む。
このI2L実施例における各論理回路は４つの列導
体と１つの行導体との交差点に４つのトランジス
タTA、TB、TCおよびTDを含む。各トランジスタ
に関連した接点はそのトランジスタが回路に機能
的に含まれるか、あるいは排除されるかする。行
導体rjとSiおよびRi導体との交差点のトランジス
タTAおよびTBは、それらのベースが行導体に接
続されかつそれらのコレクタがプログラムブル接
点３６および３７を有するSiおよびRi導体に接
続されるように、配置されている。これらトラン
ジスタSiおよびRi導体に関してワイヤードNOR
回路を実現する。QiおよびQiワイヤと行導体rjと
の交差点において、トランジスタTCおよびTDの
コレクタは行導体に接続され、またそれらのベー
スはQiおよびQi導体に接続されている。これら
トランジスタの助けにより、行導体rjはQiおよび
Qi入力のNOR機能を実現する。１が検出される
べきであるときに（接点３８を通じて）Qi入力
を選択し、かつ０が検出されるべきであるときに
（接点３９を通じて）Qiを選択することによつ
て、行導体rjは列状態のAND機能を実現するよ
うになし得る。 第８図のセル回路における記憶素子はセツト−
リセツトフリツプフロツプならびに種々の方法で
セルが列を終端させるようにする後記する任意の
接続を実現するのに適した論理素子を含む。記憶
素子はＳ導体とＱ導体を結合する第１のトランジ
スタT1、Ｒ導体とＱ導体を結ぶ結合する第２の
トランジスタT2、ならびに任意の接点４６およ
び４９を有するクロス結合導体を含む。トランジ
スタT1およびT2ならびに関連する電流注入器T3
およびT4はフリツプフロツプを構成する。トラ
ンジスタT5およびT6はＱおよびＱ出力導体に対
する電流注入器として働く。第８図のセル回路は
また、そのセル回路において列の分割を選択的に
確立するための任意の接点４０−４３、ならびに
記憶素子をＱおよびＱ出力導体から選択的に隔絶
するための任意の接点４９Ａおよび４９Ｂを含
む。 第８図のセル回路Gi，ｊをメモリをもつセル
回路として実現するためには、接点４６および４
８はその列セグメントにフリツプフロツプを含む
ように導通である。セル回路Gi，ｊをメモリな
しのセル回路として実現するためには、接点４６
および４８のいずれか一方または両方が開回路さ
れる。接点４６および４８の一方だけが開回路で
あると、Ｓ（またはＲ）は単一のインバータによ
つてＱ（またはＱ）に結合され、そして一対の直
列接続されたインバータによつてＱ（またはＱ）
に結合される。Ｒ導体とT2間の接続は同様の回
路を含み得る。この構成によれば、任意の接点は
ＳまたはＲまたはこれら信号の補数またはT1お
よびT2のそれぞれの入力に結合できるように選
択的にプログラムできる。 第８図のセル回路CNijの記憶素子SEijは、Si
導体とQi導体との間に外部コンデンサを結合し、
接点４８を開き、そしてRi導体とQi導体との間
にクロス結合接続（接点４６を通じて）を確立す
ることによつて、第８Ｂ図に示すように単安定素
子として容易に構成できる。或は、外部コンデン
サRi導体とQi導体との間に結合し（接点４６は
開放）、接点４８を閉成してもよい。これら構成
は通常の単安定素子と直接対応する。 本発明は本発明の精神あるいは本質的特徴から
逸脱することなしに他の特定の形式で実施でき
る。従つて、本実施例はあらゆる点において例示
であつて制限するものではないとみなされるべき
であり、従つて本発明の範囲は上記した記載によ
つてではなく付随する請求の範囲によつて示され
ており、そして請求の範囲の等価の意味および範
囲内に入るすべての変更はその中に包含されるこ
とを意図するものである。
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1980
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