JPH05160729A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH05160729A JPH05160729A JP32215591A JP32215591A JPH05160729A JP H05160729 A JPH05160729 A JP H05160729A JP 32215591 A JP32215591 A JP 32215591A JP 32215591 A JP32215591 A JP 32215591A JP H05160729 A JPH05160729 A JP H05160729A
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- analog
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Abstract
(57)【要約】
【目的】本発明は電荷再配分方式及び抵抗ストリング方
式の逐次比較型アナログーデジタル変換器においてマス
クを変更することなくゼロオフセットを容易に調整可能
とすることを目的とする。 【構成】電荷再配分方式の型逐次比較型アナログーデジ
タル変換器では、記憶装置１３に設定される設定データ
に基づいて出力電圧が可変となる電圧制御回路２２から
ゼロオフセット用容量Ｃｏにゼロオフセット用電圧が入
力される。抵抗ストリング方式の逐次比較型アナログー
デジタル変換器ではゼロオフセット用抵抗Ｒ／２の抵抗
値はあらかじめ記憶装置１７に設定された設定データに
基づいて動作する抵抗値制御回路２３で調節可能とする
ように構成する。
式の逐次比較型アナログーデジタル変換器においてマス
クを変更することなくゼロオフセットを容易に調整可能
とすることを目的とする。 【構成】電荷再配分方式の型逐次比較型アナログーデジ
タル変換器では、記憶装置１３に設定される設定データ
に基づいて出力電圧が可変となる電圧制御回路２２から
ゼロオフセット用容量Ｃｏにゼロオフセット用電圧が入
力される。抵抗ストリング方式の逐次比較型アナログー
デジタル変換器ではゼロオフセット用抵抗Ｒ／２の抵抗
値はあらかじめ記憶装置１７に設定された設定データに
基づいて動作する抵抗値制御回路２３で調節可能とする
ように構成する。
Description
【０００１】
【産業上の利用分野】この発明は逐次比較型アナログー
デジタル変換器に関するものである。抵抗ストリング方
式あるいは電荷再配分方式の逐次比較型アナログーデジ
タル変換器ではゼロオフセット調整用の抵抗あるいは容
量が設けられ、アナログ入力電圧が「０」となったとき
にはデジタル出力信号も「０」となるように調整可能と
なっている。そして、その調整操作を簡略化することが
要請されている。
デジタル変換器に関するものである。抵抗ストリング方
式あるいは電荷再配分方式の逐次比較型アナログーデジ
タル変換器ではゼロオフセット調整用の抵抗あるいは容
量が設けられ、アナログ入力電圧が「０」となったとき
にはデジタル出力信号も「０」となるように調整可能と
なっている。そして、その調整操作を簡略化することが
要請されている。
【０００２】
【従来の技術】４ビットの電荷再配分型アナログーデジ
タル変換器の従来例を図５に従って説明すると、容量Ｃ
１〜Ｃ５はその容量値が２の重み付けによる値で設定さ
れ、その容量値の比率は８：４：２：１：１に設定され
ている。また、容量Ｃｏはゼロオフセット調整用容量で
あって、その容量値は前記容量Ｃ５と同一である。
タル変換器の従来例を図５に従って説明すると、容量Ｃ
１〜Ｃ５はその容量値が２の重み付けによる値で設定さ
れ、その容量値の比率は８：４：２：１：１に設定され
ている。また、容量Ｃｏはゼロオフセット調整用容量で
あって、その容量値は前記容量Ｃ５と同一である。
【０００３】各容量Ｃ１〜Ｃ５の一方の端子はチョッパ
型比較器１に接続されている。そのチョッパ型比較器１
はインバータ回路２と同インバータ回路２に対し並列に
接続されるＮチャネルＭＯＳトランジスタＴrcとで構成
され、同チョッパ型比較器１の出力信号が入力される逐
次比較制御回路３に基づいてトランジスタＴrcのオン・
オフ動作が制御される。
型比較器１に接続されている。そのチョッパ型比較器１
はインバータ回路２と同インバータ回路２に対し並列に
接続されるＮチャネルＭＯＳトランジスタＴrcとで構成
され、同チョッパ型比較器１の出力信号が入力される逐
次比較制御回路３に基づいてトランジスタＴrcのオン・
オフ動作が制御される。
【０００４】なお、インバータ回路１の入力端子には容
量Ｃ６及びトランジスタＴrgが接続され、前記逐次比較
制御回路３の動作に基づいてトランジスタＴrgはサンプ
リング動作に先立って各容量Ｃ１〜Ｃ５及び同Ｃｏを放
電させてリセットするように動作し、容量Ｃ６は逐次比
較動作時に各容量Ｃ１〜Ｃ６の余剰電荷を吸収するよう
に動作する。
量Ｃ６及びトランジスタＴrgが接続され、前記逐次比較
制御回路３の動作に基づいてトランジスタＴrgはサンプ
リング動作に先立って各容量Ｃ１〜Ｃ５及び同Ｃｏを放
電させてリセットするように動作し、容量Ｃ６は逐次比
較動作時に各容量Ｃ１〜Ｃ６の余剰電荷を吸収するよう
に動作する。
【０００５】前記各容量Ｃ１〜Ｃ５の他方の端子は前記
逐次比較制御回路３により制御される切り替え回路４に
接続され、それぞれ基準電源電圧ＡＶＲと、同基準電源
電圧ＡＶＲと低電位側電源であるグランドＧのレベルと
の間で変動するアナログ入力信号Ａinと、グランドＧと
のいずれかのレベルが入力されるように切り替えられ
る。また、容量Ｃｏの他方の端子は切り替え回路４によ
り基準電源電圧ＡＶＲと、グランドＧとのいずれかのレ
ベルが入力されるように切り替えられる。
逐次比較制御回路３により制御される切り替え回路４に
接続され、それぞれ基準電源電圧ＡＶＲと、同基準電源
電圧ＡＶＲと低電位側電源であるグランドＧのレベルと
の間で変動するアナログ入力信号Ａinと、グランドＧと
のいずれかのレベルが入力されるように切り替えられ
る。また、容量Ｃｏの他方の端子は切り替え回路４によ
り基準電源電圧ＡＶＲと、グランドＧとのいずれかのレ
ベルが入力されるように切り替えられる。
【０００６】上記のように構成されたアナログーデジタ
ル変換器の動作を説明すると、まず前記逐次比較制御回
路３の制御に基づいて各容量Ｃ１〜Ｃ５には切り替え回
路４を介してアナログ入力信号Ａinが接続されるととも
に容量ＣｏはグランドＧに接続されてサンプリング動作
が行われ、各容量Ｃ１〜Ｃ５にはその容量値に応じた電
荷が蓄積される。
ル変換器の動作を説明すると、まず前記逐次比較制御回
路３の制御に基づいて各容量Ｃ１〜Ｃ５には切り替え回
路４を介してアナログ入力信号Ａinが接続されるととも
に容量ＣｏはグランドＧに接続されてサンプリング動作
が行われ、各容量Ｃ１〜Ｃ５にはその容量値に応じた電
荷が蓄積される。
【０００７】このとき、前記トランジスタＴrcはオンさ
れて各容量Ｃ１〜Ｃ５及び同Ｃｏのチョッパ型比較器１
側端子は同チョッパ型比較器１のしきい値Ｖthに維持さ
れているので、各容量Ｃ１〜Ｃ５はそのしきい値Ｖthと
アナログ入力信号Ａinとの差電圧に基づいて充電され、
容量Ｃｏはそのしきい値ＶthとグランドＧとの差電圧に
基づいて充電される。
れて各容量Ｃ１〜Ｃ５及び同Ｃｏのチョッパ型比較器１
側端子は同チョッパ型比較器１のしきい値Ｖthに維持さ
れているので、各容量Ｃ１〜Ｃ５はそのしきい値Ｖthと
アナログ入力信号Ａinとの差電圧に基づいて充電され、
容量Ｃｏはそのしきい値ＶthとグランドＧとの差電圧に
基づいて充電される。
【０００８】次いで、前記逐次比較制御回路３の制御に
基づいてトランジスタＴrcがオフされるとともに各容量
Ｃ１〜Ｃ５及び同Ｃｏが切り替え回路４を介して基準電
源電圧ＡＶＲあるいはグランドＧに接続されて「ビット
０」から「ビット３」の４ビットのうち、最上位ビット
すなわち「ビット３」から順次逐次比較が行われて、サ
ンプリングされたアナログ入力信号Ａinが４ビットのデ
ジタル信号に変換される。
基づいてトランジスタＴrcがオフされるとともに各容量
Ｃ１〜Ｃ５及び同Ｃｏが切り替え回路４を介して基準電
源電圧ＡＶＲあるいはグランドＧに接続されて「ビット
０」から「ビット３」の４ビットのうち、最上位ビット
すなわち「ビット３」から順次逐次比較が行われて、サ
ンプリングされたアナログ入力信号Ａinが４ビットのデ
ジタル信号に変換される。
【０００９】このとき、容量Ｃｏは各素子のレイアウト
や前記トランジスタＴrcとインバータ回路２との動作タ
イミングのずれ等による充電電荷の過不足を補うように
動作する。
や前記トランジスタＴrcとインバータ回路２との動作タ
イミングのずれ等による充電電荷の過不足を補うように
動作する。
【００１０】また、抵抗ストリング方式による逐次比較
型アナログーデジタル変換器の一例を図６に従って説明
すると、同一抵抗値の多数の抵抗Ｒが直列に接続されて
抵抗ストリング５が構成され、その抵抗ストリング５の
一端には基準電源電圧ＡＶＲが供給され、他端には前記
抵抗Ｒの１／２の抵抗値のゼロオフセット調整用抵抗Ｒ
／２を介してグランドＧに接続されている。
型アナログーデジタル変換器の一例を図６に従って説明
すると、同一抵抗値の多数の抵抗Ｒが直列に接続されて
抵抗ストリング５が構成され、その抵抗ストリング５の
一端には基準電源電圧ＡＶＲが供給され、他端には前記
抵抗Ｒの１／２の抵抗値のゼロオフセット調整用抵抗Ｒ
／２を介してグランドＧに接続されている。
【００１１】前記基準電源電圧ＡＶＲを各抵抗Ｒで分圧
することにより得られた多数の基準電圧はそれぞれスイ
ッチとしてのトランジスタＴrsを介してサンプリングホ
ールド切替え回路６に出力される。
することにより得られた多数の基準電圧はそれぞれスイ
ッチとしてのトランジスタＴrsを介してサンプリングホ
ールド切替え回路６に出力される。
【００１２】すなわち、全トランジスタＴrsにおいて高
電位側の半分はＰチャネルＭＯＳトランジスタで構成さ
れ、低電位側の半分はＮチャネルＭＯＳトランジスタで
構成され、逐次比較制御回路３の動作に基づいていずれ
か一つのトランジスタＴrsがオンされていずれか一つの
基準電圧がサンプリングホールド切替え回路６に出力さ
れる。
電位側の半分はＰチャネルＭＯＳトランジスタで構成さ
れ、低電位側の半分はＮチャネルＭＯＳトランジスタで
構成され、逐次比較制御回路３の動作に基づいていずれ
か一つのトランジスタＴrsがオンされていずれか一つの
基準電圧がサンプリングホールド切替え回路６に出力さ
れる。
【００１３】前記サンプリングホールド切替え回路６に
はアナログ入力信号Ａinも入力され、同サンプリングホ
ールド切替え回路６は前記基準電圧とアナログ入力信号
Ａinのいずれかをサンプリングホールド容量Ｃshを介し
てチョッパ型比較器１に出力する。
はアナログ入力信号Ａinも入力され、同サンプリングホ
ールド切替え回路６は前記基準電圧とアナログ入力信号
Ａinのいずれかをサンプリングホールド容量Ｃshを介し
てチョッパ型比較器１に出力する。
【００１４】チョッパ型比較器１は前記逐次比較制御回
路３の動作に基づいて前記サンプリングホールド切替え
回路６によりサンプリングホールド容量Ｃshにアナログ
入力信号Ａinが入力されるサンプリング動作中はトラン
ジスタＴrcがオンされてインバータ回路２の入出力端子
電圧が同インバータ回路２のしきい値電圧Ｖthに維持さ
れ、前記サンプリングホールド切替え回路６によりサン
プリングホールド容量Ｃshに基準電圧が入力される変換
動作中はトランジスタＴrcがオフされるようになってい
る。
路３の動作に基づいて前記サンプリングホールド切替え
回路６によりサンプリングホールド容量Ｃshにアナログ
入力信号Ａinが入力されるサンプリング動作中はトラン
ジスタＴrcがオンされてインバータ回路２の入出力端子
電圧が同インバータ回路２のしきい値電圧Ｖthに維持さ
れ、前記サンプリングホールド切替え回路６によりサン
プリングホールド容量Ｃshに基準電圧が入力される変換
動作中はトランジスタＴrcがオフされるようになってい
る。
【００１５】上記のように構成されたアナログーデジタ
ル変換器の変換動作を説明すると、まずトランジスタＴ
rcがオンされてインバータ回路２の入出力端子電圧が同
インバータ回路２のしきい値電圧Ｖthに維持されている
状態でサンプリングホールド切替え回路６を介してアナ
ログ入力信号Ａinがサンプリングホールド容量Ｃshに入
力されると、その時点のアナログ入力信号Ａinの電圧レ
ベルに基づいてサンプリングホールド容量Ｃshに電荷が
蓄積され、サンプリングホールド容量Ｃshのインバータ
回路２側の電極が同インバータ回路２のしきい値Ｖthと
なり、サンプリングホールド切替え回路６側の電極がア
ナログ入力信号Ａinの電圧レベルとなってサンプリング
ホールドが行われる。
ル変換器の変換動作を説明すると、まずトランジスタＴ
rcがオンされてインバータ回路２の入出力端子電圧が同
インバータ回路２のしきい値電圧Ｖthに維持されている
状態でサンプリングホールド切替え回路６を介してアナ
ログ入力信号Ａinがサンプリングホールド容量Ｃshに入
力されると、その時点のアナログ入力信号Ａinの電圧レ
ベルに基づいてサンプリングホールド容量Ｃshに電荷が
蓄積され、サンプリングホールド容量Ｃshのインバータ
回路２側の電極が同インバータ回路２のしきい値Ｖthと
なり、サンプリングホールド切替え回路６側の電極がア
ナログ入力信号Ａinの電圧レベルとなってサンプリング
ホールドが行われる。
【００１６】この状態でトランジスタＴrcがオフされて
サンプリングホールド切替え回路６が切り替えられ、多
数のトランジスタＴrsの中の中間に位置するトランジス
タＴrsがオンされて基準電源電圧ＡＶＲの１／２のレベ
ルの基準電圧がサンプリングホールド容量Ｃshに入力さ
れる。
サンプリングホールド切替え回路６が切り替えられ、多
数のトランジスタＴrsの中の中間に位置するトランジス
タＴrsがオンされて基準電源電圧ＡＶＲの１／２のレベ
ルの基準電圧がサンプリングホールド容量Ｃshに入力さ
れる。
【００１７】すると、その基準電圧がサンプリングホー
ルド容量Ｃshに蓄えられている前記アナログ入力信号Ａ
inの電圧レベルより高い場合にはインバータ回路２の入
力電圧レベルがそのしきい値Ｖthより高くなってインバ
ータ回路２の出力信号がＬレベルとなり、反対に基準電
圧がサンプリングホールド容量Ｃshに蓄えられている前
記アナログ入力信号Ａinの電圧レベルより低い場合には
インバータ回路２の入力電圧レベルがそのしきい値Ｖth
より低くなってインバータ回路２の出力信号がＨレベル
となる。
ルド容量Ｃshに蓄えられている前記アナログ入力信号Ａ
inの電圧レベルより高い場合にはインバータ回路２の入
力電圧レベルがそのしきい値Ｖthより高くなってインバ
ータ回路２の出力信号がＬレベルとなり、反対に基準電
圧がサンプリングホールド容量Ｃshに蓄えられている前
記アナログ入力信号Ａinの電圧レベルより低い場合には
インバータ回路２の入力電圧レベルがそのしきい値Ｖth
より低くなってインバータ回路２の出力信号がＨレベル
となる。
【００１８】このようにしてインバータ回路２の出力信
号がＨレベルであるかＬレベルであるかによって逐次比
較制御回路３により次にオンさせるトランジスタＴrsが
選択されて２分岐式逐次比較が順次行われ、サンプリン
グホールドされたアナログ入力信号Ａinが所定のビット
数のデジタル信号に変換されると、新たなアナログ入力
信号Ａinがサンプリングホールド容量Ｃshに入力されて
同様な逐次比較動作が行われる。
号がＨレベルであるかＬレベルであるかによって逐次比
較制御回路３により次にオンさせるトランジスタＴrsが
選択されて２分岐式逐次比較が順次行われ、サンプリン
グホールドされたアナログ入力信号Ａinが所定のビット
数のデジタル信号に変換されると、新たなアナログ入力
信号Ａinがサンプリングホールド容量Ｃshに入力されて
同様な逐次比較動作が行われる。
【００１９】このとき、ゼロオフセット調整用の抵抗Ｒ
／２は前記チョッパ型比較器１のトランジスタＴrcが持
つ容量やその他の原因によりサンプリングホールド動作
時に発生するコンデンサＣ８の充電電荷量のずれを補正
するように動作する。
／２は前記チョッパ型比較器１のトランジスタＴrcが持
つ容量やその他の原因によりサンプリングホールド動作
時に発生するコンデンサＣ８の充電電荷量のずれを補正
するように動作する。
【００２０】
【発明が解決しようとする課題】上記のような電荷再配
分方式のデジタルーアナログ変換器においては、ゼロオ
フセット調整用容量Ｃｏに供給される電圧レベルは基準
電圧電源ＡＶＲとグランドＧであってどちらも固定され
た電圧レベルであるため、ゼロオフセット調整用容量Ｃ
ｏによりオフセット量を調節する場合には同容量Ｃｏの
容量値を変更する必要がある。
分方式のデジタルーアナログ変換器においては、ゼロオ
フセット調整用容量Ｃｏに供給される電圧レベルは基準
電圧電源ＡＶＲとグランドＧであってどちらも固定され
た電圧レベルであるため、ゼロオフセット調整用容量Ｃ
ｏによりオフセット量を調節する場合には同容量Ｃｏの
容量値を変更する必要がある。
【００２１】ところが、容量Ｃｏの容量値を変更するに
はマスクを変更する必要が生じるため、オフセット量の
調整作業が煩雑となるという問題点がある。また、上記
のような抵抗ストリング方式のデジタルーアナログ変換
器において、オフセット量を調節する場合にはゼロオフ
セット調整用の抵抗Ｒ／２の抵抗値を変更する必要があ
る。
はマスクを変更する必要が生じるため、オフセット量の
調整作業が煩雑となるという問題点がある。また、上記
のような抵抗ストリング方式のデジタルーアナログ変換
器において、オフセット量を調節する場合にはゼロオフ
セット調整用の抵抗Ｒ／２の抵抗値を変更する必要があ
る。
【００２２】ところが、ゼロオフセット調整用の抵抗Ｒ
／２は他の抵抗Ｒと同一プロセスの拡散抵抗等で形成さ
れるため、その抵抗値を変更するためには拡散抵抗等を
形成するためのマスクを変更する必要が生じ、その調整
作業が煩雑であるとともにコストも上昇する。
／２は他の抵抗Ｒと同一プロセスの拡散抵抗等で形成さ
れるため、その抵抗値を変更するためには拡散抵抗等を
形成するためのマスクを変更する必要が生じ、その調整
作業が煩雑であるとともにコストも上昇する。
【００２３】この発明の目的は、電荷再配分方式及び抵
抗ストリング方式の逐次比較型アナログーデジタル変換
器において同変換器を製造するためのマスクを変更する
ことなくゼロオフセットを容易に調整可能とすることに
ある。
抗ストリング方式の逐次比較型アナログーデジタル変換
器において同変換器を製造するためのマスクを変更する
ことなくゼロオフセットを容易に調整可能とすることに
ある。
【００２４】
【課題を解決するための手段】図１（ａ）は第一の発明
の原理説明図である。すなわち、２の重み付けに基づく
容量値を備えた複数の容量Ｃ１〜Ｃｎとゼロオフセット
用容量Ｃｏとの一方の端子にチョッパ型比較器１を接続
し、他方の端子には逐次比較制御回路３で制御される切
り替え回路４を接続し、前記各容量Ｃ１〜Ｃｎに前記切
り替え回路４を介してアナログ入力信号Ａinを入力する
サンプリング動作と、前記各容量Ｃ１〜Ｃｎに基準電圧
信号ＡＶＲあるいは低電位側電源Ｇを入力する変換動作
とを前記逐次比較制御回路３で制御し、前記ゼロオフセ
ット用容量Ｃｏの他方の端子には前記サンプリング動作
時に低電位側電源Ｇを入力するとともに前記変換動作時
にはゼロオフセット用電圧を入力してゼロオフセット動
作を行う電荷再配分型アナログーデジタル変換器で、前
記ゼロオフセット用容量Ｃｏには記憶装置１３に設定さ
れる設定データに基づいて出力電圧が可変となる電圧制
御回路２２からゼロオフセット用電圧が入力される。
の原理説明図である。すなわち、２の重み付けに基づく
容量値を備えた複数の容量Ｃ１〜Ｃｎとゼロオフセット
用容量Ｃｏとの一方の端子にチョッパ型比較器１を接続
し、他方の端子には逐次比較制御回路３で制御される切
り替え回路４を接続し、前記各容量Ｃ１〜Ｃｎに前記切
り替え回路４を介してアナログ入力信号Ａinを入力する
サンプリング動作と、前記各容量Ｃ１〜Ｃｎに基準電圧
信号ＡＶＲあるいは低電位側電源Ｇを入力する変換動作
とを前記逐次比較制御回路３で制御し、前記ゼロオフセ
ット用容量Ｃｏの他方の端子には前記サンプリング動作
時に低電位側電源Ｇを入力するとともに前記変換動作時
にはゼロオフセット用電圧を入力してゼロオフセット動
作を行う電荷再配分型アナログーデジタル変換器で、前
記ゼロオフセット用容量Ｃｏには記憶装置１３に設定さ
れる設定データに基づいて出力電圧が可変となる電圧制
御回路２２からゼロオフセット用電圧が入力される。
【００２５】図１（ｂ）は第二の発明の原理説明図であ
る。すなわち、同一抵抗値の多数の抵抗Ｒとゼロオフセ
ット用抵抗Ｒ／２とを直列に接続して抵抗ストリング５
を形成し、前記抵抗ストリング５の一端に基準電源電圧
ＡＶＲを供給するとともに他端に低電位側電源Ｇを供給
し、前記抵抗ストリング５の各端子間電圧である基準電
圧の一つとアナログ入力電圧とをサンプリングホールド
切り替え回路６を介してサンプリングホールド容量Ｃsh
に入力してチョッパ型比較器１で比較する抵抗ストリン
グ方式の逐次比較型アナログーデジタル変換器で、前記
ゼロオフセット用抵抗Ｒ／２の抵抗値はあらかじめ記憶
装置１７に設定された設定データに基づいて動作する抵
抗値制御回路２３で調節可能とされている。
る。すなわち、同一抵抗値の多数の抵抗Ｒとゼロオフセ
ット用抵抗Ｒ／２とを直列に接続して抵抗ストリング５
を形成し、前記抵抗ストリング５の一端に基準電源電圧
ＡＶＲを供給するとともに他端に低電位側電源Ｇを供給
し、前記抵抗ストリング５の各端子間電圧である基準電
圧の一つとアナログ入力電圧とをサンプリングホールド
切り替え回路６を介してサンプリングホールド容量Ｃsh
に入力してチョッパ型比較器１で比較する抵抗ストリン
グ方式の逐次比較型アナログーデジタル変換器で、前記
ゼロオフセット用抵抗Ｒ／２の抵抗値はあらかじめ記憶
装置１７に設定された設定データに基づいて動作する抵
抗値制御回路２３で調節可能とされている。
【００２６】
【作用】第一の発明では、変換動作時にゼロオフセット
用容量Ｃｏに入力されるゼロオフセット用電圧は記憶装
置１３に設定された設定データに基づいて可変となるた
め、ゼロオフセット用容量Ｃｏの容量値を変更すること
なくオフセット量の調節が可能となる。
用容量Ｃｏに入力されるゼロオフセット用電圧は記憶装
置１３に設定された設定データに基づいて可変となるた
め、ゼロオフセット用容量Ｃｏの容量値を変更すること
なくオフセット量の調節が可能となる。
【００２７】第二の発明では、ゼロオフセット用抵抗Ｒ
／２の抵抗値は記憶装置１７に設定された設定データに
基づいて可変となるため、抵抗ストリング５を形成する
ためのマスクを変更することなくゼロオフセット用抵抗
Ｒ／２の抵抗値を可変としてオフセット量の調節が可能
となる。
／２の抵抗値は記憶装置１７に設定された設定データに
基づいて可変となるため、抵抗ストリング５を形成する
ためのマスクを変更することなくゼロオフセット用抵抗
Ｒ／２の抵抗値を可変としてオフセット量の調節が可能
となる。
【００２８】
【実施例】以下、この発明を電荷再配分型アナログーデ
ジタル変換器に具体化した第一の実施例を図２に従って
説明する。なお、前記従来例と同一構成部分は同一符号
を付して説明する。
ジタル変換器に具体化した第一の実施例を図２に従って
説明する。なお、前記従来例と同一構成部分は同一符号
を付して説明する。
【００２９】この実施例の容量Ｃ１〜Ｃ５は前記従来例
と同様な容量値で設定され、各容量Ｃ１〜Ｃ５に接続さ
れるチョッパ型比較器１、逐次比較制御回路３及び容量
Ｃ１〜Ｃ５に接続される切り替え回路４は前記従来例と
同一構成である。そして、チョッパ型比較器１及び切り
替え回路４は逐次比較制御回路３により制御される。
と同様な容量値で設定され、各容量Ｃ１〜Ｃ５に接続さ
れるチョッパ型比較器１、逐次比較制御回路３及び容量
Ｃ１〜Ｃ５に接続される切り替え回路４は前記従来例と
同一構成である。そして、チョッパ型比較器１及び切り
替え回路４は逐次比較制御回路３により制御される。
【００３０】基準電源電圧ＡＶＲとグランドＧとの間で
同一抵抗値の多数の抵抗Ｒを直列に接続して構成した抵
抗ストリング１１の各抵抗Ｒ間と前記ゼロオフセット調
整用容量Ｃｏとの間には多数のトランジスタＴrs1 〜Ｔ
rsnが接続されている。
同一抵抗値の多数の抵抗Ｒを直列に接続して構成した抵
抗ストリング１１の各抵抗Ｒ間と前記ゼロオフセット調
整用容量Ｃｏとの間には多数のトランジスタＴrs1 〜Ｔ
rsnが接続されている。
【００３１】そして、各トランジスタＴrs1 〜Ｔrsn は
制御回路１２の出力信号に基づいていずれか一つがオン
され、前記基準電源電圧ＡＶＲを各抵抗Ｒで分圧するこ
とにより得られた多数のゼロオフセット用電圧の一つが
それぞれ選択されたトランジスタＴrs1 〜Ｔrsn を介し
てゼロオフセット調整用容量Ｃｏに入力されるようにな
っている。
制御回路１２の出力信号に基づいていずれか一つがオン
され、前記基準電源電圧ＡＶＲを各抵抗Ｒで分圧するこ
とにより得られた多数のゼロオフセット用電圧の一つが
それぞれ選択されたトランジスタＴrs1 〜Ｔrsn を介し
てゼロオフセット調整用容量Ｃｏに入力されるようにな
っている。
【００３２】前記制御回路１２にはゼロオフセット用電
圧を設定するためのＥＥＰＲＯＭ等で構成される記憶装
置１３が接続され、制御回路１２はその記憶装置１３に
あらかじめ設定されている設定値に基づいてトランジス
タＴrs1 〜Ｔrsn のいずれか一つをオンさせるようにな
っている。
圧を設定するためのＥＥＰＲＯＭ等で構成される記憶装
置１３が接続され、制御回路１２はその記憶装置１３に
あらかじめ設定されている設定値に基づいてトランジス
タＴrs1 〜Ｔrsn のいずれか一つをオンさせるようにな
っている。
【００３３】さて、上記のように構成された電荷再配分
型アナログーデジタル変換器の動作は前記従来例と同様
に、まず逐次比較制御回路３の制御に基づいて各容量Ｃ
１〜Ｃ５には切り替え回路４を介してアナログ入力信号
Ａinが接続されるとともに容量Ｃｏは制御回路１２によ
りオンされたトランジスタＴrsn を介してグランドＧに
接続されてサンプリング動作が行われ、各容量Ｃ１〜Ｃ
５及び同Ｃｏにはその容量値に応じた電荷が蓄積され
る。
型アナログーデジタル変換器の動作は前記従来例と同様
に、まず逐次比較制御回路３の制御に基づいて各容量Ｃ
１〜Ｃ５には切り替え回路４を介してアナログ入力信号
Ａinが接続されるとともに容量Ｃｏは制御回路１２によ
りオンされたトランジスタＴrsn を介してグランドＧに
接続されてサンプリング動作が行われ、各容量Ｃ１〜Ｃ
５及び同Ｃｏにはその容量値に応じた電荷が蓄積され
る。
【００３４】次いで、前記逐次比較制御回路３の制御に
基づいてトランジスタＴrcがオフされるとともに各容量
Ｃ１〜Ｃ５が切り替え回路４を介して基準電源電圧ＡＶ
ＲあるいはグランドＧに接続されるとともに、容量Ｃｏ
にはトランジスタＴrs1 〜Ｔrsn-1 の中から記憶装置１
３の設定値に基づいて制御回路１２で選択されたいずれ
か一つのトランジスタを介して基準電源電圧ＡＶＲを各
抵抗Ｒで分圧したいずれか一つの電圧レベルが入力され
る。
基づいてトランジスタＴrcがオフされるとともに各容量
Ｃ１〜Ｃ５が切り替え回路４を介して基準電源電圧ＡＶ
ＲあるいはグランドＧに接続されるとともに、容量Ｃｏ
にはトランジスタＴrs1 〜Ｔrsn-1 の中から記憶装置１
３の設定値に基づいて制御回路１２で選択されたいずれ
か一つのトランジスタを介して基準電源電圧ＡＶＲを各
抵抗Ｒで分圧したいずれか一つの電圧レベルが入力され
る。
【００３５】そして、「ビット０」から「ビット３」の
４ビットのうち、最上位ビットすなわち「ビット３」か
ら順次逐次比較が行われて、サンプリングされたアナロ
グ入力信号Ａinが４ビットのデジタル信号に変換され
る。
４ビットのうち、最上位ビットすなわち「ビット３」か
ら順次逐次比較が行われて、サンプリングされたアナロ
グ入力信号Ａinが４ビットのデジタル信号に変換され
る。
【００３６】このとき、容量Ｃｏは前記従来例と同様に
各素子のレイアウトや前記トランジスタＴrcとインバー
タ回路２との動作タイミングのずれ等による充電電荷の
過不足を補うように動作する。
各素子のレイアウトや前記トランジスタＴrcとインバー
タ回路２との動作タイミングのずれ等による充電電荷の
過不足を補うように動作する。
【００３７】上記のように構成されたアナログーデジタ
ル変換器では、容量Ｃｏに入力されるゼロオフセット調
整用電圧を制御回路１２に基づいてトランジスタＴrs1
〜Ｔrsn-1 の中からいずれか一つを選択することにより
変更することが可能である。
ル変換器では、容量Ｃｏに入力されるゼロオフセット調
整用電圧を制御回路１２に基づいてトランジスタＴrs1
〜Ｔrsn-1 の中からいずれか一つを選択することにより
変更することが可能である。
【００３８】そして、トランジスタＴrs1 〜Ｔrsn-1 の
いずれを選択するかをあらかじめ記憶装置１３に設定可
能である。従って、記憶装置１３の設定値を適宜に選択
することにより容量Ｃｏに入力するゼロオフセット調整
用電圧を容易に変更することができるので、マスクを変
更して容量Ｃ６の容量値を変更することなくオフセット
量を容易に調節することができる。
いずれを選択するかをあらかじめ記憶装置１３に設定可
能である。従って、記憶装置１３の設定値を適宜に選択
することにより容量Ｃｏに入力するゼロオフセット調整
用電圧を容易に変更することができるので、マスクを変
更して容量Ｃ６の容量値を変更することなくオフセット
量を容易に調節することができる。
【００３９】また、記憶装置１３へのゼロオフセット調
整用データの設定は工場出荷時の動作試験後に最適値を
設定するようにしたり、あるいはユーザーが任意に設定
可能としてもよく、マスクを変更することなくオフセッ
ト量を容易に調整することができるので、オフセット量
の調整作業が容易となるとともに歩留りを向上させるこ
とができる。
整用データの設定は工場出荷時の動作試験後に最適値を
設定するようにしたり、あるいはユーザーが任意に設定
可能としてもよく、マスクを変更することなくオフセッ
ト量を容易に調整することができるので、オフセット量
の調整作業が容易となるとともに歩留りを向上させるこ
とができる。
【００４０】次に、この発明を抵抗ストリング方式のア
ナログーデジタル変換器に具体化した一実施例を図３に
従って説明する。この実施例の抵抗ストリング５、チョ
ッパ型比較器１及び逐次比較制御回路３は前記従来例と
同様に構成されている。ゼロオフセット調整用抵抗Ｒ／
２にはその抵抗値を４分割する位置とグランドＧとの間
には４つのＮチャネルＭＯＳトランジスタＴr1〜Ｔr4が
接続され、各トランジスタＴr1〜Ｔr4のゲートには４つ
のＮＯＲ回路１４ａ〜１４ｄの出力端子が接続されてい
る。
ナログーデジタル変換器に具体化した一実施例を図３に
従って説明する。この実施例の抵抗ストリング５、チョ
ッパ型比較器１及び逐次比較制御回路３は前記従来例と
同様に構成されている。ゼロオフセット調整用抵抗Ｒ／
２にはその抵抗値を４分割する位置とグランドＧとの間
には４つのＮチャネルＭＯＳトランジスタＴr1〜Ｔr4が
接続され、各トランジスタＴr1〜Ｔr4のゲートには４つ
のＮＯＲ回路１４ａ〜１４ｄの出力端子が接続されてい
る。
【００４１】前記ＮＯＲ回路１４ａ〜１４ｄは制御回路
１５から出力される２ビットの制御信号Ｓ０，Ｓ１によ
り制御されてトランジスタＴr1〜Ｔr4のいずれか一つを
オンさせるようになっている。
１５から出力される２ビットの制御信号Ｓ０，Ｓ１によ
り制御されてトランジスタＴr1〜Ｔr4のいずれか一つを
オンさせるようになっている。
【００４２】すなわち、制御信号Ｓ０はＮＯＲ回路１４
ａ，１４ｂの一方の入力端子に入力されるとともにイン
バータ回路１６ａを介してＮＯＲ回路１４ｃ，１４ｄの
一方の入力端子に入力されている。
ａ，１４ｂの一方の入力端子に入力されるとともにイン
バータ回路１６ａを介してＮＯＲ回路１４ｃ，１４ｄの
一方の入力端子に入力されている。
【００４３】また、制御信号Ｓ１はＮＯＲ回路１４ａ，
１４ｃの他方の入力端子に入力されるとともに、インバ
ータ回路１６ｂを介してＮＯＲ回路１４ｂ，１４ｄの他
方の入力端子に入力されている。
１４ｃの他方の入力端子に入力されるとともに、インバ
ータ回路１６ｂを介してＮＯＲ回路１４ｂ，１４ｄの他
方の入力端子に入力されている。
【００４４】従って、例えば制御信号Ｓ０，Ｓ１がとも
にＬレベルとなるとＮＯＲ回路１４ａの出力信号だけが
ＨレベルとなってトランジスタＴr1だけがオンされると
いうように２ビットの制御信号Ｓ０，Ｓ１に基づいてト
ランジスタＴr1〜Ｔr4のいずれか一つが選択されてオン
され、各トランジスタＴr1〜Ｔr4とゼロオフセット調整
用抵抗Ｒ／２の接続点とグランドＧとが接続されて短絡
状態となる。
にＬレベルとなるとＮＯＲ回路１４ａの出力信号だけが
ＨレベルとなってトランジスタＴr1だけがオンされると
いうように２ビットの制御信号Ｓ０，Ｓ１に基づいてト
ランジスタＴr1〜Ｔr4のいずれか一つが選択されてオン
され、各トランジスタＴr1〜Ｔr4とゼロオフセット調整
用抵抗Ｒ／２の接続点とグランドＧとが接続されて短絡
状態となる。
【００４５】前記制御回路１５にはＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等で構成される記憶装置１７及びマイコン等から
出力される設定データを格納するためのレジスタ１８が
接続され、前記制御回路１５は前記記憶装置１７あるい
はレジスタ１８に格納されている設定データに基づいて
前記制御信号Ｓ０，Ｓ１を出力する。
ＲＯＭ等で構成される記憶装置１７及びマイコン等から
出力される設定データを格納するためのレジスタ１８が
接続され、前記制御回路１５は前記記憶装置１７あるい
はレジスタ１８に格納されている設定データに基づいて
前記制御信号Ｓ０，Ｓ１を出力する。
【００４６】上記のように構成されたアナログーデジタ
ル変換器の動作は、前記従来例の抵抗ストリング型アナ
ログーデジタル変換器の動作と同様である。そして、ト
ランジスタＴr1〜Ｔr4のいずれか一つをオンさせること
によりゼロオフセット調整用抵抗Ｒ／２の抵抗値が４段
階に調節可能となる。
ル変換器の動作は、前記従来例の抵抗ストリング型アナ
ログーデジタル変換器の動作と同様である。そして、ト
ランジスタＴr1〜Ｔr4のいずれか一つをオンさせること
によりゼロオフセット調整用抵抗Ｒ／２の抵抗値が４段
階に調節可能となる。
【００４７】従って、最適なオフセット量が得られるよ
うな制御信号Ｓ０，Ｓ１を制御回路１５から出力させる
ように記憶装置１７あるいはレジスタ１８にあらかじめ
設定データを格納することにより、マスクを変更するこ
となくゼロオフセット調整用抵抗Ｒ／２の抵抗値を調節
することができる。
うな制御信号Ｓ０，Ｓ１を制御回路１５から出力させる
ように記憶装置１７あるいはレジスタ１８にあらかじめ
設定データを格納することにより、マスクを変更するこ
となくゼロオフセット調整用抵抗Ｒ／２の抵抗値を調節
することができる。
【００４８】次に、この発明を電荷再配分型及び抵抗ス
トリング型を併用するアナログーデジタル変換器に具体
化した実施例を図４に従って説明する。この実施例はア
ナログ入力信号Ａinを上位６ビットは電荷再配分方式に
よる第一の変換部１９に基づいてデジタル信号に変換
し、下位４ビットは前記第一の変換部１９と抵抗ストリ
ング方式による第二の変換部２０とを併用してデジタル
信号に変換するものである。
トリング型を併用するアナログーデジタル変換器に具体
化した実施例を図４に従って説明する。この実施例はア
ナログ入力信号Ａinを上位６ビットは電荷再配分方式に
よる第一の変換部１９に基づいてデジタル信号に変換
し、下位４ビットは前記第一の変換部１９と抵抗ストリ
ング方式による第二の変換部２０とを併用してデジタル
信号に変換するものである。
【００４９】そして、第一の変換部１９を構成する容量
Ｃ１１〜Ｃ１７は前記第一の実施例と同様に切り替え回
路４に接続され、ゼロオフセット調整用容量Ｃ１８は前
記第二の実施例と同様なトランジスタＴr1〜Ｔr4を介し
て第二の変換部２０を構成する抵抗ストリングのゼロオ
フセット調整用抵抗Ｒ／２を４分割した位置に接続され
る。
Ｃ１１〜Ｃ１７は前記第一の実施例と同様に切り替え回
路４に接続され、ゼロオフセット調整用容量Ｃ１８は前
記第二の実施例と同様なトランジスタＴr1〜Ｔr4を介し
て第二の変換部２０を構成する抵抗ストリングのゼロオ
フセット調整用抵抗Ｒ／２を４分割した位置に接続され
る。
【００５０】また、トランジスタＴr1〜Ｔr4は前記第二
の実施例と同様な構成で制御され、逐次比較制御回路３
の動作に基づいて抵抗ストリングで選択される基準電圧
はトランスファーゲート２１を介して前記容量Ｃ１７に
出力される。
の実施例と同様な構成で制御され、逐次比較制御回路３
の動作に基づいて抵抗ストリングで選択される基準電圧
はトランスファーゲート２１を介して前記容量Ｃ１７に
出力される。
【００５１】このような構成のアナログーデジタル変換
器では、前記第一の実施例と同様にまず容量Ｃ１１〜Ｃ
１７にアナログ入力信号Ａinが入力されて逐次比較制御
回路３により電荷再配分方式に基づいて６ビットの変換
動作が行われる。このとき、制御回路１５から出力され
る制御信号Ｓ０，Ｓ１に基づいてトランジスタＴr1〜Ｔ
r4のいずれか一つをオンさせて、ゼロオフセット調整用
容量Ｃ１８に入力する電圧レベルを調整することにより
オフセット量を調節することができる。
器では、前記第一の実施例と同様にまず容量Ｃ１１〜Ｃ
１７にアナログ入力信号Ａinが入力されて逐次比較制御
回路３により電荷再配分方式に基づいて６ビットの変換
動作が行われる。このとき、制御回路１５から出力され
る制御信号Ｓ０，Ｓ１に基づいてトランジスタＴr1〜Ｔ
r4のいずれか一つをオンさせて、ゼロオフセット調整用
容量Ｃ１８に入力する電圧レベルを調整することにより
オフセット量を調節することができる。
【００５２】次いで、前記上位６ビットの最下位ビット
を変換した状態で前記切り替え回路４が固定されるとと
もに、逐次比較制御回路３に基づいてトランスファーゲ
ート２１がオンされ、逐次比較制御回路３の動作に基づ
いて抵抗ストリングで選択される基準電圧が容量Ｃ１７
に順次入力され、下位４ビットの変換動作が行われる。
を変換した状態で前記切り替え回路４が固定されるとと
もに、逐次比較制御回路３に基づいてトランスファーゲ
ート２１がオンされ、逐次比較制御回路３の動作に基づ
いて抵抗ストリングで選択される基準電圧が容量Ｃ１７
に順次入力され、下位４ビットの変換動作が行われる。
【００５３】従って、この実施例においても記憶装置１
７あるいはマイコン等から出力されてレジスタ１８に格
納されている設定データに基づいてトランジスタＴr1〜
Ｔr4のいずれか一つをオンさせて、ゼロオフセット調整
用容量Ｃ１８に入力する電圧レベルを調整することによ
り前記実施例と同様にオフセット量を容易に調節するこ
とができる。
７あるいはマイコン等から出力されてレジスタ１８に格
納されている設定データに基づいてトランジスタＴr1〜
Ｔr4のいずれか一つをオンさせて、ゼロオフセット調整
用容量Ｃ１８に入力する電圧レベルを調整することによ
り前記実施例と同様にオフセット量を容易に調節するこ
とができる。
【００５４】
【発明の効果】以上詳述したように、この発明は電荷再
配分方式及び抵抗ストリング方式の逐次比較型アナログ
ーデジタル変換器において同変換器を製造するためのマ
スクを変更することなくゼロオフセットを容易に調整す
ることができる優れた効果を発揮する。
配分方式及び抵抗ストリング方式の逐次比較型アナログ
ーデジタル変換器において同変換器を製造するためのマ
スクを変更することなくゼロオフセットを容易に調整す
ることができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】本発明の第二の実施例を示す回路図である。
【図４】本発明の第三の実施例を示す回路図である。
【図５】従来例を示す回路図である。
【図６】従来例を示す回路図である。
１ チョッパ型比較器 ３ 逐次比較制御回路 ４ 切り替え回路 ５ 抵抗ストリング １１ サンプリンクホールド切り替え回路 １３，１７ 記憶装置 ２２ 電圧制御回路 ２３ 抵抗値制御回路 Ｃ１〜Ｃｎ 容量 Ｃｏ ゼロオフセット用容量 Ｃsh サンプリングホールド容量 Ｒ／２ ゼロオフセット用抵抗 ＡＶＲ 基準電源電圧 Ｇ 低電位側電源
Claims (2)
- 【請求項１】 ２の重み付けに基づく容量値を備えた複
数の容量（Ｃ１〜Ｃｎ）とゼロオフセット用容量（Ｃ
ｏ）との一方の端子にチョッパ型比較器（１）を接続
し、他方の端子には逐次比較制御回路（３）で制御され
る切り替え回路（４）を接続し、前記各容量（Ｃ１〜Ｃ
ｎ）に前記切り替え回路（４）を介してアナログ入力信
号（Ａin）を入力するサンプリング動作と、前記各容量
（Ｃ１〜Ｃｎ）に基準電圧信号（ＡＶＲ）あるいは低電
位側電源（Ｇ）を入力する変換動作とを前記逐次比較制
御回路（３）で制御し、前記ゼロオフセット用容量（Ｃ
ｏ）の他方の端子には前記サンプリング動作時に低電位
側電源（Ｇ）を入力するとともに前記変換動作時にはゼ
ロオフセット用電圧を入力してゼロオフセット動作を行
う電荷再配分方式の型逐次比較型アナログーデジタル変
換器であって、 前記ゼロオフセット用容量（Ｃｏ）には記憶装置（１
３）に設定される設定データに基づいて出力電圧が可変
となる電圧制御回路（２２）からゼロオフセット用電圧
を入力したことを特徴とするアナログーデジタル変換
器。 - 【請求項２】 同一抵抗値の多数の抵抗（Ｒ）とゼロオ
フセット用抵抗（Ｒ／２）とを直列に接続して抵抗スト
リング（５）を形成し、前記抵抗ストリング（５）の一
端に基準電源電圧（ＡＶＲ）を供給するとともに他端に
低電位側電源（Ｇ）を供給し、前記抵抗ストリング
（５）の各端子間電圧である基準電圧の一つとアナログ
入力電圧とをサンプリングホールド切り替え回路（６）
を介してサンプリングホールド容量（Ｃsh）に入力して
チョッパ型比較器（１）で比較する抵抗ストリング方式
の逐次比較型アナログーデジタル変換器であって、 前記ゼロオフセット用抵抗（Ｒ／２）の抵抗値はあらか
じめ記憶装置（１７）に設定された設定データに基づい
て動作する抵抗値制御回路（２３）で調節可能としたこ
とを特徴とするアナログーデジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215591A JPH05160729A (ja) | 1991-12-05 | 1991-12-05 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215591A JPH05160729A (ja) | 1991-12-05 | 1991-12-05 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160729A true JPH05160729A (ja) | 1993-06-25 |
Family
ID=18140553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32215591A Withdrawn JPH05160729A (ja) | 1991-12-05 | 1991-12-05 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160729A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304208B1 (en) | 1999-01-19 | 2001-10-16 | Kabushiki Kaisha Toshiba | Successive approximation analog-to-digital converter circuit |
| KR100502402B1 (ko) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | 축차비교형아날로그-디지탈변환회로 |
| JP2008544649A (ja) * | 2005-06-16 | 2008-12-04 | クゥアルコム・インコーポレイテッド | アナログデジタル変換器における利得誤差補正 |
| JP2010263399A (ja) * | 2009-05-07 | 2010-11-18 | Seiko Epson Corp | Ａ／ｄ変換回路、電子機器及びａ／ｄ変換方法 |
-
1991
- 1991-12-05 JP JP32215591A patent/JPH05160729A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502402B1 (ko) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | 축차비교형아날로그-디지탈변환회로 |
| US6304208B1 (en) | 1999-01-19 | 2001-10-16 | Kabushiki Kaisha Toshiba | Successive approximation analog-to-digital converter circuit |
| JP2008544649A (ja) * | 2005-06-16 | 2008-12-04 | クゥアルコム・インコーポレイテッド | アナログデジタル変換器における利得誤差補正 |
| JP2010263399A (ja) * | 2009-05-07 | 2010-11-18 | Seiko Epson Corp | Ａ／ｄ変換回路、電子機器及びａ／ｄ変換方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |