JPH051625B2 - - Google Patents
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- JPH051625B2 JPH051625B2 JP59246313A JP24631384A JPH051625B2 JP H051625 B2 JPH051625 B2 JP H051625B2 JP 59246313 A JP59246313 A JP 59246313A JP 24631384 A JP24631384 A JP 24631384A JP H051625 B2 JPH051625 B2 JP H051625B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に係わり、特に絶縁体上
の半導体層中にMOSトランジスタを形成してな
る半導体装置の改良に関する。
の半導体層中にMOSトランジスタを形成してな
る半導体装置の改良に関する。
周知の如く、従来のように半導体層中に形成す
る素子を微細化してこれを高集積化するには限界
があり、最近これを越える手段として多層に素子
を形成する３次元半導体装置、また絶縁基板上の
半導体層中に素子を形成する技術が提案されてい
る。
る素子を微細化してこれを高集積化するには限界
があり、最近これを越える手段として多層に素子
を形成する３次元半導体装置、また絶縁基板上の
半導体層中に素子を形成する技術が提案されてい
る。
ところで、上記の半導体装置を構成する素子と
してはMOSトランジスタが用いられているが、
このMOSトランジスタはソース・ドレイン領域
を除き絶縁体に囲まれているので、特にソース・
ドレインの電極を除き電気的に絶縁されているこ
とになる。MOSトランジスタとして、例えばＮ
チヤネルMOSトランジスタを選び動作させると、
ソースより流れ出した電子はドレイン電圧に加速
されてドレイン方向に流れる。この時、加速され
た電子はなだれ現象により電子・正孔対を発生す
る。発生した電子・正孔対の内、電子はドレイン
へ流れるが、正孔はその逃げ場所がないのでチヤ
ネル下の領域に蓄積し、電位を上昇させる。この
ため、より多くの電子が流れてさらに多くの電
子・正孔対が発生し、発生したキヤリアがゲート
酸化膜中に進入し、デバイス特性の劣化を招くこ
とになる。そして、この問題はチヤネル領域が短
くなる程、つまり素子が微細化する程顕著となる
ものである。
してはMOSトランジスタが用いられているが、
このMOSトランジスタはソース・ドレイン領域
を除き絶縁体に囲まれているので、特にソース・
ドレインの電極を除き電気的に絶縁されているこ
とになる。MOSトランジスタとして、例えばＮ
チヤネルMOSトランジスタを選び動作させると、
ソースより流れ出した電子はドレイン電圧に加速
されてドレイン方向に流れる。この時、加速され
た電子はなだれ現象により電子・正孔対を発生す
る。発生した電子・正孔対の内、電子はドレイン
へ流れるが、正孔はその逃げ場所がないのでチヤ
ネル下の領域に蓄積し、電位を上昇させる。この
ため、より多くの電子が流れてさらに多くの電
子・正孔対が発生し、発生したキヤリアがゲート
酸化膜中に進入し、デバイス特性の劣化を招くこ
とになる。そして、この問題はチヤネル領域が短
くなる程、つまり素子が微細化する程顕著となる
ものである。
本発明は上記の事情を考慮してなされたもの
で、その目的とするところは、インパクトイオン
化により発生したキヤリア対のゲート酸化膜への
進入に起因する素子特性劣化を防止することがで
き、高速化及び高集積化に好適する半導体装置を
提供することにある。
で、その目的とするところは、インパクトイオン
化により発生したキヤリア対のゲート酸化膜への
進入に起因する素子特性劣化を防止することがで
き、高速化及び高集積化に好適する半導体装置を
提供することにある。
本発明の骨子は、チヤネル領域をゲート酸化膜
に沿つた曲面状に形成することにより、インパク
トイオン化により発生したキヤリア対のゲート酸
化膜への進入を軽減することにある。
に沿つた曲面状に形成することにより、インパク
トイオン化により発生したキヤリア対のゲート酸
化膜への進入を軽減することにある。
即ち本発明は、絶縁体上の半導体層中にMOS
トランジスタを形成してなる半導体装置におい
て、前記半導体層に前記絶縁膜に達する深さまで
開孔部を形成し、この開孔部の壁面にゲート酸化
膜を形成し、このゲート酸化膜に接する前記半導
体層にソース・ドレイン領域を形成し、さらに前
記開孔部に上記ゲート酸化膜を介してゲート電極
を埋込み形成するようにしたものである。
トランジスタを形成してなる半導体装置におい
て、前記半導体層に前記絶縁膜に達する深さまで
開孔部を形成し、この開孔部の壁面にゲート酸化
膜を形成し、このゲート酸化膜に接する前記半導
体層にソース・ドレイン領域を形成し、さらに前
記開孔部に上記ゲート酸化膜を介してゲート電極
を埋込み形成するようにしたものである。
本発明によれば、チヤネル領域が曲面状に形成
されることになるので、ソースより流れ出たキヤ
リアは弧を描きながらドレイン方向に流れ、ドレ
イン近傍では加速されてゲート酸化膜から離れて
流れるようになる。このため、インパクトイオン
化により発生したキヤリア対のゲート酸化膜への
進入が少なくなり、ゲート酸化膜の劣化を未然に
防止することができる。従つて、素子特性の劣化
を防止することができ、高速・高集積の素子とし
て実用上十分な特性を持たせることが可能とな
る。
されることになるので、ソースより流れ出たキヤ
リアは弧を描きながらドレイン方向に流れ、ドレ
イン近傍では加速されてゲート酸化膜から離れて
流れるようになる。このため、インパクトイオン
化により発生したキヤリア対のゲート酸化膜への
進入が少なくなり、ゲート酸化膜の劣化を未然に
防止することができる。従つて、素子特性の劣化
を防止することができ、高速・高集積の素子とし
て実用上十分な特性を持たせることが可能とな
る。
以下、本発明の詳細を図示の実施例によつて説
明する。
明する。
第１図乃至第３図は本発明の一実施例に係わる
半導体装置の製造工程を示す図である。まず、第
１図ａに平面図を、第１図ｂに同図ａの矢視Ａ−
Ａ断面を示す如く、絶縁基板（絶縁体）１１上に
形成され既に素子分離された厚さ0.2［μm］のシ
リコン層（半導体層）１２に対して、中央部に直
径0.1［μm］の円形の開孔部１３を形成する。こ
こで、上記絶縁体１１としては、サフアイア等の
単結晶絶縁基板若しくは単結晶半導体基板上に絶
縁膜を形成してなるものであつてもよい。また、
シリコン層１２は絶縁体１１上に形成されたの
ち、ビームアニール等によつて再結晶化されたも
のである。その後、シリコン層１２の表面を酸化
して開孔部１３の側壁にゲート酸化膜１４を形成
する。なお、このシリコン層１２の上面にも酸化
膜１４′が形成される。
半導体装置の製造工程を示す図である。まず、第
１図ａに平面図を、第１図ｂに同図ａの矢視Ａ−
Ａ断面を示す如く、絶縁基板（絶縁体）１１上に
形成され既に素子分離された厚さ0.2［μm］のシ
リコン層（半導体層）１２に対して、中央部に直
径0.1［μm］の円形の開孔部１３を形成する。こ
こで、上記絶縁体１１としては、サフアイア等の
単結晶絶縁基板若しくは単結晶半導体基板上に絶
縁膜を形成してなるものであつてもよい。また、
シリコン層１２は絶縁体１１上に形成されたの
ち、ビームアニール等によつて再結晶化されたも
のである。その後、シリコン層１２の表面を酸化
して開孔部１３の側壁にゲート酸化膜１４を形成
する。なお、このシリコン層１２の上面にも酸化
膜１４′が形成される。
次に、第２図ａに平面図を、第２図ｂに同図ａ
の矢視Ｂ−Ｂ断面を示す如く、開孔部１３内にゲ
ート電極用のポリシリコン膜１５を埋込み形成す
る。次いで、ソース・ドレイン領域となるべきと
ころの酸化膜１４′をエツチングにより除去した
のち、該領域に例えばAs等のＮ型不純物のイオ
ン注入を行いソース・ドレイン領域１６ａ，１６
ｂを形成する。このとき、チヤネル領域１７はソ
ース・ドレイン間にゲート酸化膜１４に沿つて曲
面状に形成されることになる。
の矢視Ｂ−Ｂ断面を示す如く、開孔部１３内にゲ
ート電極用のポリシリコン膜１５を埋込み形成す
る。次いで、ソース・ドレイン領域となるべきと
ころの酸化膜１４′をエツチングにより除去した
のち、該領域に例えばAs等のＮ型不純物のイオ
ン注入を行いソース・ドレイン領域１６ａ，１６
ｂを形成する。このとき、チヤネル領域１７はソ
ース・ドレイン間にゲート酸化膜１４に沿つて曲
面状に形成されることになる。
次に、第３図ａに平面図を、第３図ｂに同図ａ
の矢視Ｃ−Ｃ断面を示す如く、気相成長法で全面
にSiO2膜（層間絶縁膜）１８を形成し、この
SiO2膜１８にゲート電極及びソース・ドレイン
電極間のコンタクトホール１９をそれぞれ開孔す
る。その後、Al配線層２０を形成することによ
つて、ＮチヤネルMOSトランジスタが完成する
ことになる。
の矢視Ｃ−Ｃ断面を示す如く、気相成長法で全面
にSiO2膜（層間絶縁膜）１８を形成し、この
SiO2膜１８にゲート電極及びソース・ドレイン
電極間のコンタクトホール１９をそれぞれ開孔す
る。その後、Al配線層２０を形成することによ
つて、ＮチヤネルMOSトランジスタが完成する
ことになる。
かくして作成されたMOSトランジスタにおい
ては、シリコン中でのキヤリアの平均自由行程が
数100［Å］と短いため、このMOSトランジスタ
を動作させると、第４図に示す如くソース１６ａ
から流れ出した電子はゲート酸化膜１４に沿つて
弧を描きながら流れる。ところが、ドレイン１６
ｂ近傍では電子が加速されるため、電子はゲート
酸化膜１４を離れてバルクシリコン中を流れるよ
うになる。この状態で発生するホツトキヤリア
は、ゲート酸化膜１４に到達する前に減速される
ため、ゲート酸化膜１４に侵入することが難しく
なり、これによりゲート酸化膜１４の劣化が妨げ
られることになる。
ては、シリコン中でのキヤリアの平均自由行程が
数100［Å］と短いため、このMOSトランジスタ
を動作させると、第４図に示す如くソース１６ａ
から流れ出した電子はゲート酸化膜１４に沿つて
弧を描きながら流れる。ところが、ドレイン１６
ｂ近傍では電子が加速されるため、電子はゲート
酸化膜１４を離れてバルクシリコン中を流れるよ
うになる。この状態で発生するホツトキヤリア
は、ゲート酸化膜１４に到達する前に減速される
ため、ゲート酸化膜１４に侵入することが難しく
なり、これによりゲート酸化膜１４の劣化が妨げ
られることになる。
このように本実施例によれば、チヤネル領域１
７をゲート酸化膜１４に沿つて曲面状に形成して
いるので、インパクトイオン化により発生するキ
ヤリアのゲート酸化膜１４への侵入を軽減するこ
とができる。このため、素子特性の劣化を未然防
止することができ、高速・高集積化に極めて有効
である。
７をゲート酸化膜１４に沿つて曲面状に形成して
いるので、インパクトイオン化により発生するキ
ヤリアのゲート酸化膜１４への侵入を軽減するこ
とができる。このため、素子特性の劣化を未然防
止することができ、高速・高集積化に極めて有効
である。
なお本発明は上述した実施例に限定されるもの
ではない。例えば、前記半導体層中に形成する開
孔部は円形に限るものではなく、楕円形であつて
もよいし、多角形を適用することも可能である。
さらに、開孔部の径及び深さ（半導体層の厚み）
等の条件は、仕様に応じて適宜変更可能である。
また、前記絶縁体としてはサフアイア等の単結晶
絶縁基板、或いは単結晶半導体基板上に絶縁膜を
形成したものを用いればよい。さらに、絶縁体上
に形成する半導体層はシリコンに限るものではな
く、他の半導体であつてもよいのは勿論のことで
ある。また、デバイスは絶縁体上に形成したが、
ＮチヤネルトランジスタであればＰ型基板上に、
ＰチヤネルトランジスタであればＮ型基板上に形
成することも可能である。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施すること
ができる。
ではない。例えば、前記半導体層中に形成する開
孔部は円形に限るものではなく、楕円形であつて
もよいし、多角形を適用することも可能である。
さらに、開孔部の径及び深さ（半導体層の厚み）
等の条件は、仕様に応じて適宜変更可能である。
また、前記絶縁体としてはサフアイア等の単結晶
絶縁基板、或いは単結晶半導体基板上に絶縁膜を
形成したものを用いればよい。さらに、絶縁体上
に形成する半導体層はシリコンに限るものではな
く、他の半導体であつてもよいのは勿論のことで
ある。また、デバイスは絶縁体上に形成したが、
ＮチヤネルトランジスタであればＰ型基板上に、
ＰチヤネルトランジスタであればＮ型基板上に形
成することも可能である。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施すること
ができる。
第１図ａ，ｂ乃至第３図ａ，ｂは本発明の一実
施例に係わるMOS型半導体装置の製造工程を示
すもので、第１図ａは平面図、第１図ｂは同図ａ
の矢視Ａ−Ａ断面図、第２図ａは平面図、第２図
ｂは同図ａの矢視Ｂ−Ｂ断面図、第３図ａは平面
図、第３図ｂは同図ａの矢視Ｃ−Ｃ断面図、第４
図は上記実施例の作用を説明するためのものでソ
ースからドレイン方向に流れる電子の動きを示す
模式図である。 １１…絶縁基板（絶縁体）、１２…シリコン層
（半導体層）、１３…開孔部、１４…ゲート酸化
膜、１５…ポリシリコン膜（ゲート電極）、１６
ａ，１６ｂ…ソース・ドレイン領域、１７…チヤ
ネル領域、１８…SiO2膜（層間絶縁膜）、１９…
コンタクトホール、２０…Al配線層。
施例に係わるMOS型半導体装置の製造工程を示
すもので、第１図ａは平面図、第１図ｂは同図ａ
の矢視Ａ−Ａ断面図、第２図ａは平面図、第２図
ｂは同図ａの矢視Ｂ−Ｂ断面図、第３図ａは平面
図、第３図ｂは同図ａの矢視Ｃ−Ｃ断面図、第４
図は上記実施例の作用を説明するためのものでソ
ースからドレイン方向に流れる電子の動きを示す
模式図である。 １１…絶縁基板（絶縁体）、１２…シリコン層
（半導体層）、１３…開孔部、１４…ゲート酸化
膜、１５…ポリシリコン膜（ゲート電極）、１６
ａ，１６ｂ…ソース・ドレイン領域、１７…チヤ
ネル領域、１８…SiO2膜（層間絶縁膜）、１９…
コンタクトホール、２０…Al配線層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁体上の半導体層中にMOSトランジスタ
を形成してなる半導体装置において、前記半導体
層に前記絶縁膜に達する深さまで開孔された開孔
部と、この開孔部の壁面に形成されたゲート酸化
膜と、このゲート酸化膜に接する上記半導体層に
相互に離間して形成されたソース・ドレイン領域
と、前記開孔部に上記ゲート酸化膜を介して埋込
み形成されたゲート電極とを具備してなることを
特徴とする半導体装置。 ２ 前記絶縁体は、単結晶絶縁基板であることを
特徴とする特許請求の範囲第１項記載の半導体装
置。 ３ 前記絶縁体は、単結晶半導体基板上に絶縁膜
を形成してなるものであることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246313A JPS61125174A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246313A JPS61125174A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125174A JPS61125174A (ja) | 1986-06-12 |
| JPH051625B2 true JPH051625B2 (ja) | 1993-01-08 |
Family
ID=17146695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246313A Granted JPS61125174A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125174A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510599B2 (ja) * | 1987-07-01 | 1996-06-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| JP3356162B2 (ja) | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US6642577B2 (en) | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
| JP3528750B2 (ja) | 2000-03-16 | 2004-05-24 | 株式会社デンソー | 半導体装置 |
| JP3534084B2 (ja) | 2001-04-18 | 2004-06-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9129681B2 (en) | 2012-04-13 | 2015-09-08 | Sandisk Technologies Inc. | Thin film transistor |
| US9165933B2 (en) | 2013-03-07 | 2015-10-20 | Sandisk 3D Llc | Vertical bit line TFT decoder for high voltage operation |
| US9240420B2 (en) | 2013-09-06 | 2016-01-19 | Sandisk Technologies Inc. | 3D non-volatile storage with wide band gap transistor decoder |
-
1984
- 1984-11-22 JP JP59246313A patent/JPS61125174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125174A (ja) | 1986-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |