JPH05164826A - Ｊｔａｇを用いた高速集積回路試験 - Google Patents

Ｊｔａｇを用いた高速集積回路試験

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JPH05164826A
JPH05164826A JP4105029A JP10502992A JPH05164826A JP H05164826 A JPH05164826 A JP H05164826A JP 4105029 A JP4105029 A JP 4105029A JP 10502992 A JP10502992 A JP 10502992A JP H05164826 A JPH05164826 A JP H05164826A
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ジョエル グリーンバーガー アラン
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サム ホマヨーン
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Abstract

(57)【要約】 （修正有） 【目的】 ＪＴＡＧ試験ポートを提供し、またプログラ
マブルデジタルプロセッサーの高速試験を備える集積回
路（ＩＣ）に関する。 【構成】 試験プログラムを特定の試験データレジスタ
ー（ＴＤＲ）１１へ転送することにより高速コアロジッ
ク回路網の試験の速度を速める。この試験データレジス
ター１１は、試験中にロジック回路網に前記プログラム
をダウンロードし、その結果をアップロードする。これ
は、コアロジックがそれの通常動作速度で試験を実行で
きるようにし、また他の試験のためのＪＴＡＧ規格の適
合性をまだ維持する。

Description

【発明の詳細な説明】
【０００１】発明の背景 発明の分野 本発明は、ＪＴＡＧ試験ポートを提供し、またプログラ
マブルデジタルプロセッサーの高速試験を備える集積回
路（ＩＣ）に関する。
【０００２】先行技術の説明 複雑な集積回路の発達は、正確な動作を保証するように
十分に回路網を試験するための能力にますます依存して
いる。これは、所定の集積回路内のロジックゲートの数
が増すにつれてますます難しくなっている。入力試験デ
ータ（以下ベクトルという）は同様に増加させなければ
ならず、そのため全ての可能な入力状態または少なくと
もそれらの重要な部分は、試験プログラム内に含まれて
いる。伝統的に、デジタルプロセッサーは、商業的試験
機械によって工場において機能性について試験されてい
た。ウェハが探針で調べられるかまたはパッケージされ
た部分が試験されるかのいずれかである。ベクトルのシ
ーケンスは、入力パッドまたはピンにパラレルに供給さ
れ、期待される結果との比較は出力パッドまたはピンに
おいて実行される。故障保証範囲は、常に１００％より
少なく、どのくらい多くのベクトルがあるか、どのくら
い上手にベクトルが書き込まれているか、及び試験され
るべき回路網の複雑さの度合いに依存している。
【０００３】この先行技術の試験構成に関係する問題
は、商業的試験セットが超高速部品を試験するに足る早
さで動作するのは難しいという事実を含んでいる。ひと
たび基板内にはんだ付けされてしまったパッケージを試
験するための唯一の方法は、基板上の他のチップを機能
停止にしかつ試験中のパッケージにベクトルを供給す
る、あつらえの“くぎのベッド”にかかることである。
これは、工業が印刷回路基板の両側にパッケージを表面
実装するに至るにつれて、ますます難しくなっている。
印刷回路基板がそれのスロットにプラグインされている
時は、現場で、または工場でさえ、パッケージを試験す
ることは不可能である。応用特定集積回路（ＡＳＩＣ）
方法論において、コアプロセッサーは、試験の標準的ベ
クトルセットがボンドパッドから供給できないような設
計において、最後には埋め込みにすることができる。
【０００４】集積回路試験における最近の発展は、基板
に実装されたＩＣチップの本来の場所における試験のた
めの、いわゆるＪＴＡＧ（すなわちJointTest Action G
roup ）試験ポートの使用である。この規格は、the Ins
titute of Electrical andElectronics Engineers ,IN
C. により採用され、またIEEE規格1149.1, IEEE規格試
験アクセスポート及び境界走査アーキテクチャーとして
現在定義されており、これは参照によりこの明細書に取
り入れられている。この規格の開発、定義及び応用の概
観は、IEEE Computer Society Press,Los Alamitos,Cal
ifornia(1990)により出版された試験アクセスポート及
び境界走査アーキテクチャー、著者C.M.Maunder 及びR.
E.Tulloss において提供されている。図３において、Ｊ
ＴＡＧ構成において、４（または随意に５）信号試験ア
クセスポート（ＴＡＰ）は基板上の各チップまたはチッ
プの組分けに加えられる。ＴＡＰは、試験クロック（Ｔ
ＣＫ）、試験モードセレクト（ＴＭＳ）及び試験データ
イン（ＴＤＩ）の３つの入力を含む。さらにその上、１
つの出力、すなわち試験データ出力（ＴＤＯ）がある。
ＴＤＩ及びＴＤＯは、チップからチップへデイジーチェ
インされているのに対して、ＴＣＫ及びＴＭＳはばらま
かれている。
【０００５】ＪＴＡＧ規格は、チップの入力または出力
端子に相当する各ビット位置を有する、その境界走査レ
ジスター（３００）内にシリアルに走査される任意デー
タを持つことをチップに許容する。このデータは、あた
かもそれがチップへの試験ベクトル入力またはチップか
らの試験ベクトル出力であったかのようにその時供給さ
れ得る。ＪＴＡＧ規格は同様に３状態出力を支援する。
規格構成は基板または配置されるべきボンド線上での開
放または短絡を許容する。チップは、境界走査レジスタ
ーを介してシリアルにその完全なファクトリーベクトル
セットを使用することにより試験され得る。ＪＴＡＧ規
格はまた任意のレジスターが追加されることを許容す
る。例えば、製造者確認レジスター（３０５）は、チッ
プタイプを確認する独特のコードを供給する。さらにそ
の上、使用者試験レジスター（３０６）は、典型的には
ＢＩＳＴをトリガーしかつ試験状態結果を読み出すため
の支援を与えるように、限定され得る。しかしながら、
この段階まで発展してきたＪＴＡＧ試験構成に関係する
問題は、シリアル走査によるチップの試験が非常に遅
く、従って機能的な試験を最大限のチップ速度で実行で
きないことである。
【０００６】発明の概要 我々は、デジタルプロセッサーを有する集積回路を試験
するための方式を発明した。集積回路は、最大限の動作
速度でデジタルプロセッサーを試験することを考慮に入
れる回路網を含んでいる。試験を実行するために、ＪＴ
ＡＧ ＴＡＰ信号と随意的にシステムクロックとを運ぶ
のに必要とされるものは入力／出力信号ピンのみであ
り、試験の間に集積回路を基板に実装することができ
る。試験プログラムのブロックダウンローディングをす
るための手段が随意に含まれ得る。
【０００７】詳細な説明 以下の詳細な説明は、デジタルプロセッサーを有しかつ
全速力でデジタルプロセッサーを試験することを考慮に
入れる回路網を含む集積回路に関する。デジタルプロセ
ッサーは、典型的にはデジタルシグナルプロセッサー
（ＤＳＰ）またはマイクロコンピューターであり、算術
ロジックユニット（ＡＬＵ）がプログラムメモリーと同
じ集積回路チップ上に備わっている。集積回路は試験の
間に基板に実装され得、また随意である高速動作クロッ
ク信号（すなわちシステムクロック）と共にＪＴＡＧ
ＴＡＰ信号を運ぶのに必要とされるものは信号ピンのみ
である。ＪＴＡＧ規格の“随意”条項の下に許容される
２つの付加的なレジスターは、限定されており、この明
細書中にＪＣＯＮ及びＴＤＲとして言及されている。こ
れらのレジスターは両方とも、ＴＡＰ制御器に適当なシ
リアルシーケンスを送信することによって選択され得
る。図１において、ＪＣＯＮ及びＴＤＲは両方とも、シ
リアル走査レジスター（それぞれ１０及び１１）として
ＪＴＡＧ主装置に現れる。ＪＣＯＮはチップにおいてパ
ラレル出力を有している。それのビットのうちの６個は
ダウンロード可能な自動試験のために使用される。それ
らは、以下の通りである。
【０００８】 信号 機能 ＪＲＥＳＥＴ デジタルプロセッサーコアをリセットせよ ＢＬＯＣＫＤＬ ブロックダウンローディングを可能にせよ ＪＬＯＡＤ ダウンローディングのためのプログラムスペースへＪＲＯＭを マップせよ ＪＰＲＬＯＷ 位置０でスタートするプログラムＲＡＭをマップせよ ＳＥＬＣＫＩ 境界走査レジスターの代わりにボンドパッドからクロックせよ ＣＫＴＣＫ ＣＫＩの代わりにクロックのためのＴＣＫボンドパッドを使用 せよ
【０００９】これらのビットの機能は、ある程度詳細に
以下に述べられるであろう。ＴＤＲ（試験データレジス
ター）は、デジタルプロセッサーコアによりパラレル読
み出し及び書き込み可能なシリアルシフトレジスターで
ある。ＴＤＲにおけるビット位置の数は、典型的にはプ
ログラムメモリーの幅に等しく、例示の実施態様におい
て１６ビットになっている。デジタルプロセッサーコア
におけるプログラム実行のために、ＴＤＲは、その６４
のレジスターのポテンシャルセットにおけるレジスター
のうちの１つとして現れる。それは、デジタルプロセッ
サーコアのデータ移動命令のうちのどれかを用いて書き
込まれまたは読み出され得る。
【００１０】ＪＴＡＧ命令レジスター（ＩＲ）は、色々
なＪＴＡＧレジスターにおける動作を許容するようにデ
コードされる。規格であるＪＴＡＧ命令を実行すること
に加えて、４つの命令が、ＪＣＯＮ及びＴＤＲをアクセ
スするために例示の実施態様において追加された。それ
らは以下の通りである。
【００１１】 記憶命令 説明 ＪＣＯＮＷ１ シリアル書き込みのためにＪＣＯＮレジスターを選択せよ ＪＣＯＮＲ１ シリアル読み出しのためにＪＣＯＮレジスターを選択せよ ＴＤＲＷ１ シリアル書き込みのためにＴＤＲジスターを選択せよ ＴＤＲＲ１ シリアル読み出しのためにＴＤＲレジスターを選択せよ
【００１２】ＴＤＲは、ＪＴＡＧ主装置とデジタルプロ
セッサーコアとの間で情報ワードを渡すための半二重通
信路を提供する。上記に述べたように、ワードは例示の
場合において１６ビットであるが、所定のデジタルプロ
セッサーとその付随したプログラムメモリーを伴う使用
に適切ないかなる望ましい長さにもすることができる。
通信を促進するために、データが書き込まれまたは読み
出された信号には２つのステータスフラグがある。ＪＩ
ＮＴは、ＪＴＡＧ主装置がワードを書き込む時にセット
され、デジタルプロセッサーコアがワードを読み出す時
にリセットされる。ＰＩＮＴは、ＪＴＡＧ主装置がワー
ドを読み出す時にセットされ、デジタツプロセッサーコ
アがワードを書き込む時にリセットされる。ＪＩＮＴ
は、中断入力に連結され、同様にデジタルプロセッサー
コアのフラグ状態入力に連結される。ＰＩＮＴは、デジ
タルプロセッサーコアのフラグ状態入力に連結される。
ＪＩＮＴ及びＰＩＮＴはまた、図１に示されるようなＪ
ＴＡＧ命令レジスターブロックにおける入力に連結され
る。かくして、ＪＴＡＧ主装置及びデジタルプロセッサ
ーコアは、いつワードが書き込まれまたは読み出された
かを共に感知できる。フラグＪＩＮＴ及びＰＩＮＴは、
もし望むなら、ＪＣＯＮレジスターにおける付加的なビ
ットを使用して、かけがえとして提供され得ることに注
目せよ。
【００１３】また、ダウンロード可能なデジタルプロセ
ッサーアーキテクチャーが例示の実施態様に含まれてい
る。（図２参照）例示のデジタルプロセッサーは、“命
令／係数”及び“データ”のための別々のアドレス及び
データバスを有する“ハーバード”アーキテクチャーを
利用している。これらのバスは、ＡＬＵ（２１）、算術
アドレスユニットＡＡＵ（２３）及び制御器（２４）と
通信し合う。それはまた、バスの両セットと通信し合う
デュアルポートＲＡＭ（２２）を有している。プログラ
ムは、それの多数のデータ入力メカニズムのうちの１つ
を経て“データ”として命令を読み出すと共にデュアル
ポートＲＡＭに“データ”として命令を書き込むデジタ
ルプロセッサーコアを有することによりチップにダウン
ロードされ得る。命令は、次にデュアルポートＲＡＭか
ら“命令／係数”バスを越えた距離から実行され得る。
例示のプロセッサーに使用される構成は、デジタルプロ
セッサーコアに付随され、典型的には少なくとも２５６
ワードのサイズを有するデュアルポートメモリーを使用
している。ＢＩＳＴ試験方法と違って、本発明の試験方
式のメモリー要求は、チップエリアに必ずしも加えない
ことに注目せよ。これは、メモリーがデジタルプロセッ
サー応用プログラム及びデータのための試験後再使用さ
れ得るからである。デュアルポートメモリーは本発明を
実行するのに都合が良いが、その使用は必須ではない。
例えば、フォン ノイマンアーキテクチャーは、シング
ルポートメモリーの使用を認めている。マルチプレクサ
ー２５は、信号ＣＫＴＣＫ及びＳＥＬＣＫＩの制御の下
に、ＴＣＫ（ＪＴＡＧ試験クロック）、ＣＫＩ（通常の
チップ動作において使用されるシステムクロック）また
はＪＣＫＩ（走査されたシステムクロック）のうちのど
れかからクロックを供給する。
【００１４】リードオンリーメモリー“ＪＲＯＭ”（２
０）は、デュアルポートＲＡＭ内への試験プログラムの
ダウンローディングを制御するために、デジタルプロセ
ッサーコア内に備わっている。このメモリーは、例示の
場合においては６個のワードを有している。ＪＲＯＭ内
のアセンブリー言語プログラムは次の通りである。 ０： goto４ ／＊リセットはここで動作を開
始する＊／ ２： *r0++ ＝ＴＤＲ ／＊ＪＩＮＴ中断はこの位置に
進む＊／ ／＊ＴＤＲからr0により示されるＲＡＭ位置へ値をコピ
ーせよ＊／ ／＊次にポインターを増加せよ＊／ ３： ireturn ／＊中断から戻れ＊／ ４： set r0=0×0 ／＊“データ”ポートにおいて
デュアルポートＲＡＭの開始に向けよ＊／ ５： ; ／＊不動作（中断可能な命令）
＊／ ６： goto５ ／＊ＪＩＮＴ中断のために待機
するループ＊／
【００１５】ＪＴＡＧ主装置は、ＪＣＯＮレジスターに
おける上述の制御ビットを使用して、ダウンローディン
グと実行とを続けて起こす。ＪＴＡＧ主装置はＪＬＯＡ
Ｄ信号をセットする。これは、ＪＲＯＭがデジタルプロ
セッサーコアのプログラムスペース内にマップされるよ
うにする。すなわち、ＪＲＯＭは、プログラムメモリー
内への試験プログラムのダウンローディングを制御する
ために、プログラムメモリーの代わりにメモリーアドレ
スに応答するように機能付与される。次に、ＪＲＥＳＥ
Ｔはハイ及びローに脈動する。これはデジタルプロセッ
サーコアをリセットし、プログラム実行はＪＲＯＭの位
置０で始まる。デジタルプロセッサーコアは、次に“デ
ータ”ポインターをデュアルポートＲＡＭの開始にセッ
トし、ＪＲＯＭの位置５及び６における２つの命令ルー
プに入る。ＪＴＡＧ主装置は、ＴＤＲを選択し、１６ビ
ットデジタルプロセッサー命令をシフトインする。ＪＩ
ＮＴ信号はプログラムを中断するためにハイになり、位
置２に向ける。ＴＤＲにおける命令は、指示された、ポ
インターは増加させられる、デュアルポートメモリー位
置内に書き込まれ、ＪＩＮＴ信号はクリアーされる。Ｊ
ＴＡＧ主装置は、次にＪＩＮＴがクリアーされたかどう
かを調べるために命令レジスターを選択するか、または
デジタルプロセッサーコアがＴＤＲを読み出すのに十分
な時間を有していたことがタイミングを考慮してみてわ
かるならこのステップを飛ばすか、のどちらかができ
る。デジタルプロセッサープログラムは中断からその２
つの命令ループに戻り、そのプロセスは全体の試験プロ
グラムがダウンロードされるまで繰り返す。
【００１６】以上説明したように、試験プログラムは、
デジタルプロセッサーコアを経てＴＤＲからプログラム
メモリーへ転送される。これは、デジタルプロセッサー
が転送を制御することの助けとなるようにし、多くの場
合ハードウェアの効率的使用となる。しかしながら、本
発明は、この転送を実行する精密な方法に頼らない。例
えば、ＪＲＯＭは省略することができるし、またＴＤＲ
は、プログラムメモリーに直接接続することができかつ
ダイレクトメモリーアクセス（ＤＭＡ）制御器の制御の
下に動作させることができる。ＪＬＯＡＤ信号は、次に
ＤＭＡ制御器（図示しない）をＴＤＲからプログラムメ
モリーへのワードによりプログラムワードを転送するよ
うにできる。
【００１７】ダウンロードされたプログラムを実行する
ために、ＪＴＡＧ主装置はＪＣＯＮ内のＪＬＯＡＤ信号
をリセットする。これは、命令スペースからＪＲＯＭを
除去し、遅れてデュアルポートＲＡＭの命令ポートをマ
ップする。ＪＴＡＧ主装置は、デュアルポートＲＡＭが
位置０でスタートするプログラムスペースメモリーマッ
プを選択するために、ＪＰＲＬＯＷビットをセットす
る。それは、デジタルプロセッサーコアをリセットする
ためにＪＣＯＮにおけるＪＲＥＳＥＴ信号を脈動させ、
ダウンロードされた試験プログラムをスタートさせる。
各試験プログラムはＪＴＡＧ主装置に送り返される結果
を生じる。デジタルプロセッサー試験プログラムはＴＤ
Ｒに結果を書き込む。これはＰＩＮＴ信号をクリアーす
る。ＪＴＡＧ主装置は、命令レジスターを選択し、結果
が書き込まれたことがわかるまでＰＩＮＴ信号を調べ
る。デジタルプロセッサープログラムは、ＰＩＮＴに連
結されたフラグにおける条件付のブランチを実行し、Ｐ
ＩＮＴがハイになるのがわかるまでループする。ＪＴＡ
Ｇ主装置がその結果をシフトアウトする時、ＰＩＮＴは
ハイになり、デジタルプロセッサープログラムは次の結
果を書き込み得る。試験をダウンローディングする前
に、ＪＴＡＧ主装置は境界走査レジスターを望ましい状
態に走査する。上記テーブルにおけるＪＴＡＧ命令コー
ドを使用することによって、チップの出力及び双方向ピ
ンは、試験中境界走査レジスターの状態に維持されるで
あろう。
【００１８】ＪＣＯＮレジスターは、基板環境にある
間、デジタルプロセッサー試験プログラムを記録するこ
とにおける融通性を与えるための２つの付加的信号を任
意に含む。デジタルプロセッサーを含む基板は、通常Ｃ
ＫＩ端子にシステムクロックを供給する。もし試験が実
行されるべき時このクロックが基板において利用できか
つフリーランニングであるなら、ＪＴＡＧ主装置は、試
験が本来の場所において全速力で実行されるようにす
る、ＪＣＯＮにＳＥＬＣＫＩ信号をセットすることによ
ってチップをクロックするソースとしてそれを選択し得
る。もし基板上のクロックが動かないなら、２つの他の
方法でチップをクロックすることがなお可能である。Ｃ
ＫＩが境界走査レジスター内に走査され得る場合、標準
的なＪＴＡＧ方法は不履行である。この方法は極めて遅
い。他の選択は、ＪＴＡＧ主装置のためにＪＣＯＮにお
いてＣＫＴＣＫ信号をセットすることである。これは、
デジタルプロセッサーがＪＴＡＧ主装置により供給され
たＪＴＡＧ試験クロックすなわちＴＣＫによってクロッ
クされるようにする。このクロックの速度は、システム
実行に依存する。
【００１９】標準的なＪＴＡＧモードにおいて試験プロ
グラムをダウンロードするために、ＴＤＲを選択し次に
データワードのシーケンスにおいて走査することが、Ｊ
ＴＡＧ主装置のために必要である。しかしながら、目標
チップの前にあるデイジーチェーン内のあらゆるＪＴＡ
Ｇチップがバイパスのためにセットされるので、余分な
クロック周期が標準的なＪＴＡＧモードにおける各ｎビ
ットデータワードの前に必要とされる。これらの先行す
るチップにおけるバイパスレジスターの各々は、余分な
ビットを付加する。これは、ＪＴＡＧ ＴＡＰ制御器
が、走査進路からＪＴＡＧ出力バッファーへデータを転
送する“アップデイト−ＤＲ”状態に移行することによ
り各走査周期を終わるためである。したがって、余分な
クロック周期の遅延が、本発明に従って試験されるべき
チップの前方のＪＴＡＧＴＤＩ乃至ＴＤＯデイジーチェ
インにおけるあらゆるチップのために必要とされる。例
えば、図４において、最低限（それぞれチップ４０１及
び４０３のための）２つの余分なクロック周期が、目標
チップ（４０５）のＴＤＲ（４０６）内にワードをシフ
トするために必要とされる。従って、最低限１８ビット
（すなわち１８クロック周期）が、例示の場合において
各１６ビットデータワードをシフトインするために必要
とされる。加うるに、ＴＡＰ制御器は、データ走査動作
ごとに最低限５付加状態移行を必要とする。これらは全
て、試験プログラムをダウンロードするためにワードご
とに大きなクロック周期間隔に導く。
【００２０】しかしながら、好適な実施態様において、
上述された間隔は“ブロックダウンローディング”を実
行することによって除去される。このモードにおいて、
ＪＴＡＧ主装置は、シリアルビットストリームにおいて
１６ビット（すなわちワード長）ごとの新しいワードを
伴って、試験命令の“ブロック”で走査する。図５にお
いて、新しいワードがＴＤＲシフトレジスター（５０）
内にシフトされたたびに、それはＴＤＲ出力段（５１）
に転送されてラッチされ、ＪＩＮＴは４ビットカウンタ
ー（５２）によってセットされる。次に、ワードはデー
タバス５４を経てプロセッサーコアにダウンロードさ
れ、同時に次の１６ビットワードがシフトインし始め
る。この方式は、データワード転送間のＴＡＰ制御器の
余分な状態移行と同様に、ＴＤＩ乃至ＴＤＯチェインに
おける先行するチップに関連した余分なビットを避け
る。従って、ブロックダウンローディングは、クロック
周期間隔をかなり小さくし、自動試験のダウンローディ
ングをスピードアップする。ＪＴＡＧ主装置がＪＣＯＮ
のＢＬＯＣＫＤＬ信号をセットする時、ブロックダウン
ローディングは例示の実施態様において選択される。Ｂ
ＬＯＣＫＤＬは、ＴＡＰ制御器アップデイト−ＤＲ信号
の代わりにカウンターの出力を選択するために、マルチ
プレクサー５３に供給される。しかしながら、ブロック
ダウンローディングを行わせる他の手段は可能である。
【００２１】ブロックダウンローディングが開始される
時、ブロック内のデータの最初のワードの前に目標チッ
プ（４０５）内にシフトされなければならない（それぞ
れチップ４０１及び４０３のための）余分なビットがあ
る。この余分なビットの数は目標チップに先行するチッ
プの数に依存する。これらの初めのビットは、目標デジ
タルプロセッサーがデイジーチェインのどの位置にあっ
てもよいというような方法で、望ましく説明されるであ
ろう。好適な実施態様において、これは次のとおりブロ
ックダウンローディングを開始することにより遂行され
る。 １）ＪＴＡＧ主装置は、目標チップにおけるＴＤＲを選
択しかつＴＤＩ乃至ＴＤＯデイジーチェイン内のあらゆ
る他のチップにおけるバイパスレジスターを選択する命
令走査周期を実行する。 ２）ＪＴＡＧ主装置は、試験プログラムを送る前のシー
ケンスの最終ビットとしてのダミーの“１”スタートビ
ットを伴った（ｎ−１）個の“０”の連続を有する初期
化ビットシーケンスを送信する。さらにその上、ＪＴＡ
Ｇ規格に従って、各バイアスレジスター（例えば４０
２，４０４）がキャプチャーＤＲ状態においてバイパス
シフトレジスター段内に“０”をロードするので、余分
の初めの“０”が、目標チップの前のバイパスにおいて
各々の先行するチップによりつけ加えられる。従って、
目標チップで見られる最初のシーケンスは、１６ビット
ワード及び２つの先行するチップという例示の場合のた
めに、タイムシーケンスにおいて１に続く１７個の０で
ある100000000000000000となる。
【００２２】従って、ブロック転送が開始される時、目
標チップ上の回路網は、最初の“１”が一連の“０”に
続いて受信されるまで待機し、それからプログラムワー
ドを転送する。よって、目標チップは、先行するチップ
を明らかにすることなく、どんな任意の位置に配置され
ていても良い。しかしながら、他の初期化シーケンスが
可能である。例えば、“１０”シーケンスは、最初のｎ
個の“０”なしに、２つの先行するチップがある場合の
ために使用され得るが、制御ソフトウェアはもっと複雑
になる。かけがえとして、ＪＴＡＧを介してアクセス可
能なカウンターは、目標チップの前にある多数のレジス
ター段（バイパスかまたはその他のいずれか）を有する
ＪＴＡＧ主装置によりロードされ得る。ブロック転送が
開始された時、このカウンターは、規定のカウントが得
られるまでＴＣＫクロックをカウントし、それからブロ
ック転送を始める。
【００２３】デジタルプロセッサーによるダウンロード
された試験プログラムの処理の完了時、その結果は次に
データバス５４からＴＤＲ（５０）へアップロードされ
る。これは、デジタルプロセッサーによりＴＤＲ（パラ
レルビット転送）に結果を直接書き込むことによって遂
行され得る、なぜならＴＤＲはそれから直接アドレス可
能なためである。結果は、次に標準的なＪＴＡＧ技術に
従ってＪＴＡＧ出力ポートＴＤＯを経てシリアルにスキ
ャンアウトされ得る。図４の例示の装置において、出力
は目標チップに続くチップ（４０７，４０９，４１１）
のバイパスレジスター（４０８，４１０，４１２）を介
して通過する。試験の結果は、数回の上記転送を必要と
する数個のワードに典型的になっていることに注目せ
よ。しかしながら、ＴＤＯポートを介する転送のため
に、結果として生じるワードをもっと少ないワードまた
はただ１個のワードまでも圧縮することはかけがえとし
て可能である。本発明を実行する集積回路が、同様に標
準的なＪＴＡＧ機能の全てを実行し得るとしても、それ
は全ての場合に必要な訳ではない。例えば、ＴＡＰ制御
器と、命令デコーダーと、集積回路上のＴＤＩ、ＴＤ
Ｏ、ＴＭＳ及びＴＣＫピンとを使用して現行の試験を一
層有利に実行する場合、境界走査レジスターは省略され
得る。ＢＩＳＴを履行するための使用者試験レジスター
（３０６）の先行技術の使用は、本発明を実行するＩＣ
に同様に含まれ得る。さらに他の変形が可能であり、こ
の中に含まれる。
【図面の簡単な説明】
【図１】本方式の実行を示す。
【図２】本発明の例示の実施態様において使用される制
御信号を示す。
【図３】先行技術のＪＴＡＧ方式を示す。
【図４】ブロックダウンローディングを伴う使用のため
のＴＤＩ乃至ＴＤＯデイジーチェインを示す。
【図５】ブロックダウンローデイングを伴う使用のため
の制御回路網を示す。
【符号の説明】
３００ 境界走査レジスター ３０１ バイパスレジスター ３０２ ＴＡＰ制御器 ３０３ 命令レジスター ３０４ 命令デコーダー ３０５ 製造者確認レジスター ３０６ 使用者試験レジスター ３０９ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ジョエル グリーンバーガー アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，ノース 33 ストリー ト 1133 (72)発明者 ホマヨーン サム アメリカ合衆国 18106 ペンシルヴァニ ア，ウェスコスヴィル，クラブ ハウス レーン 6073

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブルデジタルプロセッサー
    （２１，２３，２４）及びプログラムメモリー（２２）
    からなる集積回路であって、さらに、該集積回路の入力
    ／出力ポートにおいて境界走査試験を実行するための手
    段を含み、該手段が、有限状態マシン制御器（３０２）
    と、命令レジスター（３０３）と、シリアル試験入力ポ
    ート（ＴＤＩ）と、シリアル試験出力ポート（ＴＤＯ）
    とからなる集積回路において、さらに、 前記有限状態マシン及び前記命令デコーダーにより制御
    され、前記シリアル試験入力ポートを介して試験プログ
    ラムをシリアルに受信すると共に前記プログラムメモリ
    ー内にパラレルｎビットワードの状態で前記試験プログ
    ラムを転送するためのｎビット位置を有する試験データ
    レジスター（ＴＤＲ）（１１）と、 ダウンローディング及び前記試験プログラムの実行を開
    始するために前記有限状態マシン及び前記命令デコーダ
    ーにより制御される試験制御レジスター（ＪＣＯＮ）
    （１０）とからなり、 前記デジタルプロセッサーが、前記シリアル試験出力ポ
    ートを介してシリアル転送するための前記試験データレ
    ジスター内に前記試験プログラムの結果をアップロード
    することを特徴とする集積回路。
  2. 【請求項２】 請求項１に記載の集積回路において、前
    記プログラムメモリーは、データバスによりアクセスさ
    れる第１のポートと、プログラム命令バスによりアクセ
    スされる第２のポートとを有するデュアルポートメモリ
    ーであることを特徴とする集積回路。
  3. 【請求項３】 請求項１に記載の集積回路において、前
    記試験制御レジスターは、境界走査試験を実行するため
    の前記手段から供給されたクロックの代わりに、前記集
    積回路の外部のソースから供給されたシステムクロック
    信号から前記デジタルプロセッサーに記録するための制
    御ビットを含むことを特徴とする集積回路。
  4. 【請求項４】 請求項１に記載の集積回路において、前
    記試験制御レジスターは、境界走査試験を実行するため
    の前記手段から供給されたクロックの代わりに、前記集
    積回路の外部の試験クロックから供給された信号から前
    記デジタルプロセッサーに記録するための制御ビットを
    含むことを特徴とする集積回路。
  5. 【請求項５】 請求項１に記載の集積回路において、前
    記試験制御レジスターは、プログラマブルデジタルプロ
    セッサーコアを初期状態にリセットするための制御ビッ
    トを含むことを特徴とする集積回路。
  6. 【請求項６】 請求項１に記載の集積回路において、前
    記試験制御レジスターは、前記プログラムメモリー（２
    ２）のアドレススペース内にリードオンリーメモリー
    （２０）をマッピングするための制御ビットを含み、前
    記リードオンリーメモリーは前記プログラムメモッリー
    内への前記試験プログラムのダウンローディングを制御
    することを特徴とする集積回路。
  7. 【請求項７】 請求項１に記載の集積回路において、前
    記命令レジスターは、（１）シリアル書き込み動作に前
    記試験制御レジスターを選択する、（２）シリアル読み
    出し動作に前記試験制御レジスターを選択する、（３）
    シリアル書き込み動作に試験データレジスターを選択す
    る、（４）シリアル読み出し動作に試験データレジスタ
    ーを選択するための命令を含むことを特徴とする集積回
    路。
  8. 【請求項８】 請求項１に記載の集積回路において、前
    記試験制御レジスターは、前記試験データレジスター内
    への前記試験プログラムのブロックダウンローディング
    を可能にするための制御ビットを含み、前記試験プログ
    ラムは、所定のビットパターンの初期シーケンスの受信
    後にデータワードの連続するシーケンスとして受信され
    ることを特徴とする集積回路。
  9. 【請求項９】 請求項８に記載の集積回路において、送
    られる前記所定のビットパターンは（ｎ−１）個のゼロ
    により先行される最後の“１”であることを特徴とする
    集積回路。
  10. 【請求項１０】 ＪＴＡＧ境界走査試験規格を実行する
    多数の集積回路からなり、所定の集積回路がプログラマ
    ブルデジタルプロセッサー（２１，２３，２４）及びプ
    ログラムメモリー（２２）を含む電子装置であって、前
    記所定の集積回路がさらに、 ＪＴＡＧ ＴＡＰ制御器（３０２）及びＪＴＡＧ命令デ
    コーダー（３０４）により制御され、ＴＤＩシリアル試
    験入力ポートを介して試験プログラムをシリアルに受信
    すると共に前記プログラムメモリー内にパラレルｎビッ
    トワードの状態で前記試験プログラムを転送するための
    ｎビット位置を有する試験データレジスター（ＴＤＲ）
    （１１）と、 ダウンローディング及び前記試験プログラムの実行を開
    始するために前記ＴＡＰ制御器（３０２）及び前記命令
    デコーダー（３０４）により制御される試験制御レジス
    ター（ＪＣＯＮ）（１０）とからなり、 前記デジタルプロセッサーが、ＴＤＯシリアル試験出力
    ポートを介してシリアル転送するための前記試験データ
    レジスター（１１）内に前記試験プログラムの結果をア
    ップロードすることを特徴とする電子装置。
  11. 【請求項１１】 請求項１０に記載の装置において、前
    記プログラムメモリーは、データバスによりアクセスさ
    れる第１のポートと、プログラム命令バスによりアクセ
    スされる第２のポートとを有するデュアルポートメモリ
    ーであることを特徴とする装置。
  12. 【請求項１２】 請求項１０に記載の装置において、前
    記試験制御レジスターは、境界走査試験を実行するため
    の前記手段から供給されたクロックの代わりに、前記集
    積回路の外部のソースから供給された信号から前記デジ
    タルプロセッサーに記録するための制御ビットを含むこ
    とを特徴とする装置。
  13. 【請求項１３】 請求項１０に記載の装置において、前
    記試験制御レジスターは、プログラマブルデジタルプロ
    セッサーコアを既知の状態にリセットするための制御ビ
    ットを含むことを特徴とする装置。
  14. 【請求項１４】 請求項１０に記載の装置において、前
    記試験制御レジスターは、前記プログラムメモリーのア
    ドレススペース内にリードオンリーメモリーをマッピン
    グするための制御ビットを含み、前記リードオンリーメ
    モリーは前記プログラムメモッリー内への前記試験プロ
    グラムのダウンローディングを制御することを特徴とす
    る装置。
  15. 【請求項１５】 請求項１０に記載の装置において、前
    記命令レジスターは、（１）シリアル書き込み動作に前
    記試験制御レジスターを選択する、（２）シリアル読み
    出し動作に前記試験制御レジスターを選択する、（３）
    シリアル書き込み動作に試験データレジスターを選択す
    る、（４）シリアル読み出し動作に試験データレジスタ
    ーを選択するための命令を含むことを特徴とする装置。
  16. 【請求項１６】 請求項１０に記載の装置において、前
    記試験制御レジスターは、前記試験データレジスター内
    への前記試験プログラムのブロックダウンローディング
    を可能にするための制御ビットを含み、前記試験プログ
    ラムは、所定のビットパターンの初期シーケンスの後に
    データワードの連続するシーケンスとして送信されるこ
    とを特徴とする装置。
  17. 【請求項１７】 請求項１０に記載の装置において、送
    られる前記所定のビットパターンは（ｎ−１）個のゼロ
    により先行される最後の“１”であることを特徴とする
    装置。
  18. 【請求項１８】 プログラマブルデジタルプロセッサー
    （２１，２３，２４）及びプログラムメモリー（２２）
    からなる集積回路であって、さらに、有限状態マシン制
    御器（３０２）と、命令レジスター（３０３）と、シリ
    アル試験入力ポート（ＴＤＩ）と、シリアル試験出力ポ
    ート（ＴＤＯ）とからなる集積回路において、さらに、 前記有限状態マシン及び前記命令デコーダーにより制御
    され、前記シリアル試験入力ポート（ＴＤＩ）を介して
    試験プログラムをシリアルに受信すると共に前記プログ
    ラムメモリー（２２）内にパラレルｎビットワードの状
    態で前記試験プログラムを転送するためのｎビット位置
    を有する試験データレジスター（ＴＤＲ）（１１）と、 ダウンローディング及び前記試験プログラムの実行を開
    始するために前記有限状態マシン及び前記命令デコーダ
    ーにより制御される試験制御レジスター（ＪＣＯＮ）
    （１０）とからなり、 前記デジタルプロセッサーが、前記シリアル試験出力ポ
    ートを介してシリアル転送するための前記試験データレ
    ジスター（１１）内に前記試験プログラムの結果をアッ
    プロードし、 さらに、前記試験制御レジスターは、前記試験データレ
    ジスター内への前記試験プログラムのブロックダウンロ
    ーディングを可能にするための手段を含み、前記試験プ
    ログラムは、所定のビットパターンの初期シーケンスの
    受信後にデータワードの連続するシーケンスとして受信
    されることを特徴とする集積回路。
  19. 【請求項１９】 請求項１８に記載の集積回路におい
    て、送られる前記所定のビットパターンは（ｎ−１）個
    のゼロにより先行される最後の“１”であることを特徴
    とする集積回路。
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