JPH05167030A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ライトパービットモードを有しかつ多ビット
構成とされるダイナミック型ＲＡＭ等の誤動作を防止
し、その信頼性を高める。 【構成】 同時に接続状態とされる相補共通データ線Ｉ
Ｏ００＊及びＩＯ１０＊等の間に接続状態とされない他
の相補共通データ線ＩＯ０１＊及びＩＯ１１＊等又はそ
の他の信号線を配置し、あるいは同時に接続状態とされ
る相補共通データ線を互いのカップリングノイズが無視
できる程度に距離をおいて配置し、もしくは同時に接続
状態とされる相補共通データ線の非反転及び反転信号線
をカップリングノイズが相殺されるべく互いに交差して
配置する。これにより、ライトパービットモードにおい
て、書き込み動作が行われる相補共通データ線から読み
出し動作が行われる相補共通データ線に対して誘起され
るカップリングノイズを抑制し、読み出し信号の誤反転
を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ライトパービットモードを有する多ビット
構成のダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】複数ビットの記憶データを同時に入力又
は出力するいわゆる多ビット構成のダイナミック型ＲＡ
Ｍがある。また、このようなダイナミック型ＲＡＭにお
いて、同時に選択状態とされる複数個のメモリセルに対
して記憶データの書き込み動作をマスカラブルに実行す
るいわゆるライトパービットモードがある。

【０００３】ライトパービットモードを有するダイナミ
ック型ＲＡＭについては、例えば、１９９１年、株式会
社日立製作所発行の『日立ＩＣメモリデータブック』第
３９１頁〜第４１５頁に記載されている。

【０００４】

【発明が解決しようとする課題】図５には、この発明に
先立って本願発明者等が開発したダイナミック型ＲＡＭ
の部分的な回路ブロック図が示されている。このダイナ
ミック型ＲＡＭは、ライトパービットモードを有し、４
ビットの記憶データを同時に入力又は出力するいわゆる
×４ビット構成とされる。ダイナミック型ＲＡＭは、メ
モリアレイＡＲＹ０又はＡＲＹ１ならびにメモリアレイ
ＡＲＹ２又はＡＲＹ３の指定される４組の相補ビット線
が選択的に接続される合計８組の相補共通データ線ＩＯ
００＊〜ＩＯ３１＊（ここで、例えば非反転共通データ
線ＩＯ００と反転共通データ線ＩＯ００Ｂをあわせて相
補共通データ線ＩＯ００＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号又は反転信号線については、その名
称の末尾にＢを付して表す。以下同様）を備える。これ
らの相補共通データ線は、対応するメインアンプＭＡ０
０〜ＭＡ３１の入力端子に結合されるとともに、そのゲ
ートに書き込み制御信号ＤＩＣ００〜ＤＩＣ３１を受け
る書き込み用のスイッチＭＯＳＦＥＴを介して対応する
データ入力バッファＤＩＢ０〜ＤＩＢ３の出力端子に結
合される。

【０００５】ダイナミック型ＲＡＭが通常の読み出しモ
ードとされるとき、メインアンプＭＡ００〜ＭＡ３１
は、図５に例示されるように、メインアンプ選択信号Ｍ
Ｓ０〜ＭＳ１に従って４個ずつ選択的に活性化される。
また、ダイナミック型ＲＡＭが通常の書き込みモードと
されるとき、書き込み用のスイッチＭＯＳＦＥＴは、書
き込み制御信号ＤＩＣ００〜ＤＩＣ３１に従って４組ず
つ選択的にオン状態とされる。これにより、隣接する合
計４組の相補共通データ線ＩＯ００＊及びＩＯ１０＊な
らびにＩＯ２０＊及びＩＯ３０＊あるいはＩＯ０１＊及
びＩＯ１１＊ならびにＩＯ２１＊及びＩＯ３１＊が、入
力回路となるデータ入力バッファＤＩＢ０及びＤＩＢ１
あるいは出力回路となるデータ出力バッファＤＯＢ０〜
ＤＯＢ３に選択的に接続状態とされ、選択された４個の
メモリセルに対する４ビットの記憶データの入力又は出
力動作が実現される。

【０００６】次に、ダイナミック型ＲＡＭがライトパー
ビットモードとされるとき、書き込み制御信号ＤＩＣ０
０〜ＤＩＣ３１は、所定のマクスデータに従って選択的
に形成され、これによって対応する書き込み用のスイッ
チＭＯＳＦＥＴが選択的にオン状態とされる。その結
果、選択された４個のメモリセルに対する記憶データの
書き込み動作が、ビットごとに選択的に実行される。こ
のとき、書き込み動作が行われないメモリセルに対して
は通常の読み出し動作が実行され、その読み出しデータ
が対応するデータ入出力端子ＤＱ０〜ＤＱ３を介して出
力される。

【０００７】ところが、図５のダイナミック型ＲＡＭに
は次のような問題点があることが、本願発明者等によっ
て明らかとなった。すなわち、ライトパービットモード
による選択的な書き込み動作が行われるとき、対応する
相補共通データ線の非反転及び反転信号線は、その一方
が回路の電源電圧のようなハイレベルにまたその他方が
回路の接地電位のようなロウレベルに、それぞれフルス
ィングされる。このとき、書き込み動作が実行されない
他の相補共通データ線では、前述のように、通常の読み
出し動作が行われ、その非反転及び反転信号線のレベル
は、選択された相補ビット線の寄生容量と相補共通デー
タ線の寄生容量とのチャージシェアによって設定される
所定の中間レベルとなる。しかも、この読み出し動作が
行われる相補共通データ線は、前述のように、書き込み
動作が行われる相補共通データ線に隣接して配置された
相補共通データ線である。これらの結果、書き込み動作
が行われる相補共通データ線から読み出し動作が行われ
る相補共通データ線に対して比較的大きなカップリング
ノイズが誘起され、このカップリングノイズによって誤
った読み出しデータが出力されるものである。

【０００８】この発明の目的は、ライトパービットモー
ドにおける相補共通データ線間のカップリングノイズを
抑制し、読み出し信号の誤反転を防止することにある。
この発明の他の目的は、ライトパービットモードを有し
かつ多ビット構成とされるダイナミック型ＲＡＭ等の誤
動作を防止し、その信頼性を高めることにある。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ライトパービットモードを有
しかつ多ビット構成とされるダイナミック型ＲＡＭ等に
おいて、同時に接続状態とされる相補共通データ線の間
に接続状態とされない他の相補共通データ線又はその他
の信号線を配置し、あるいは同時に接続状態とされる相
補共通データ線を互いのカップリングノイズが無視でき
る程度に距離をおいて配置し、もしくは同時に接続状態
とされる相補共通データ線の非反転及び反転信号線をそ
のカップリングノイズが相殺されるべく互いに交差して
配置するものである。

【００１０】

【作用】上記手段によれば、ライトパービットモードに
おいて、書き込み動作が行われる相補共通データ線から
読み出し動作が行われる相補共通データ線に誘起される
カップリングノイズを抑制できるため、読み出しデータ
の誤反転を防止できる。その結果、ライトパービットモ
ードを有しかつ多ビット構成とされるダイナミック型Ｒ
ＡＭ等の誤動作を防止し、その信頼性を高めることがで
きる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの第１の実施例の部分的な回路ブロック図が
示されている。同図をもとに、この実施例のダイナミッ
ク型ＲＡＭの構成と動作の概要ならびにその特徴につい
て説明する。なお、図１の回路素子ならびに各ブロック
を構成する回路素子は、ダイナミック型ＲＡＭの図示さ
れない他の回路素子とともに、Ｐ型単結晶シリコンのよ
うな１個の半導体基板上に形成される。以下の回路ブロ
ック図において、図示されるＭＯＳＦＥＴ（金属酸化物
半導体型電界効果トランジスタ。この明細書では、ＭＯ
ＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総
称とする）は、特に制限されないが、すべてＮチャンネ
ルＭＯＳＦＥＴである。

【００１２】図１において、ダイナミック型ＲＡＭは、
対応するセンスアンプＳＡ０又はＳＡ１をはさんで対称
的に配置される合計４個のメモリアレイＡＲＹ０及びＡ
ＲＹ１ならびにＡＲＹ２及びＡＲＹ３を備える。各メモ
リアレイは、同図の垂直方向に平行して配置される図示
されない複数のワード線と、水平方向に平行して配置さ
れるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とをそれぞ
れ含む。これらのワード線及び相補ビット線の交点に
は、図示されない複数のダイナミック型メモリセルが格
子状に配置される。この実施例において、メモリアレイ
ＡＲＹ０〜ＡＲＹ３を構成する相補ビット線Ｂ０＊〜Ｂ
ｎ＊は４組ずつグループ分割され、合計ｐ＋１すなわち
（ｎ＋１）／４組の相補ビット線群を構成する。

【００１３】メモリアレイＡＲＹ０及びＡＲＹ１を構成
するｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊は、図示さ
れないシェアドＭＯＳＦＥＴを介して、センスアンプＳ
Ａ０の対応するスイッチＭＯＳＦＥＴの一方に結合され
る。各スイッチＭＯＳＦＥＴの他方は、相補共通データ
線ＩＯ００＊〜ＩＯ１１＊の非反転及び反転信号線に順
次共通結合される。また、これらのスイッチＭＯＳＦＥ
Ｔのゲートは、各相補ビット線群ごとに８個ずつ共通結
合され、図示されないＹアドレスデコーダから対応する
ビット線選択信号ＹＳ０〜ＹＳｐが供給される。これに
より、センスアンプＳＡ０を構成するスイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号ＹＳ０〜ＹＳｐが択
一的にハイレベルとされることで８個ずつ選択的にオン
状態となり、メモリアレイＡＲＹ０又はＡＲＹ１の対応
する４組の相補ビット線と相補共通データ線ＩＯ００＊
〜ＩＯ１１＊とを選択的に接続状態とする。

【００１４】同様に、メモリアレイＡＲＹ２及びＡＲＹ
３を構成するｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊
は、図示されないシェアドＭＯＳＦＥＴを介して、セン
スアンプＳＡ１の対応するスイッチＭＯＳＦＥＴの一方
に結合される。各スイッチＭＯＳＦＥＴの他方は、相補
共通データ線ＩＯ２０＊〜ＩＯ３１＊の非反転及び反転
信号線に順次共通結合される。また、これらのスイッチ
ＭＯＳＦＥＴのゲートは各相補ビット線群ごとに８個ず
つ共通結合され、Ｙアドレスデコーダから対応するビッ
ト線選択信号ＹＳ０〜ＹＳｐが供給される。これによ
り、センスアンプＳＡ１を構成するスイッチＭＯＳＦＥ
Ｔは、対応するビット線選択信号ＹＳ０〜ＹＳｐが択一
的にハイレベルとされることで８個ずつ選択的にオン状
態となり、メモリアレイＡＲＹ２又はＡＲＹ３の対応す
る４組の相補ビット線と相補共通データ線ＩＯ２０＊〜
ＩＯ３１＊とを選択的に接続状態とする。

【００１５】相補共通データ線ＩＯ００＊〜ＩＯ３１＊
は、対応するメインアンプＭＡ００〜ＭＡ３１の入力端
子に結合されるとともに、Ｎチャンネル型の書き込みＭ
ＯＳＦＥＴを介して対応するデータ入力バッファＤＩＢ
０〜ＤＩＢ３（入力回路）の出力端子に２組ずつそれぞ
れ共通結合される。上記書き込みＭＯＳＦＥＴのゲート
は、２個ずつそれぞれ共通結合され、図示されないタイ
ミング発生回路ＴＧから対応する書き込み制御信号ＤＩ
Ｃ００〜ＤＩＣ３１が供給される。一方、メインアンプ
ＭＡ００及びＭＡ１０ないしＭＡ３０及びＭＡ３１の出
力端子は、対応するデータ出力バッファＤＯＢ０〜ＤＯ
Ｂ３（出力回路）の入力端子に２個ずつそれぞれ共通結
合される。また、４個のメインアンプＭＡ００〜ＭＡ３
０には、タイミング発生回路ＴＧからメインアンプ選択
信号ＭＳ０が共通に供給され、残り４個のメインアンプ
ＭＡ０１〜ＭＡ３１には、メインアンプ選択信号ＭＳ１
が共通に供給される。データ入力バッファＤＩＢ０〜Ｄ
ＩＢ３の入力端子ならびにデータ出力バッファＤＯＢ０
〜ＤＯＢ３の出力端子は、対応するデータ入出力端子Ｄ
Ｑ０〜ＤＱ３にそれぞれ共通結合される。

【００１６】ここで、書き込み制御信号ＤＩＣ００〜Ｄ
ＩＣ３１は、ダイナミック型ＲＡＭが通常の書き込みモ
ードとされるとき、対応する四つすなわち書き込み制御
信号ＤＩＣ００〜ＤＩＣ３０あるいはＤＩＣ０１〜ＤＩ
Ｃ３１が選択的にかつ一斉にハイレベルとされる。その
結果、メモリアレイＡＲＹ０〜ＡＲＹ３の選択された合
計８個のメモリセルのうちの４個に対する書き込み動作
が一斉に実行される。一方、ダイナミック型ＲＡＭがラ
イトパービットモードとされるとき、書き込み制御信号
ＤＩＣ００〜ＤＩＣ３１は、対応する書き込み制御信号
ＤＩＣ００〜ＤＩＣ３０あるいはＤＩＣ０１〜ＤＩＣ３
１が所定のマスクデータに従って選択的にハイレベルと
される。その結果、選択された合計８個のメモリセルの
うちの４個に対する書き込み動作がさらにビット単位で
選択的に実行される。次に、メインアンプ選択信号ＭＳ
０及びＭＳ１は、ダイナミック型ＲＡＭが通常の読み出
しモード又はライトパービットモードとされるとき、択
一的に形成される。その結果、４個のメインアンプＭＡ
００〜ＭＡ３０あるいはＭＡ０１〜ＭＡ３１が選択的に
かつ一斉に動作状態とされ、選択された合計８個のメモ
リセルのうちの４個から出力された読み出し信号の増幅
動作が一斉に行われる。

【００１７】つまり、この実施例のダイナミック型ＲＡ
Ｍでは、各センスアンプに対応して４組ずつ設けられる
相補共通データ線ＩＯ００＊〜ＩＯ１１＊ならびにＩＯ
２０＊〜ＩＯ３１＊は実質的に１組おきに接続状態とさ
れ、隣接する２組の相補共通データ線が同時に接続状態
となることはない。言い換えるならば、同時に接続状態
とされる２組の相補共通データ線の間には、接続状態と
されない他の相補共通データ線が配置され、これによっ
て同時に接続状態とされる２組の相補共通データ線が実
質的にシールドされる結果となる。

【００１８】周知のように、データ入力バッファＤＩＢ
０〜ＤＩＢ３による記憶データの書き込み動作は、相補
共通データ線ＩＯ００＊〜ＩＯ３１＊の非反転及び反転
信号線のレベルを選択的に回路の電源電圧のようなハイ
レベル又は回路の接地電位のようなロウレベルにフルス
ィングさせることによって実現される。また、選択され
たメモリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ＊
に出力された読み出し信号は、センスアンプＳＡ０又は
ＳＡ１の対応する単位増幅回路によって一旦ハイレベル
又はロウレベルにフルスィングされるが、相補ビット線
と相補共通データ線ＩＯ００＊〜ＩＯ３１＊とが接続状
態とされた時点で、それぞれの寄生容量の比率に従って
チャージシェアされ、所定の中間レベルとなってメイン
アンプＭＡ００〜ＭＡ３１に伝達される。したがって、
相補共通データ線を介して伝達される読み出し信号は、
相補共通データ線上においてフルスィングされる書き込
み信号の影響を受けやすいものとなる。ところが、この
実施例では、同時に接続状態とされる相補共通データ線
が、接続状態とされない他の相補共通データ線をはさん
で配置される。このため、ライトパービットモードにお
いて記憶データの書き込み及び読み出し動作がビットご
とに選択的にかつ同時に行われる場合でも、書き込み動
作が行われる相補共通データ線から読み出し動作が行わ
れる相補共通データ線に対して誘起されるカップリング
ノイズが抑制され、これによって読み出し動作が行われ
る相補共通データ線上の読み出し信号の誤反転を防止で
きる。その結果、ライトパービットモードを有しかつ多
ビット構成とされるダイナミック型ＲＡＭの誤動作を防
止し、その信頼性を高めることができる。

【００１９】図２には、この発明が適用されたダイナミ
ック型ＲＡＭの第２の実施例の部分的な回路ブロック図
が示されている。なお、以下の実施例は、前記図１の実
施例のダイナミック型ＲＡＭを基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。また、以下の回路ブロック図では、メモリアレイＡ
ＲＹ０及びＡＲＹ１に対応する部分のみが部分的に示さ
れる。

【００２０】図２において、メインアンプＭＡ００〜Ｍ
Ａ３１は、例示されるように、隣接する２個のメインア
ンプＭＡ００及びＭＡ１０ならびにＭＡ０１及びＭＡ１
１等が同時に活性化され、これにともなって隣接する２
組の相補共通データ線ＩＯ００＊及びＩＯ１０＊ならび
にＩＯ０１＊及びＩＯ１１＊等が同時に接続状態とされ
る。したがって、この実施例のダイナミック型ＲＡＭで
は、各相補共通データ線の非反転と反転信号線ならびに
同時に接続状態とされることのない隣接相補共通データ
線が比較的短い距離ｄ１をおいて配置されるが、同時に
活性化される２組の相補共通データ線ＩＯ００＊及びＩ
Ｏ１０＊ならびにＩＯ０１＊及びＩＯ１１＊は、互いの
カップリングノイズが無視できる程度に小さくなるよう
な所定の距離ｄ２をおいて配置される。このため、前記
図１の実施例と同様に、ライトパービットモードにおい
て記憶データの書き込み及び読み出し動作がビットごと
に選択的にかつ同時に行われる場合でも、書き込み動作
が行われる相補共通データ線から読み出し動作が行われ
る相補共通データ線に対して誘起されるカップリングノ
イズが抑制され、これによって読み出し信号の誤反転を
防止できる。その結果、ライトパービットモードを有し
かつ多ビット構成とされるダイナミック型ＲＡＭの誤動
作を防止し、その信頼性を高めることができる。

【００２１】図３には、この発明が適用されたダイナミ
ック型ＲＡＭの第３の実施例の部分的な回路ブロック図
が示されている。同図において、メインアンプＭＡ００
〜ＭＡ３１は、前記図２の実施例と同様に、隣接する２
個のメインアンプＭＡ００及びＭＡ１０ならびにＭＡ０
１及びＭＡ１１等が同時に活性化され、これにともなっ
て隣接する２組の相補共通データ線ＩＯ００＊及びＩＯ
１０＊ならびにＩＯ０１＊及びＩＯ１１＊等が同時に接
続状態とされる。したがって、この実施例のダイナミッ
ク型ＲＡＭでは、隣接する一方の相補共通データ線ＩＯ
００＊及びＩＯ０１＊等の非反転及び反転信号線が対応
するセンスアンプＳＡ０の中間において互いに交差して
配置される。このため、ライトパービットモードにおい
て記憶データの書き込み及び読み出し動作がビットごと
に選択的にかつ同時に行われる場合でも、書き込み動作
が行われる相補共通データ線から読み出し動作が行われ
る相補共通データ線に対して誘起されるカップリングノ
イズが互いに相殺され、これによって読み出し信号の誤
反転を防止することができる。その結果、ライトパービ
ットモードを有しかつ多ビット構成とされるダイナミッ
ク型ＲＡＭの誤動作を防止し、その信頼性を高めること
ができる。

【００２２】図４には、この発明が適用されたダイナミ
ック型ＲＡＭの第４の実施例の部分的な回路ブロック図
が示されている。この実施例は、前記図３の実施例の変
形例であって、その非反転及び反転信号線が交差される
相補共通データ線ＩＯ１０＊及びＩＯ１１＊は、他の相
補共通データ線ＩＯ００＊及びＩＯ１０の非反転及び反
転信号線の中間に配置される。言い換えるならば、同時
に接続状態とされる２組の相補共通データ線の非反転及
び反転信号線は、実質的に同一の距離をおいて配置され
る。このため、ライトパービットモードにおいて、書き
込み動作が行われる相補共通データ線から読み出し動作
が行われる相補共通データ線に対して誘起されるカップ
リングノイズは、読み出し動作が行われる相補共通デー
タ線の非反転及び反転信号線において同量となり、その
相殺効果が一段と大きくなる。その結果、ライトパービ
ットモードを有しかつ多ビット構成とされるダイナミッ
ク型ＲＡＭの信頼性がさらに高められる。

【００２３】以上の本実施例に示されるように、この発
明をライトパービットモードを有しかつ多ビット構成と
されるダイナミック型ＲＡＭ等の半導体記憶装置に適用
することで、次のような作用効果が得られる。すなわ
ち、 （１）ライトパービットモードを有しかつ多ビット構成
とされるダイナミック型ＲＡＭ等において、同時に接続
状態とされる相補共通データ線の間に接続状態とされな
い他の相補共通データ線を配置することで、ライトパー
ビットモードにおいて書き込み動作が行われる相補共通
データ線から読み出し動作が行われる相補共通データ線
に対して誘起されるカップリングノイズを抑制すること
ができるという効果が得られる。 （２）ライトパービットモードを有しかつ多ビット構成
とされるダイナミック型ＲＡＭ等において、同時に接続
状態とされる相補共通データ線を互いのカップリングノ
イズが無視できる程度に距離をおいて配置することで、
ライトパービットモードにおいて書き込み動作が行われ
る相補共通データ線から読み出し動作が行われる相補共
通データ線に対して誘起されるカップリングノイズを抑
制することができるという効果が得られる。

【００２４】（３）ライトパービットモードを有しかつ
多ビット構成とされるダイナミック型ＲＡＭ等におい
て、同時に接続状態とされる相補共通データ線の非反転
及び反転信号線をそのカップリングノイズが相殺される
べく互いに交差して配置することで、ライトパービット
モードにおいて書き込み動作が行われる相補共通データ
線から読み出し動作が行われる相補共通データ線に対し
て誘起されるカップリングノイズを相殺し、抑制できる
という効果が得られる。 （４）上記（１）項〜（３）項により、ライトパービッ
トモードにおいて読み出し動作が行われる相補共通デー
タ線上の読み出し信号の誤反転を防止することができる
という効果が得られる。 （５）上記（１）項〜（４）項により、ライトパービッ
トモードを有しかつ多ビット構成とされるダイナミック
型ＲＡＭ等の誤動作を防止し、その信頼性を高めること
ができるという効果が得られる。

【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１では、隣接する相補共通データ線が同時に接続
状態とされることを禁止し、等価的に同時に接続状態と
される相補共通データ線の間に接続状態とされない他の
相補共通データ線を配置しているが、同時に接続状態と
される相補共通データ線の間に、例えば電源電圧供給線
や接地電位供給線を配置しても同様な効果が得られる。
また、図３及び図４において、相補共通データ線の非反
転及び反転信号線が交差される回数は複数であってもよ
いし、交差される位置もこの実施例による制約を受けな
い。さらに、図１ないし図４において、ダイナミック型
ＲＡＭを構成するメモリアレイの数や各センスアンプに
対応して設けられる相補共通データ線の数ならびにダイ
ナミック型ＲＡＭの具体的構成は、種々の実施形態を採
りうる。ダイナミック型ＲＡＭは、例えばニブルモード
やその他の動作モードにおいて、同様なライトパービッ
ト機能を有することもできる。

【００２６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様に複数の
相補共通データ線を備えるスタティック型ＲＡＭやこれ
らのメモリを内蔵するゲートアレイ集積回路等にも適用
できる。この発明は、少なくともライトパービットモー
ドを有しかつ多ビット構成とされる半導体記憶装置なら
びにこのような半導体記憶装置を内蔵するディジタル集
積回路装置に広く適用できる。

【００２７】

【発明の効果】ライトパービットモードを有しかつ多ビ
ット構成とされるダイナミック型ＲＡＭ等において、同
時に接続状態とされる相補共通データ線の間に接続状態
とされない他の相補共通データ線又はその他の信号線を
配置し、あるいは同時に接続状態とされる相補共通デー
タ線を互いのカップリングノイズが無視できる程度に距
離をおいて配置し、もしくは同時に接続状態とされる相
補共通データ線の非反転及び反転信号線をそのカップリ
ングノイズが相殺されるべく互いに交差して配置するこ
とで、ライトパービットモードによる選択的な書き込み
動作が行われる相補共通データ線から読み出し動作が行
われる相補共通データ線に誘起されるカップリングノイ
ズを抑制し、読み出し信号の誤反転を防止できる。その
結果、ライトパービットモードを有しかつ多ビット構成
とされるダイナミック型ＲＡＭ等の誤動作を防止し、そ
の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示す部分的な回路ブロック図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す部分的な回路ブロック図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
第３の実施例を示す部分的な回路ブロック図である。

【図４】この発明が適用されたダイナミック型ＲＡＭの
第４の実施例を示す部分的な回路ブロック図である。

【図５】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭの一例を示す部分的な回路ブロック
図である。

【符号の説明】

Ｂ０＊〜Ｂｎ＊・・・相補ビット線、ＡＲＹ０〜ＡＲＹ
３・・・メモリアレイ、ＳＡ０〜ＳＡ１・・・センスア
ンプ、ＩＯ００＊〜ＩＯ３１＊・・・相補共通データ
線、ＤＩＢ０〜ＤＩＢ３・・・データ入力バッファ、Ｍ
Ａ００〜ＭＡ３１・・・メインアンプ、ＤＯＢ０〜ＤＯ
Ｂ３・・・データ出力バッファ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １個のメモリアレイから少なくとも２組
   の相補ビット線を同時に選択し入力回路及び出力回路に
   接続する少なくとも４組の相補共通データ線を備え、か
   つ同時に接続状態とされる相補共通データ線のいずれか
   を介して記憶データの書き込み動作を行うとともに他の
   いずれかを介して記憶データの読み出し動作を行う機能
   を有するものであって、同時に接続状態とされる相補共
   通データ線の間に接続状態とされない他の相補共通デー
   タ線あるいはその他の信号線が配置されることを特徴と
   する半導体記憶装置。
2. 【請求項２】 １個のメモリアレイから少なくとも２組
   の相補ビット線を同時に選択し入力回路及び出力回路に
   接続する少なくとも４組の相補共通データ線を備え、か
   つ同時に接続状態とされる相補共通データ線のいずれか
   を介して記憶データの書き込み動作を行うとともに他の
   いずれかを介して記憶データの読み出し動作を行う機能
   を有するものであって、同時に接続状態とされる相補共
   通データ線が互いのカップリングノイズを無視できる程
   度に距離をおいて配置されることを特徴とする半導体記
   憶装置。
3. 【請求項３】 １個のメモリアレイから少なくとも２組
   の相補ビット線を同時に選択し入力回路及び出力回路に
   接続する少なくとも４組の相補共通データ線を備え、か
   つ同時に接続状態とされる相補共通データ線のいずれか
   を介して記憶データの書き込み動作を行うと同時に他の
   いずれかを介して記憶データの読み出し動作を行う機能
   を有するものであって、同時に接続状態とされる相補共
   通データ線の非反転及び反転信号線がそのカップリング
   ノイズを相殺すべく互いに交差して配置されることを特
   徴とする半導体記憶装置。