JPH05174047A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 コード化された多値の論理演算を単一の命令
で実行し、種々のコード化の規則や演算の定義に柔軟に
対応できる汎用性が高く、精度を落さずに高速な論理シ
ミュレーションが可能とされるベクトル処理装置を提供
する。 【構成】 主記憶装置、スカラ処理部およびベクトル処
理部から構成されたベクトル処理装置であって、ベクト
ル処理部内に２ビットの４値論理演算が可能とされる多
値論理演算回路１１２１として、レジスタ１〜４、デコ
ーダ５〜２０、アンドゲート４０５〜９１６およびオア
ゲート９１７〜９４８が備えられ、レジスタ１，２から
演算対象となる２ビットの論理値コードを取り出し、デ
コーダ５〜２０により合わせてデコードし、レジスタ３
の真理値表データを参照して演算し、結果をレジスタ４
から出力する処理が単一の命令で実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトル処理装置に関
し、特に論理シミュレーションなどにおけるような、一
語内の各ビット毎に処理の仕方を変える複雑かつ高速な
論理演算が必要となる分野で利用されるベクトル処理装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、計算機などの論理装置の急速
な普及および大規模化に伴い、開発に要する期間の短縮
が課題となっており、このために開発を支援する様々な
システムの開発、高速化が試みられている。それらの中
で、設計の検証、テストデータの作成に用いられる論理
回路のシミュレータなどは、使用される時間が長いこと
からも最も高性能化しなければならないシステムであ
り、ベクトル処理装置を利用して大幅な高速化を図る例
がいくつか知られている。

【０００３】たとえば、１９８７年のアイイーイーイー
トランザクション・オン・コンピュータエイデッド・デ
ザイン誌、第６巻、３号の３０５から３２１ページや、
１９８８年のアイシーシーエイディー誌の１９８から２
０１ページにこれに関する記述がある。しかし、従来の
ベクトル処理装置は主な用途として科学技術計算、すな
わち浮動小数点の行列式演算を想定しており、論理シミ
ュレーションなどの論理演算が主体の処理では細かなビ
ット操作が必要なことから、速度を犠牲にして複雑な命
令列とせざるをえなかった。

【０００４】また、論理シミュレーションでは、上記の
文献にも記載されているように、正しいシミュレーショ
ンを行うために通常の論理値‘０’、‘１’以外に不確
定値‘Ｘ’を導入する必要がある。この結果、論理値を
１ビットではなく、２ビット以上のコードで表現するの
で、一つの素子の論理演算を一つの汎用論理演算命令で
は実現できなくなる。従って、従来の汎用ベクトル処理
装置を使用する場合は演算テーブルを参照するか、複数
の命令を組み合わせて所定の演算を実現させている。

【０００５】さらに、処理の高速化を図るためにシミュ
レーション専用の演算器を付加する方法にも幾つかの例
がある。たとえば、特開昭６０−１４０４４１号公報に
は、論理素子機能と入力信号データとをベクトルレジス
タに格納し、互いに異なる種類を含む複数の論理素子の
シミュレートを一命令で実行可能とするベクトル処理装
置が示されている。これは、取り扱う全ての素子の全て
の入力の組み合わせに対する演算テ−ブルを定義した記
憶装置を内部に備え、論理素子機能のコードと、入力論
理値の組み合わせとで参照することにより所定の演算を
実現させている。

【０００６】また、特開昭６１−８０４５２号公報で
は、シフタ、演算器およびビット毎のマージ回路などを
直列につないだ専用演算器を組み込むことにより、シフ
ト量、演算の種類およびマージするビットの位置を適当
に指定して、２ビット以上にコード化された論理値や、
それらを一語内に複数格納するような場合の論理演算を
一命令で実行し、処理の高速化を図るような論理シミュ
レータに応用できるベクトル処理装置が示されている。

【０００７】さらに、特開昭６２−１９５５７０号公報
では、予め決められた２ビット以上のコード化の規則に
従ったアンド、オアおよび否定などの基本論理演算を行
う専用演算器を組み込んだ論理シミュレーション処理装
置が示されている。

【０００８】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、たとえば２ビット以上にコード化
された論理値を用いる論理シミュレーションなどのビッ
ト単位の論理演算が主となる処理をする場合、演算テー
ブルを参照する方式を採用すると、主記憶装置へのアク
セスは通常ベクトル要素単位になるので、一ベクトル要
素内に複数のデータを格納し、一度に演算することによ
って高速化を図るパラレル方式を用いることができず、
さらに記憶装置を参照するための時間が必要となるので
高速化の障害となるなどの問題がある。

【０００９】また、複数の命令を組み合わせることによ
って多値の論理演算を実現する場合には、ビット位置を
合わせたり、一つの論理値データをそれを構成する各ビ
ット毎に別々に演算するために、命令数増大による処理
時間の増加が問題となっている。

【００１０】一方、専用の演算器を付加する方式では、
追加した命令の汎用性および装置の製造コストなどが問
題となる。すなわち、論理回路の設計を検証する論理シ
ミュレータは、設計方式などの変更に対して柔軟に対応
できなければ専用演算器の設計からやり直さなければな
らず、また汎用計算機に対する性能上の優位性を保つた
めに、新しい高性能な計算機が出現する度に新しい技術
によって製造し直す必要もある。従って、製造コストは
一代限りのものではないので、付加することによる性能
の向上度に対する製造の容易さや汎用性は重要な問題と
なる。

【００１１】さらに、演算テーブルを処理装置内に備え
る前記方法は、テーブルの一つのアドレスを一つのベク
トル要素に格納するのでパラレル方式へ応用することが
できず、また複数ビットによる論理値のコード化の規則
や、新規な素子の追加、素子の動作の変更などの度に装
置の演算器内の演算テーブルの定義内容を通常の使用と
は異なる初期設定経路で変更しなければならず、命令の
汎用性に欠けるという問題がある。

【００１２】また、予め決められた論理値のコード化の
規則、またはベクトル要素内での位置などについて特殊
化した演算器を付加する場合は、製造コストの割に汎用
性に欠けるという問題がある。

【００１３】そこで、本発明の目的は、２ビット以上に
コード化された多値の論理シミュレーションにおける素
子の論理動作の演算を単一の命令で実行できるように
し、さらにプログラムのオペランドに記述したレジスタ
に演算の真理値表を格納することにより、論理値コード
のビット数、ベクトル要素内での位置以外は、通常の使
用時に全く自由に設定することが可能である汎用性の高
い命令を有し、精度を落さずに高速な論理シミュレーシ
ョンを行うことのできるベクトル処理装置を提供するこ
とにある。

【００１４】また、本発明の他の目的は、従来広く用い
られてきた‘０’、‘１’、‘Ｘ’の３値の論理シミュ
レーションにおいて、特定のコード化規則を採用するこ
とにより、否定論理演算命令を追加するだけで低コスト
にて基本論理演算であるアンド、オアおよび否定を各々
一命令で実行することができるベクトル処理装置を提供
することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１７】すなわち、本発明のベクトル処理装置は、
第一および第二のベクトルレジスタに保持される各ベク
トルデータ内の各ベクトル要素を複数のデータ格納領域
に分割し、これらの分割された各領域に一定のビット数
よりなるコードで表わされた論理値データを格納し、二
つのベクトルデータの間のそれぞれ対応する位置にある
二つの論理値データについて、プログラムにオペランド
コードとして記述された第三のベクトルレジスタに格納
した真理値表に従った演算を行い、結果の論理値データ
を第四のベクトルレジスタに保持するベクトルデータの
対応する位置に格納する処理を単一の命令で実行するも
のである。

【００１８】この場合に、前記第三のベクトルレジスタ
に格納される真理値表を任意に定義可能とするようにし
たものである。

【００１９】さらに、前記第三のベクトルレジスタに代
えて、プログラムに記述されたオペランドコードを保持
する命令レジスタに真理値表を格納するようにしたもの
である。

【００２０】また、本発明の他のベクトル処理装置は、
第五のベクトルレジスタに保持されるベクトルデータ内
の各ベクトル要素を２ビットづつのデータ格納領域に分
割し、これらの分割された各領域に２ビットよりなるコ
ードで表わされた論理値データを格納し、この格納され
た論理値データについて各ビットを論理的に反転し、続
けて上位ビットと下位ビットの値を入れ替える操作を行
い、結果の論理値データを第六のベクトルレジスタに保
持するベクトルデータの対応する位置に格納する処理を
単一の命令で実行するものである。

【００２１】

【作用】前記したベクトル処理装置によれば、第一、第
二、第三および第四のベクトルレジスタを備え、真理値
表に従った論理値データの演算から結果の格納処理が単
一の命令で実行されることにより、論理回路の動作のシ
ミュレータとして利用することができる。

【００２２】たとえば、このベクトル処理装置を実現す
るためには、いわゆる演算処理を単一の命令で実行する
多値論理演算機能を設け、その他に主記憶装置、ベクト
ルレジスタおよびスカラレジスタ、ベクトルレジスタま
たはスカラレジスタと主記憶装置との間のデータ転送を
行うリクエスタ、ベクトルレジスタまたはスカラレジス
タから受け取ったデータに対してベクトル演算を行い、
結果をベクトルレジスタまたはスカラレジスタに格納す
るベクトル演算器、スカラレジスタ並びに主記憶装置と
汎用レジスタとの間のデータ転送、および汎用レジスタ
から受け取ったデータに対する演算結果の汎用レジスタ
への格納を行うスカラ演算処理部などが備えられてい
る。

【００２３】また、ベクトル演算器には、多値論理演算
機能の主要部分であるベクトルレジスタまたはスカラレ
ジスタから被演算データを受け取る第一および第二のベ
クトルレジスタと、スカラレジスタから真理値表に相当
するデータを受け取る第三のベクトルレジスタと、第一
および第二のベクトルレジスタの各データ格納領域のデ
ータをデコードして第三のベクトルレジスタを参照する
ことで演算結果を得る組み合わせの多値論理演算回路
と、ベクトル演算器の出力を入力とし、ベクトルレジス
タまたはスカラレジスタにデータを送り出す第四のベク
トルレジスタと、特定の命令の実行時に第四のベクトル
レジスタの送り出しを行うセレクタ回路とが組み込まれ
ている。

【００２４】この場合に、多値論理演算回路の第一およ
び第二のベクトルレジスタはオペランドに記述されたベ
クトルまたはスカラレジスタの内容が演算回路の入力に
印加される時刻を揃え、遷移状態にある不確定信号を通
さない機能があり、また演算回路の第四のベクトルレジ
スタは演算結果をレジスタに写す時刻を揃え、遷移状態
にある不確定演算結果を通さない機能がある。さらに、
セレクタ回路は複数の種類の命令に対応する演算結果を
出力する演算器から、指定された命令コードに対応する
結果だけを取り出し、ベクトルまたはスカラレジスタへ
送り出す機能を持つ。

【００２５】これにより、多値論理演算回路は、演算対
象となるベクトルデータ内の予め決められた各々複数ビ
ットからなる論理値コードの格納位置から信号を取り出
し、互いに演算をする位置どうしの論理値データを合わ
せてデコードし、スカラレジスタから読み込んだレジス
タ上の真理値表データを参照して演算を行い、第四のベ
クトルレジスタを経由して、ベクトルまたはスカラレジ
スタの所定の格納位置にこの演算結果を出力することが
できる。

【００２６】前記した他のベクトル処理装置によれば、
第五および第六のベクトルレジスタを備え、論理値デー
タの論理的な反転から上位と下位ビット値の入れ替え処
理が単一の命令で実行されることにより、論理回路の動
作のシミュレータとして利用することができる。

【００２７】すなわち、演算処理を単一の命令で実行す
る多値論理演算機能を設け、その主要部分であるベクト
ルレジスタまたはスカラレジスタからデータを受け取る
第五のベクトルレジスタと、このレジスタの出力を入力
とし、論理信号を反転するインバータだけからなる一段
の多値論理演算回路と、この演算回路の出力を入力と
し、ベクトルレジスタまたはスカラレジスタにデータを
送り出す第六のベクトルレジスタと、特定の命令の実行
時に第六のベクトルレジスタの送り出しを行うセレクタ
とが組み込まれている。

【００２８】これにより、多値論理演算回路は、第五の
ベクトルレジスタに保持されたベクトルデータ内の予め
決められた各々２ビットからなる論理値コードの格納位
置から信号を取り出し、信号の反転を行い、かつ各々上
位ビットと下位ビットを入れ替え、たとえば論理的
‘０’を００の２ビット、‘１’を１１、不確定‘Ｘ’
を１０と表すことにより、この操作で論理的否定演算を
行うことができる。

【００２９】

【実施例１】図１は本発明の一実施例であるベクトル処
理装置を示す概略ブロック図、図２は本実施例のベクト
ル処理装置における特徴的な演算回路部分である汎用４
値論理演算回路を示す論理構成図、図３は本実施例にお
いて、４値論理演算における論理値コード化の一規則例
を示す説明図、図４は図３の規則による４値アンド論理
演算における真理値表を示す説明図、図５は図４の真理
値表の図２の演算回路内部での格納順序列を示す説明図
である。

【００３０】まず、図１により本実施例のベクトル処理
装置の構成を説明する。

【００３１】本実施例のベクトル処理装置は、複数ビッ
トのコードで３値以上、たとえば２ビットにコード化し
た４値の論理値を表し、これらの多値の論理値の間で論
理演算を定義することができる、すなわちこの多値論理
演算のための特別な機能を付加したベクトル処理装置と
考えることができ、主記憶装置１１０１、スカラ処理部
１１０２およびベクトル処理部１１０３から構成されて
いる。

【００３２】主記憶装置１１０１に格納されたスカラ処
理命令のオペレーションコードおよびオペランドコード
は、スカラ処理部１１０２のバッファ記憶装置１１０４
を経由し、命令バッファと命令デコーダを有する演算制
御部１１０５に入力される。

【００３３】主記憶装置１１０１に格納されたスカラデ
ータは、同様に、バッファ記憶装置１１０４を経由し、
演算制御部１１０５によりデコードされた命令に従っ
て、スカラ演算処理部１１０６に入力され、複数のレジ
スタからなる汎用レジスタ部１１０７にロードされる。

【００３４】汎用レジスタ部１１０７から、複数のスカ
ラレジスタ１１１３と複数のベクトルレジスタ１１１４
とからなるベクトルレジスタ部１１１０へのデータ転送
命令が存在し、その命令が演算制御部１１０５で実行さ
れると、ベクトル処理部１１０３の演算制御部１１０９
へ制御信号が伝わり、ベクトルレジスタ部１１１０の入
力側セレクタ回路１１１２を制御して、この命令のオペ
ランドコードに記述された各々のレジスタ番号に従って
選択された汎用レジスタからスカラレジスタ１１１３へ
データを転送する。

【００３５】また、汎用レジスタ部１１０７からメモリ
リクエスタ１１０８へのデータ転送命令が存在し、その
命令が演算制御部１１０５で実行されると、演算制御部
１１０９へ制御信号が伝わり、メモリリクエスタ１１０
８内部の複数のアドレスレジスタ１１２５からなるアド
レスレジスタ部１１２４内のこの命令のオペランドコー
ドに記述された番号に従ったアドレスレジスタへ、指定
された番号の汎用レジスタからアドレスデータが転送さ
れる。

【００３６】主記憶装置１１０１に格納されたベクトル
処理命令のオペレーションコードおよびオペランドコー
ドは、前記スカラ処理命令と同様に、バッファ記憶装置
１１０４を経由して演算制御部１１０９に入力される。
主記憶装置１１０１とベクトルレジスタ部１１１０内の
スカラレジスタ１１１３またはベクトルレジスタ１１１
４との間のデータ転送命令が存在する。

【００３７】これらの命令が演算制御部１１０９により
実行されると、レジスタへのロード命令の場合は、セレ
クタ回路１１１２によって、この命令のオペランドコー
ドの記述に従った該当番号のスカラレジスタ１１１３が
選択され、また、制御信号線１１２６により該当番号の
アドレスレジスタ１１２５が選択され、主記憶装置１１
０１の該当する位置からメモリリクエスタ１１０８、信
号線１１３１を経由して選択されたスカラレジスタ１１
１３またはベクトルレジスタ１１１４へベクトルデータ
が転送される。

【００３８】主記憶装置１１０１へのストア命令の場合
は、セレクタ回路１１１５によってこの命令のオペラン
ドコードの記述に従って、該当する番号のスカラレジス
タ１１１３またはベクトルレジスタ１１１４が選択さ
れ、また、該当番号のアドレスレジスタ１１２５が選択
され、信号線１１３２、メモリリクエスタ１１０８を経
由して主記憶装置１１０１へスカラレジスタ１１１３ま
たはベクトルレジスタ１１１４からデータがストアされ
る。

【００３９】ベクトルレジスタ部１１１０にロードされ
たベクトルデータに対する多値論理演算でない演算命令
を実行する場合は、選択された被演算レジスタの出力デ
ータは、セレクタ回路１１１５によって信号線１１２８
を通ってベクトル演算器１１１１に転送される。制御信
号線１１２７を経由した制御信号により、制御回路１１
１６は適当な時刻に信号線１１２８のデータをレジスタ
１１１７に保持し、演算回路１１１８によって演算し、
結果を適当な時刻にレジスタ１１１９に保持し、セレク
タ回路１１２３で選択し、信号線１１３０で再度ベクト
ルレジスタ部１１１０へ転送する。また、セレクタ回路
１１１２は指定されたスカラレジスタ１１１３またはベ
クトルレジスタ１１１４を選択し、信号線１１３０から
のデータを格納する。

【００４０】多値論理演算を実行する場合は、ベクトル
レジスタ部１１１０からのデータは信号線１１２９を通
って、制御回路１１１６により適当な時刻にレジスタ１
１２０に保持され、多値論理演算回路１１２１で演算さ
れ、結果のデータは適当な時刻にレジスタ１１２２に保
持され、セレクタ回路１１２３で選択されて再びベクト
ルレジスタ部１１１０へ転送される。

【００４１】以上のように、本実施例のベクトル処理装
置は、従来のベクトル処理装置に新規な多値論理演算機
能を持った演算回路を付加した構成となっており、また
ベクトル演算は３２ビット単位のパイプライン処理で行
われるような装置を例として想定して、レジスタ１１２
０に対応する第一および第二のベクトルレジスタと、レ
ジスタ１１２２に対応する第四のベクトルレジスタの３
本は各々３２ビットである例を示す。以下、この多値論
理演算回路１１２１について図２により詳細に説明す
る。

【００４２】多値論理演算回路１１２１は、制御回路１
１１６からくる３本の制御信号線９８１、９８２および
９８３に従ってデータを保持する４つのレジスタ（第一
のベクトルレジスタ）１、レジスタ（第二のベクトルレ
ジスタ）２、レジスタ（第三のベクトルレジスタ）３お
よびレジスタ４（第四のベクトルレジスタ）と、レジス
タ１１２０の出力からの信号線に相当する６４本の入力
信号線２１〜１１６、レジスタ１１２２への３２本の出
力信号線９４９〜９８０、および４ビットのバイナリ信
号を入力とし、１６本の出力の内の何れかを選択する１
６個のデコーダ５〜２０と、これらのデコーダ５〜２０
の出力信号線１４９〜４０４、およびレジスタ３の出力
信号線１１７〜１４８を入力とする５１２個のアンドゲ
ート４０５〜９１６と、レジスタ４の各ビットに対応し
てアンドゲート４０５〜９１６の出力をまとめる３２個
のオアゲート９１７〜９４８とから構成されている。

【００４３】次に、本実施例の作用について説明する。

【００４４】本実施例において、多値論理演算回路１１
２１を使用する命令を便宜のため、以下ＶＸ１命令（単
一の命令）と表記する。

【００４５】すなわち、ベクトルデータの一ベクトル要
素を３２ビットとするので、ＶＸ１命令の第２、第３オ
ペランドに指定されたベクトルデータの一要素がそのま
まレジスタ１、２に保持される。この場合に、各要素の
３２ビットは隣合った２ビットを一つのデータ格納領域
とするように１６個に分割する例を考える。

【００４６】たとえば、図２ではレジスタ１の信号線
（２１、２２）の組の位置が一つの領域で、（５１、５
２）の組まで１６領域ある。レジスタ２、４についても
同様で、（５３、５４）、（９４９、９５０）の信号線
の組の位置から、（８３、８４）、（９７９、９８０）
の組の位置までそれぞれ１６個の領域に分割される。

【００４７】そして、ＶＸ１命令はレジスタ１、２の対
応した各２ビットデータ領域の、たとえば信号線（２
１、２２）と（５３、５４）との間で任意の論理演算を
行い、結果の２ビットデータをレジスタ４の対応する各
２ビットデータ領域、たとえば信号線（９４９、９５
０）に格納する演算を行うことである。

【００４８】従って、１６個のデコーダ５〜２０はレジ
スタ１、２の１６個のデータ格納領域の入力信号線の符
号の小さい順に対応しており、レジスタ１のデータ２ビ
ットが上位２ビットで、レジスタ２のデータ２ビットが
下位２ビットになるように各デコーダの入力先を決めて
いる。

【００４９】一方、ＶＸ１命令の第一オペランドコード
で真理値表を格納してあるスカラレジスタを選択する
と、レジスタ３には、これらの多値論理値に対して定義
した真理値表データが格納される。たとえば、図２では
真理値表は各要素が２ビットで、出力信号線の組の（１
１７、１１８）から（１４７、１４８）までのように、
隣合った２ビットが一つの演算結果を表して１６領域に
分かれている。

【００５０】そして、各デコーダの１６本の出力信号線
は、符号の小さい方から大きい方への順序でレジスタ３
の出力信号線の１６の組のやはり符号の小さい方から大
きい方への順で対応しており、たとえば信号線１４９、
１６５、３８９は信号線（１１７、１１８）に、信号線
１５０、１６６、３９０は信号線（１１９、１２０）と
対応している。

【００５１】これらの信号線の間には、デコーダ側の信
号線、たとえば１４９が論理的に１なら、対応するレジ
スタ３側の信号線、たとえば（１１７、１１８）の値
を、レジスタ４の対応する領域、たとえば信号線９４
９、９５０の位置へ転送するようにアンドゲート、たと
えば４０５、４０６が接続されている。

【００５２】この結果、どのようなデータ格納領域のど
のような論理値の組み合わせについても、それをデコー
ドしてレジスタ３の真理値表を選択することにより演算
結果を得ることができる。

【００５３】この場合に、論理値コード化の規則とし
て、図３に示すような規則を用いると、たとえば基本論
理演算であるアンド論理演算は図４に示すようになる。
ここで、入力１の２ビットを上位２ビットにし、入力２
の２ビットを下位の２ビットにした４ビットで表される
数値の０から１５の順に図４のビットデ−タを並べると
図５のようになる。

【００５４】以上のような条件でアンド演算をＶＸ１命
令で行う場合は、図５に示したデータをこのビット位置
の順に、信号線８５〜１１６を通してレジスタ３に格納
する。仮に、信号線２１、２２が０、０で、５３、５４
が０、１であったとすると、デコーダ５の信号線１５０
が１になる。すると、アンドゲート４０７、４０８によ
って信号線１１９と１２０の論理値がオアゲート９１７
と９１８を通ってレジスタ４の信号線９４９、９５０に
出力される。これは‘０’と‘Ｚ’のアンドが‘０’に
なる演算である。

【００５５】従って、本実施例のベクトル処理装置によ
れば、４値論理演算が可能とされる多値論理演算回路１
１２１として、４つのレジスタ１〜４、１６個のデコー
ダ５〜２０、５１２個のアンドゲート４０５〜９１６お
よび３２個のオアゲート９１７〜９４８を備えることに
より、レジスタ１，２から演算対象となるベクトルデー
タ内の予め決められた各々２ビットからなる論理値コー
ドの信号を取り出し、デコーダ５〜２０により互いに演
算をする位置どうしの論理値データを合わせてデコード
し、レジスタ３上の真理値表データを参照して演算を行
い、この演算結果をレジスタ４を経由して出力する処理
を単一のＶＸ１命令で実行することができる。

【００５６】

【実施例２】図６は本発明の他の実施例であるベクトル
処理装置における特徴的な演算回路部分である３値論理
否定演算回路を示す論理構成図、図７は本実施例におい
て、３値論理演算の論理値コード化の規則例を示す説明
図、図８は図７の規則による３値アンド、オアおよび否
定基本論理演算の真理値表を示す説明図である。

【００５７】本実施例のベクトル処理装置は、たとえば
２ビットにコード化した３値の論理値に対する演算に適
用する特別な機能を付加した多値論理演算回路１１２１
ａとされ、この回路構成は図６に示すように、図１の制
御回路１１１６からくる２本の制御信号線１００２、１
００３に従って各々データを保持する２つのレジスタ
（第五のベクトルレジスタ）１０００，レジスタ（第六
のベクトルレジスタ）１００１と、レジスタ１１２０の
出力からの信号線に相当する３２本の入力信号線１００
４〜１０３５と、レジスタ１１２２への３２本の出力信
号線１０３６〜１０６７と、レジスタ１０００の各ビッ
トを反転する３２個のインバータ１０６８〜１０９９と
から構成されている。

【００５８】すなわち、本実施例の多値論理演算回路１
１２１ａは、２ビットにコード化した３値の論理値に対
する演算に適用し、ベクトル演算は３２ビット単位のパ
イプライン処理で行われるような装置を例として想定し
て、レジスタ１０００，１００１の２本は各々３２ビッ
トである例を示す。このコード化の一例を図７に示し、
図８にこの時のアンド、オア、否定の基本論理演算の真
理値表を示す。

【００５９】たとえば、演算命令を論理シミュレーショ
ンに適用する場合、否定論理演算として使えるのはこれ
以外に‘Ｘ’が０１になる規則と、‘０’が１１になる
規則との組み合わせだけとなる。

【００６０】従って、図８の真理値表の各ビットの挙動
を調べると、アンド演算については従来の全ビットにつ
いて単純にアンドをとる命令で表現でき、オア演算につ
いては従来の全ビットについて単純にオアをとるオア命
令で表現できることがわかる。ただし、否定演算につい
ては、この２ビットの０、１を反転し、上位と下位のビ
ット位置を交換する処理が必要となり、本実施例の特徴
となる命令の機能はこの否定演算に相当する。

【００６１】次に、本実施例の作用について説明する。

【００６２】本実施例においては、多値論理演算回路１
１２１ａを使用する命令を便宜のため、以下ＶＸ２命令
（単一の命令）と表記する。

【００６３】すなわち、ベクトルデータの一ベクトル要
素を３２ビットとするので、ＶＸ２命令の第２オペラン
ドに指定されたベクトルデータの一要素がそのままレジ
スタ１０００に保持される。

【００６４】この場合に、各要素の３２ビットは１６ビ
ットづつ２分し、上位１６ビットには２ビットコードの
上位ビットを格納し、下位１６ビットには、各ビット位
置から上位に１６ビット離れた位置の上位ビットデータ
に対応した下位ビットデータを格納する例を考える。す
なわち、データ格納領域は１６ビット離れたビットの対
によって１６領域に分割されている。

【００６５】そして、レジスタ１０００の各ビットはイ
ンバータ１０６８〜１０９９によって全て反転され、そ
の後の結線によって上位と下位とが入れ替えられる。た
とえば、レジスタ１０００の左から３番目のデータ
‘Ｘ’（１０）では、信号線１００６から転送された上
位ビットのデータは１であり、インバータ１０７０によ
ってこれは反転され、信号線１０５４へ転送される。

【００６６】また、信号線１０２２から転送された下位
ビットのデータは０であり、インバータ１０８６によっ
てこれは反転され、信号線１０３８へ転送される。この
結果、レジスタ１００１の左から３番目の格納領域のデ
ータは‘Ｘ’（１０）となり、否定演算が満足される。

【００６７】従って、本実施例のベクトル処理装置によ
れば、３値論理演算が可能とされる多値論理演算回路１
１２１ａとして、２つのレジスタ１０００，１００１お
よび３２個のインバータ１０６８〜１０９９を備えるこ
とにより、アンド演算およびオア演算については従来と
同様に全ビットのアンド命令またはオア命令で表現で
き、かつ否定演算についても、レジスタ１０００に保持
されたベクトルデータ内の予め決められた各々２ビット
からなる論理値コードの信号を取り出し、インバータ１
０６８〜１０９９によって反転を行い、かつ各々上位ビ
ットと下位ビットを入れ替え、この演算結果をレジスタ
１００１を経由して出力する処理を単一のＶＸ２命令で
実行することができる。

【００６８】以上、本発明者によってなされた発明を実
施例１および２に基づき具体的に説明したが、本発明は
前記各実施例に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６９】たとえば、前記実施例１のベクトル処理装
置における多値論理演算回路１１２１については、論理
値を２ビットで表し、４値の論理値となる場合におい
て、ベクトル演算が３２ビット単位のパイプライン処理
で行われるような装置を想定してレジスタ１、２および
４の３本が各々３２ビットである場合について説明した
が、本発明は前記実施例に限定されるものではなく、真
理値表を任意に定義したり、論理値をｎビットで表現す
る場合などについても広く適用可能である。

【００７０】この論理値をｎビットで表現する場合に
は、レジスタ３のビット幅を（２の２ｎ乗）のｎ倍に
し、デコーダを２ｎビット入力、２の２ｎ乗ビット出力
とし、レジスタ３は図１におけるスカラレジスタ１１１
３からデータを転送して真理値表として用いる。

【００７１】たとえば、スカラレジスタのビット幅が３
２である場合は、ｎが２のときは本演算回路を使用する
命令のオペランドでスカラレジスタ１本を指定し、ｎが
３の場合では、幅が１９２ビットとなるので、たとえば
連続した６本のスカラレジスタを指定する。さらに、パ
イプライン処理の単位が３２ｍビットである場合は、デ
コーダ、アンドゲート、オアゲートの数、レジスタ１、
２、４のビット幅はそれぞれ図２の場合のｍ倍にする。

【００７２】また、前記実施例２の多値論理演算回路１
１２１ａについては、ベクトル演算は３２ビット単位の
パイプライン処理で行われるような装置を想定して、レ
ジスタ１０００，１００１の２本は各々３２ビットであ
る例を示したが、たとえばパイプライン処理の単位が３
２ｍビットである場合は、インバータの数、レジスタ１
０００、１００１のビット幅はそれぞれ図６の場合のｍ
倍にする必要がある。

【００７３】さらに、実施例１において、命令語長が十
分長ければ、レジスタ３の代わりに、プログラムに記述
されたオペレーションコードを保持する命令レジスタを
真理値表の保持用に使用し、オペレーションコードの一
部を真理値表と見なして演算することも可能である。

【００７４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００７５】(1).第一および第二のベクトルレジスタに
分割して格納された一定のビット数よりなる二つの論理
値データについて、第三のベクトルレジスタに格納した
真理値表に従った演算を行い、結果の論理値データを第
四のベクトルレジスタに格納する処理を単一の命令で実
行することにより、従来まで数命令要していた核となる
処理の単位が単一の命令で処理可能となるので、論理回
路の動作のシミュレータとして処理時間の削減を図るこ
とができる。

【００７６】(2).第五のベクトルレジスタに分割して格
納された２ビットよりなる論理値データについて、各ビ
ットを論理的に反転し、続けて上位ビットと下位ビット
の値を入れ替える操作を行い、結果の論理値データを第
六のベクトルレジスタに格納する処理を単一の命令で実
行することにより、大規模な回路を扱う場合、単純な処
理で実行可能となるので、核となるゲート評価処理の命
令数の削減を図ることができる。

【００７７】(3).前記(1) または(2) により、コ−ド化
のビット数は固定されるが、その範囲で如何なる種類の
演算もユーザの使用中に自由に定義可能であり、止むな
く複雑な命令列を採用してきた特殊な素子、シミュレー
ションモデルについても容易にサポートできるベクトル
処理装置を得ることができる。

【００７８】(4).前記(1) または(2) により、論理値コ
ード化の規則は一部に限るが、単純な演算機能構成によ
って製造コストの削減が可能とされるベクトル処理装置
を得ることができる。

【００７９】(5).前記(1) または(2) により、真理値表
を任意に定義することによって種々のコード化の規則や
演算の定義に柔軟に対応でき、汎用性の向上が可能とさ
れるベクトル処理装置を得ることができる。

【００８０】(6).前記(1) または(2) により、命令数お
よび処理時間の削減を図ることができるので、特に論理
回路のシミュレ−ションへ応用する場合に効果が顕著と
なるベクトル処理装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１であるベクトル処理装置を示
す概略ブロック図である。

【図２】実施例１のベクトル処理装置における特徴的な
演算回路部分である汎用４値論理演算回路を示す論理構
成図である。

【図３】実施例１において、４値論理演算における論理
値コード化の一規則例を示す説明図である。

【図４】実施例１において、図３の規則による４値アン
ド論理演算における真理値表を示す説明図である。

【図５】実施例１において、図４の真理値表の図２の演
算回路内部での格納順序列を示す説明図である。

【図６】本発明の実施例２であるベクトル処理装置にお
ける特徴的な演算回路部分である３値論理否定演算回路
を示す論理構成図である。

【図７】本実施例２において、３値論理演算の論理値コ
ード化の規則例を示す説明図である。

【図８】実施例２において、図７の規則による３値アン
ド、オアおよび否定基本論理演算の真理値表を示す説明
図である。

【符号の説明】

１ レジスタ（第一のベクトルレジスタ） ２ レジスタ（第二のベクトルレジスタ） ３ レジスタ（第三のベクトルレジスタ） ４ レジスタ（第四のベクトルレジスタ） ５〜２０ デコーダ ２１〜１１６ 入力信号線 １１７〜１４８ 出力信号線 １４９〜４０４ 出力信号線 ４０５〜９１６ アンドゲート ９１７〜９４８ オアゲート ９４９〜９８０ 出力信号線 ９８１〜９８３ 制御信号線 １０００ レジスタ（第五のベクトルレジスタ） １００１ レジスタ（第六のベクトルレジスタ） １００２，１００３ 制御信号線 １００４〜１０３５ 入力信号線 １０３６〜１０６７ 出力信号線 １０６８〜１０９９ インバータ １１０１ 主記憶装置 １１０２ スカラ処理部 １１０３ ベクトル処理部 １１０４ バッファ記憶装置 １１０５ 演算制御部 １１０６ スカラ演算処理部 １１０７ 汎用レジスタ部 １１０８ メモリリクエスタ １１０９ 演算制御部 １１１０ ベクトルレジスタ部 １１１１ ベクトル演算器 １１１２ セレクタ回路 １１１３ スカラレジスタ １１１４ ベクトルレジスタ １１１５ セレクタ回路 １１１６ 制御回路 １１１７ レジスタ １１１８ 演算回路 １１１９ レジスタ １１２０ レジスタ １１２１，１１２１ａ 多値論理演算回路 １１２２ レジスタ １１２３ セレクタ回路 １１２４ アドレスレジスタ部 １１２５ アドレスレジスタ １１２６，１１２７ 制御信号線 １１２８〜１１３２ 信号線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第一および第二のベクトルレジスタに保
   持される各ベクトルデータ内の各ベクトル要素を複数の
   データ格納領域に分割し、該分割された各領域に一定の
   ビット数よりなるコードで表わされた論理値データを格
   納し、二つのベクトルデータの間のそれぞれ対応する位
   置にある二つの前記論理値データについて、プログラム
   にオペランドコードとして記述された第三のベクトルレ
   ジスタに格納した真理値表に従った演算を行い、結果の
   論理値データを第四のベクトルレジスタに保持するベク
   トルデータの対応する位置に格納する処理を単一の命令
   で実行することを特徴とするベクトル処理装置。
2. 【請求項２】 前記第三のベクトルレジスタに格納され
   る真理値表を任意に定義可能とすることを特徴とする請
   求項１記載のベクトル処理装置。
3. 【請求項３】 前記第三のベクトルレジスタに代えて、
   前記プログラムに記述されたオペランドコードを保持す
   る命令レジスタに前記真理値表を格納することを特徴と
   する請求項１記載のベクトル処理装置。
4. 【請求項４】 第五のベクトルレジスタに保持されるベ
   クトルデータ内の各ベクトル要素を２ビットづつのデー
   タ格納領域に分割し、該分割された各領域に２ビットよ
   りなるコードで表わされた論理値データを格納し、該格
   納された論理値データについて各ビットを論理的に反転
   し、続けて上位ビットと下位ビットの値を入れ替える操
   作を行い、結果の論理値データを第六のベクトルレジス
   タに保持するベクトルデータの対応する位置に格納する
   処理を単一の命令で実行することを特徴とするベクトル
   処理装置。