JPH05174152A

JPH05174152A - 画像処理装置

Info

Publication number: JPH05174152A
Application number: JP3343006A
Authority: JP
Inventors: Yoshitaka Kuroda; 剛毅黒田; Makoto Tazumi; 誠田積
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-12-25
Filing date: 1991-12-25
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】ハードウェア量を減少させることができる画像
処理装置を提供する。【構成】２分割回路部６，７，９，１０は、加算器とシ
フタとからなり、２つの制御点の中点の座標を演算す
る。２分割および終了判定回路部８，１１は、加算器と
シフタと符号反転回路と絶対値回路と任意数の論理和回
路とからなり、２つの制御点の中点の座標を演算する動
作と終了を判定する動作とを選択的に行なう。スタック
部４は、新たに求められた２組の制御点が終了条件を満
たしていなければ一方を記憶する。ＤＤＡ部５は、終了
条件が成立すると与えられた２点を直線で補間する。デ
ータ制御部３は、各部へのデータの流れの制御と２分割
および終了判定回路部８，１１の動作の切り換えの制御
とを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御点を２分割して補
間点を求める方式により文字や図形などの輪郭を形成す
る画像処理装置に関するものである。

【０００２】

【従来の技術】アウトラインフォントの補間に使用され
ているBezier曲線は下記数１で表わされる。ここでパラ
メータｔ（０≦ｔ≦１）を変化させて補間点を求める方
法は、浮動小数点演算が必要となり、ハードウェア量が
増加する。

【０００３】

【数１】

【０００４】そこで一般には、各制御点の中点（ｔ＝１
／２）を繰り返し求めることによって順次補間点を求め
るという方法が採られている（下記数２および図６参
照）。この場合、中点を求める操作を６回行なうことに
より、１つの補間点が求められる（例えばIEEE 1989 CU
STOM INTERGRATED CIRCUITS CONFERENCE "A High Speed
Outline Font Rasterizing LSI"参照）。

【０００５】

【数２】

【０００６】従来の画像処理装置は、例えば図７のよう
に、制御部３１と、ｘレジスタ部３２と、ｙレジスタ部
３３と、終了判定回路部３４と、セレクタ部３５と、２
分割回路部３６と、パイプラインレジスタ部３７，３８
と、スタック部３９とを備えていた。制御部３１は、各
部の動作を制御する。ｘレジスタ部３２は、ｘ座標の入
力データを保持する。ｙレジスタ部３３は、ｙ座標の入
力データを保持する。終了判定回路部３４は、終了条件
の判定を行なう。セレクタ部３５は、ｘレジスタ部３２
およびｙレジスタ部３３の入力データを選択する。２分
割回路部３６は、入力データを２分割して中点を求め
る。パイプラインレジスタ部３７，３８は、出力データ
を保持する。スタック部３９は、２分割された２組の制
御点のうちの一方を保持する。

【０００７】上記従来の画像処理装置の動作は以下のよ
うである。まずセレクタ部３５が、ｘレジスタ部３２の
データを選択する。そして２分割回路部３６が、各制御
点の中点を計算する（上記数２および図６参照）。それ
らは２組の新しい制御点（Ｒ ₀，Ｒ₁，Ｒ₂，Ｒ₃およ
びＱ₀，Ｑ₁，Ｑ₂，Ｑ₃）となり、パイプラインレジ
スタ部３７，３８に保持される。そして一方はスタック
部３９に記憶され、他方はｘレジスタ部３２に戻され
る。次にセレクタ部３５が、ｙレジスタ部３３のデータ
を選択する。そして２分割回路部３６が、各制御点の中
点を計算する（上記数２および図６参照）。それらは２
組の新しい制御点（Ｒ₀，Ｒ₁，Ｒ₂，Ｒ ₃および
Ｑ₀，Ｑ₁，Ｑ₂，Ｑ₃）となり、パイプラインレジス
タ部３７，３８に保持される。そして一方はスタック部
３９に記憶され、他方はｙレジスタ部３３に戻される。
終了判定回路部３４は、ｘレジスタ部３２およびｙレジ
スタ部３３に戻された制御点Ｒ₀と制御点Ｒ₃とが隣接
しているか否かを判断し、すなわち下記数３と数４との
双方が成立するか否かを判断し、終了条件が成立すれば
スタック部３９から１組の制御点をポップし、同様の操
作を繰り返す。そして、スタック部３９が空になれば、
一連の補間動作を終了する。

【０００８】

【数３】

【０００９】

【数４】

【００１０】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、２分割回路部３６以外に、終了判定を行な
うための終了判定回路部３４が必要となり、ハードウェ
ア量が大きくなるという問題点を有していた。本発明は
かかる事情に鑑みて成されたものであり、ハードウェア
量を減少させることができる画像処理装置を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】本発明は、複数の制御点
の中点およびさらにそれらの中点を順次求め、それらを
新たな２組の制御点として同様に中点を求めて順次補間
を行なう方式により、終了条件が成立するまで一方の制
御点の組を２分割し、他方の制御点の組をスタックにプ
ッシュする動作を繰り返し、終了条件が成立すると補間
点を出力し、スタックから新たな制御点をポップして上
記の動作を繰り返すことによって補間点を順番に出力す
る画像処理装置において、加算器とシフタとからなり２
つの制御点の中点の座標を演算する２個の２分割回路部
と、加算器とシフタと符号反転回路と絶対値回路と任意
数の論理和回路とからなり２つの制御点の中点の座標を
演算する動作と終了を判定する動作とを選択的に行なう
２分割および終了判定回路部とを備えた座標演算部を２
個設けると共に、新たに求められた２組の制御点が終了
条件を満たしていなければ一方を記憶するスタック部
と、終了条件が成立すると与えられた２点を直線で補間
するＤＤＡ部と、各部へのデータの流れの制御と前記２
分割および終了判定回路部の動作の切り換えの制御とを
行うデータ制御部とを設けたことを特徴としている。

【００１２】

【作用】２分割回路部は、加算器とシフタとからなり、
２つの制御点の中点の座標を演算する。２分割および終
了判定回路部は、加算器とシフタと符号反転回路と絶対
値回路と任意数の論理和回路とからなり、２つの制御点
の中点の座標を演算する動作と終了を判定する動作とを
選択的に行なう。スタック部は、新たに求められた２組
の制御点が終了条件を満たしていなければ一方を記憶す
る。ＤＤＡ部は、終了条件が成立すると与えられた２点
を直線で補間する。データ制御部は、各部へのデータの
流れの制御と２分割および終了判定回路部の動作の切り
換えの制御とを行う。

【００１３】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例における画像処理装
置の回路ブロック図で、この画像処理装置は、ｘ座標演
算部１と、ｙ座標演算部２と、データ制御部３と、スタ
ック部４と、ＤＤＡ部５とを備えている。ｘ座標演算部
１は、第１の２分割回路部６と、第２の２分割回路部７
と、２分割および終了判定回路部８とを備えており、ｙ
座標演算部２は、第１の２分割回路部９と、第２の２分
割回路部１０と、２分割および終了判定回路部１１とを
備えている。ｘ座標演算部１は、ｘ座標のデータを２分
割すると共に、終了判定を行なう。ｙ座標演算部２は、
ｙ座標のデータを２分割すると共に、終了判定を行な
う。データ制御部３は、データの入出力を制御する。ス
タック部４は、終了条件を満たしていない制御点の座標
の組を保持する。ＤＤＡ部５は、終了条件を満たした制
御点の間を直線で補間する。第１の２分割回路部６およ
び第２の２分割回路部７は、ｘ座標の入力データを２分
割して中点を求める。２分割および終了判定回路部８
は、ｘ座標の入力データを２分割して中点を求めるか、
あるいは終了判定を行なう。第１の２分割回路部９およ
び第２の２分割回路部１０は、ｙ座標の入力データを２
分割して中点を求める。２分割および終了判定回路部１
１は、ｙ座標の入力データを２分割して中点を求める
か、あるいは終了判定を行なう。

【００１４】図２はｘ座標演算部１の構成図で、ｘ座標
演算部１は、第１の２分割回路部６と第２の２分割回路
部７と２分割および終了判定回路部８との他に、第１の
入力レジスタ１３と、第２の入力レジスタ１４と、第３
の入力レジスタ１５と、第１の出力レジスタ１６と、第
２の出力レジスタ１７とを備えている。なお図示しない
が、ｙ座標演算部２もｘ座標演算部１と同様の構成であ
る。

【００１５】図３は第１の２分割回路部６の構成図で、
第１の２分割回路部６は、加算器１９と、シフタ２０と
を備えている。加算器１９は、入力ａと入力ｂとを加算
し、ａ＋ｂを出力する。シフタ２０は、入力ａ＋ｂをシ
フトさせ、（ａ＋ｂ）／２を出力する。なお図示しない
が、第２の２分割回路部７やｙ座標演算部２の第１の２
分割回路部９や第２の２分割回路部１０も第１の２分割
回路部６と同様の構成である。

【００１６】図４は２分割および終了判定回路部８の構
成図で、２分割および終了判定回路部８は、加算器２２
と、シフタ２３と、符号反転回路２４と、絶対値回路２
５と、複数の論理和回路２６₁〜２６₄とを備えてい
る。加算器２２は、入力ａと入力ｂとを加算し、ａ＋ｂ
を出力する。シフタ２３は、入力ａ＋ｂをシフトさせ、
（ａ＋ｂ）／２を出力する。また符号反転回路２４は、
入力ｂの符号を反転させ、−ｂを出力する。加算器２２
は、入力ａと入力−ｂとを加算し、ａ−ｂを出力する。
絶対値回路２５は、入力ａ−ｂの絶対値｜ａ−ｂ｜を出
力する。論理和回路２６₁〜２６₄は、｜ａ−ｂ｜の整
数部のビットに１が含まれているか否かを演算し、１が
含まれていれば１を、１が含まれていなければ０を出力
する。なお図示しないが、ｙ座標演算部２の２分割およ
び終了判定回路部１１も２分割および終了判定回路部８
と同様の構成である。

【００１７】次に動作を説明する。なお座標データは、
１ワードを８ビットとし、整数部５ビット、小数部３ビ
ットとする。またｘ座標演算部１とｙ座標演算部２と
は、同様の回路構成で並列かつ同時に動作するので、こ
こではｘ座標演算部１の動作についてのみ説明する。ま
ずデータ制御部３が、図６のような４つの初期制御点Ｐ
₀，Ｐ₁，Ｐ₂，Ｐ ₃のｘ座標データを外部から読み込
み、ｘ座標演算部１の第１の入力レジスタ１３に初期制
御点Ｐ₀のｘ座標データを保持させ、第２の入力レジス
タ１４に初期制御点Ｐ₃のｘ座標データを保持させ、第
１の２分割回路部６の一方の入力端ａに初期制御点Ｐ₀
のｘ座標データを入力し、第１の２分割回路部６の他方
の入力端ｂに初期制御点Ｐ₁のｘ座標データを入力し、
第２の２分割回路部７の一方の入力端ａに初期制御点Ｐ
₁のｘ座標データを入力し、第２の２分割回路部７の他
方の入力端ｂに初期制御点Ｐ₂のｘ座標データを入力
し、２分割および終了判定回路部８の一方の入力端ａに
初期制御点Ｐ₂のｘ座標データを入力し、２分割および
終了判定回路部８の他方の入力端ｂに初期制御点Ｐ₃の
ｘ座標データを入力し、２分割および終了判定回路部８
の２分割回路のパスを選択する。これにより第１の２分
割回路部６が中点Ｐ₀₁のｘ座標データを出力し、第２の
２分割回路部７が中点Ｐ₁₂のｘ座標データを出力し、２
分割および終了判定回路部８が中点Ｐ ₂₃のｘ座標データ
を出力し、第１の出力レジスタ１６が中点Ｐ₀₁のｘ座標
データを保持し、第２の出力レジスタ１７が中点Ｐ₂₃の
ｘ座標データを保持する。以上のデータの流れを図５の
（Ａ）に示す。

【００１８】次にデータ制御部３が、第３の入力レジス
タ１５に中点Ｐ₁₂のｘ座標データを保持させ、第１の２
分割回路部６の一方の入力端ａに中点Ｐ₀₁のｘ座標デー
タを入力し、第１の２分割回路部６の他方の入力端ｂに
中点Ｐ₁₂のｘ座標データを入力し、第２の２分割回路部
７の一方の入力端ａに中点Ｐ₁₂のｘ座標データを入力
し、第２の２分割回路部７の他方の入力端ｂに中点Ｐ₂₃
のｘ座標データを入力し、２分割および終了判定回路部
８の一方の入力端ａに初期制御点Ｐ₀のｘ座標データを
入力し、２分割および終了判定回路部８の他方の入力端
ｂに初期制御点Ｐ ₃のｘ座標データを入力し、２分割お
よび終了判定回路部８の２分割回路のパスを選択する。
これにより第１の２分割回路部６が中点Ｐ₀₁₂のｘ座標
データを出力し、第２の２分割回路部７が中点Ｐ₁₂₃の
ｘ座標データを出力し、２分割および終了判定回路部８
が中点Ｐ₀₃のｘ座標データを出力し、第１の出力レジス
タ１６が中点Ｐ₀₁₂のｘ座標データを追加して保持し、
第２の出力レジスタ１７が中点Ｐ₁₂₃のｘ座標データを
追加して保持する。以上のデータの流れを図５の（Ｂ）
に示す。

【００１９】次にデータ制御部３が、第１の２分割回路
部６の一方の入力端ａに中点Ｐ₀₁₂のｘ座標データを入
力し、第１の２分割回路部６の他方の入力端ｂに中点Ｐ
₁₂₃のｘ座標データを入力し、２分割および終了判定回
路部８の一方の入力端ａに中点Ｐ₁₂のｘ座標データを入
力し、２分割および終了判定回路部８の他方の入力端ｂ
に中点Ｐ₀₃のｘ座標データを入力し、２分割および終了
判定回路部８の終了判定回路のパスを選択する。これに
より第１の２分割回路部６が中点Ｐ₀₁₂₃のｘ座標データ
を出力し、第１の出力レジスタ１６および第２の出力レ
ジスタ１７が中点Ｐ₀₁₂₃のｘ座標データを追加して保持
する。さらに２分割および終了判定回路部８が、｜Ｐ₁₂
−Ｐ₀₃｜を演算し、演算結果が１未満ならば終了と判定
して第１の出力レジスタ１６および第２の出力レジスタ
１７の内容をＤＤＡ部５に出力し、演算結果が１以上な
らば未終了と判定して第１の出力レジスタ１６および第
２の出力レジスタ１７の内容をスタック部４に出力す
る。以上のデータの流れを図５の（Ｃ）に示す。

【００２０】次にデータ制御部３が、以前に求めた制御
点をスタック部４から１組ポップし、上記の２分割およ
び終了判定動作を繰り返す。そしてスタック部４が空に
なれば一連の補間動作を終了する。このように、２分割
回路部６，７，９，１０と同様の加算器２２およびシフ
タ２３に、符号反転回路２４と絶対値回路２５と論理和
回路２６₁〜２６₄とを付加した２分割および終了判定
回路部８，１１を設けたので、２分割回路を有効に利用
して終了判定を行うことができ、したがって終了判定専
用のハードウェアを設ける必要がなく、ハードウェア量
を良好に減少させることができる。

【００２１】

【発明の効果】以上説明したように本発明によれば、複
数の制御点の中点およびさらにそれらの中点を順次求
め、それらを新たな２組の制御点として同様に中点を求
めて順次補間を行なう方式により、終了条件が成立する
まで一方の制御点の組を２分割し、他方の制御点の組を
スタックにプッシュする動作を繰り返し、終了条件が成
立すると補間点を出力し、スタックから新たな制御点を
ポップして上記の動作を繰り返すことによって補間点を
順番に出力する画像処理装置において、加算器とシフタ
とからなり２つの制御点の中点の座標を演算する２個の
２分割回路部と、加算器とシフタと符号反転回路と絶対
値回路と任意数の論理和回路とからなり２つの制御点の
中点の座標を演算する動作と終了を判定する動作とを選
択的に行なう２分割および終了判定回路部とを備えた座
標演算部を２個設けると共に、新たに求められた２組の
制御点が終了条件を満たしていなければ一方を記憶する
スタック部と、終了条件が成立すると与えられた２点を
直線で補間するＤＤＡ部と、各部へのデータの流れの制
御と２分割および終了判定回路部の動作の切り換えの制
御とを行うデータ制御部とを設けたので、２分割回路を
有効に利用して終了判定を行うことができることから、
ハードウェア量を良好に減少させることができるという
優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例における画像処理装置の回路
ブロック図である。

【図２】ｘ座標演算部の構成図である。

【図３】第１の２分割回路部の構成図である。

【図４】２分割および終了判定回路部の構成図である。

【図５】本発明の一実施例における画像処理装置のデー
タの流れの説明図である。

【図６】制御点および補間線の説明図である。

【図７】従来の画像処理装置の回路ブロック図である。

【符号の説明】

１ｘ座標演算部２ｙ座標演算部３データ制御部４スタック部５ＤＤＡ部６第１の２分割回路部７第２の２分割回路部８２分割および終了判定回路部９第１の２分割回路部１０第２の２分割回路部１１２分割および終了判定回路部１９加算器２０シフタ２２加算器２３シフタ２４符号反転回路２５絶対値回路２６₁〜２６₄ 論理和回路

Claims

【特許請求の範囲】

【請求項１】複数の制御点の中点およびさらにそれら
の中点を順次求め、それらを新たな２組の制御点として
同様に中点を求めて順次補間を行なう方式により、終了
条件が成立するまで一方の制御点の組を２分割し、他方
の制御点の組をスタックにプッシュする動作を繰り返
し、終了条件が成立すると補間点を出力し、スタックか
ら新たな制御点をポップして上記の動作を繰り返すこと
によって補間点を順番に出力する画像処理装置におい
て、加算器とシフタとからなり２つの制御点の中点の座
標を演算する２個の２分割回路部と、加算器とシフタと
符号反転回路と絶対値回路と任意数の論理和回路とから
なり２つの制御点の中点の座標を演算する動作と終了を
判定する動作とを選択的に行なう２分割および終了判定
回路部とを備えた座標演算部を２個設けると共に、新た
に求められた２組の制御点が終了条件を満たしていなけ
れば一方を記憶するスタック部と、終了条件が成立する
と与えられた２点を直線で補間するＤＤＡ部と、各部へ
のデータの流れの制御と前記２分割および終了判定回路
部の動作の切り換えの制御とを行うデータ制御部とを設
けたことを特徴とする画像処理装置。