JPH05174584A

JPH05174584A - データ記憶装置

Info

Publication number: JPH05174584A
Application number: JP16058292A
Authority: JP
Inventors: Yukihiro Yoshida; 幸弘吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-06-28
Filing date: 1992-06-19
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】多値論理を記憶するメモリセルを用いて、各
メモリセルに記憶するデータ量を増加させることによ
り、ランダムアクセスが可能なデータ圧縮を行うことが
できるデータ記憶装置を提供する。【構成】４値論理を記憶する多数のメモリセルからな
るメモリセルアレイ３２と、２値論理データと４値論理
データとの間の変換を行う２値４値双方向データ変換器
と、２値論理アドレスを４値論理アドレスに変換するロ
ジック変換回路３１と、ロジック変換回路の出力に夫々
接続された４種類の等値回路３３と、入力が全ての等値
回路３３に接続され出力が４値メモリセルアレイ３２に
接続されているデコーダ３４とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多値論理を記憶するメ
モリセルを用いた半導体記憶装置等のデータ記憶装置に
関する。

【０００２】

【従来の技術】近年の半導体技術の進歩により半導体記
憶装置の容量はますます増大しつつある。ただし、これ
までは２値論理を記憶するメモリセルの微細化技術等に
頼って大容量化が図られていたため、このままの方法で
は限界があることも明らかになって来た。しかし、ユー
ザ側では、今後もさらに大量のデータ等を高速処理する
必要が増大するので、大容量の半導体記憶装置に対する
要望には限りがない。

【０００３】そこで、従来から、テキストデータの場合
にはハフマン方式等によってデータ圧縮を行い、また、
ファクシミリ等のイメージデータの場合にはＭＨ(Modif
iedHuffman)方式等によってデータ圧縮を行って、これ
を半導体記憶装置に記憶させることにより、実質的な記
憶容量の増大を図る場合があった。

【０００４】

【発明が解決しようとする課題】ところが、ハフマン方
式はキャラクタコードの冗長度を利用して出現頻度の高
いキャラクタにビット長の短いコードを割り当てること
によりデータを圧縮するものであり、ＨＭ方式も画像デ
ータについて同様に発生頻度の高いパターンに短いコー
ドを割り当ててデータ圧縮を行うものである。従って、
これらは、特定長のデータブロック単位でデータ圧縮及
び復元を行うものであるため、シーケンシャルにアクセ
スを行う画像データや一括処理用のテキストデータ等に
しか用いることができず、半導体記憶装置上で例えばバ
イト単位でランダムにアクセスを行うようなデータに対
しては実用性はなかった。

【０００５】従って、本発明は、多値論理を記憶するメ
モリセルを用いて、各メモリセルに記憶するデータ量を
増加させることにより、ランダムアクセスが可能なデー
タ圧縮を行うことができるデータ記憶装置を提供するも
のである。

【０００６】

【課題を解決するための手段】本発明によれば、多値論
理を記憶する多数のメモリセルを有するメモリセルアレ
イと、２値論理データを多値論理データに変換して該メ
モリセルアレイ上の指定されたメモリセルに記憶させる
多値論理書込手段と、メモリセルアレイ上の指定された
メモリセルから多値論理データを読み出し、２値論理デ
ータに変換して出力する多値論理読出手段と、多値論理
書込手段又は多値論理読出手段の動作時に、印加された
多値論理アドレスをデコードしてアドレス信号をメモリ
セルアレイに出力してメモリセルを指定する手段とを備
えたデータ記憶装置が提供される

【０００７】。

【作用】上記構成により、本発明のデータ記憶装置は、
多値論理書込手段が２値論理データを多値論理データに
変換し、メモリセルアレイの指定されたメモリセルに書
き込む。このため、従来の２値論理を記憶するメモリセ
ルの複数個分のデータを、これよりも少ない個数の多値
論理を記憶するメモリセルに記憶させることができる。

【０００８】即ち、例えば４値論理を記憶するメモリセ
ルを用いた場合、従来のメモリセルのｎ個分のデータと
本発明におけるメモリセルのｍ個分のデータが同じデー
タ量であるとすると、下記の数１に示す関係が生じる。

【０００９】

【数１】

【００１０】そして、これに基づいて下記の数２の関係
が導かれることから、

【００１１】

【数２】

【００１２】本発明のデータ記憶装置では、従来の２分
の１の個数のメモリセルからなるメモリセルアレイに同
じ量のデータを記憶することができるようになる。ま
た、同様に８値論理を記憶するメモリセルを用いれば、
３分の１の個数で足り、１６値論理の場合には、４分の
１の個数で足りる。さらに、３値論理の場合であって
も、多少の冗長度は発生するが、下記の数３に示すよう
に約３分の２の個数のメモリセルで足りるようになる。

【００１３】

【数３】

【００１４】多値論理書込手段によってメモリセルに書
き込まれた多値論理データは、多値論理読出手段によっ
て読み出され２値論理データに変換されて出力される。
このため、データ記憶装置の外部からは、従来の２値論
理を用いたデータ記憶装置の場合と同様に２値論理のデ
ータの書き込み及び読み出しを行うことができる。ま
た、この際の２値論理と多値論理との間の変換によりオ
ーバーヘッドも僅かなものである。

【００１５】この結果、本発明のデータ記憶装置は、従
来よりも少ない個数のメモリセルに同量のデータ記憶で
きるようになり、メモリセルの個数が同じであれば、よ
り大量のデータを圧縮して記憶することができる。しか
も、これらのデータは、僅かなビット数単位で２値論理
と多値論理との間の変換を行うことができるので、大き
なオーバーヘッドを伴うことなくランダムアクセスが可
能となる。

【００１６】また、多値論理書込手段又は多値論理読出
手段のために、印加された多値論理アドレスはデコード
されてアドレス信号としてメモリセルアレイに出力され
る。これによって、デコードする手段を構成する素子の
大幅な削減が可能となる。その結果、半導体チップサイ
ズの減縮も可能となる。

【００１７】

【実施例】本発明に係わる実施例について以下に説明す
る。

【００１８】図１に本発明の一実施例を示す。本実施例
は、フラッシュメモリ（フラッシュ型ＥＥＰＲＯＭ(Ele
ctrically Erasable and Programmable Read Only Memo
ry))に本発明を適用したものである。フラッシュメモリ
は、ＤＲＡＭ以上の大容量化が可能で、かつ、不揮発性
であることからバッテリバックアップが不要なため、消
費電力の低減を要請される電子機器において将来の需要
が期待されている半導体記憶装置である。

【００１９】このフラッシュメモリは、アドレスデコー
ダ１と４値メモリセルアレイ２と双方向アンプ３と２値
４値双方向データ変換器４とを備えている。

【００２０】アドレスデコーダ１は、２６ビットのアド
レスＡ₀〜Ａ₂₅によって６４Ｍ（２の２６乗）本のアド
レスライン５のいずれかを選択するデコード回路であ
る。４値メモリセルアレイ２は、これらの６４Ｍ本のア
ドレスライン５によって内部のメモリセルを選択し、４
本のデータ線６を介して選択されたメモリセルから４値
論理データＦ０〜Ｆ３の読み書きを行う記憶素子であ
る。そして、これらのデータ線６を介して入出力される
４値論理データＦ₀〜Ｆ₃は、アウトプットイネーブル信
号ＯＥバーによって制御される双方向アンプ３によって
増幅される。また、双方向アンプ３によって増幅される
４値論理データＦ₀〜Ｆ₃は、ライトイネーブル信号ＷＥ
バーによって制御される２値４値双方向データ変換器４
により２値論理データＤ₀〜Ｄ₇との間で双方向の変換が
行われる。従って、この実施例のフラッシュメモリは、
外部からは２値論理データＤ₀〜Ｄ₇によってアクセス可
能であり、通常のバイトアドレスのメモリとして機能す
る。

【００２１】上記４値メモリセルアレイ２は、図２に示
すように、多数のメモリセル２ａによって構成されてい
る。これらのメモリセル２ａは、４個が１組となって上
記各アドレスライン５に接続されている。また、それぞ
れの組の各メモリセル２ａは、他の組の互いに対応する
メモリセル２ａと共通のデータ線６に接続されている。
従って、図１で示したアドレスＡ₀〜Ａ₂₅によって１の
アドレスライン５が選択されると、このアドレスライン
５に接続された１組のメモリセル２ａのみがデータ線６
を介してアクセス可能になる。

【００２２】各メモリセル２ａは、トンネル効果を利用
したＭＯＳトランジスタによって構成されている。ま
た、これらの各メモリセル２ａは、４種類の状態を記憶
することができ、３種類の閾値電圧によってこれらを区
別して読み出すことができるようになっている。従っ
て、各メモリセル２ａに接続される４本のデータ線６上
では、４値論理データＦ₀〜Ｆ₃が入出力されることにな
る。なお、ここでは簡単のために、各メモリセル２ａは
１本のアドレスライン５によって選択されるように構成
したが、各メモリセルをマトリクス状に接続し、行アド
レスと列アドレスの指定によりアクセスするように構成
することもできる。また、各メモリセル２ａには、絶縁
膜によるコンデンサ７を介して消去ライン８が接続さ
れ、記憶したデータを一括消去できるようになってい
る。このような一括消去以外にも、例えば、５１２バイ
ト、１０２４バイト、２０４８バイト、４０９６バイト
等のブロック単位での消去も、消去ラインの構成を変更
することによって実現できる。

【００２３】ここで、一般にＮ値論理の変数をｘ_k とす
ると、このｘ_k は下記の数４の関係を満足するＮ種類の
値をとる。ただし、等値演算では、両者が一致した場合
に「１」、不一致の場合に「０」の値になるものとす
る。

【００２４】

【数４】

【００２５】従って、４値論理では、下記の数５の関係
を満足する（０，１／３，２／３，１）の４種類の値を
とることになる。

【００２６】

【数５】

【００２７】また、１桁の４値論理の各値は、例えば下
記の表１に示すように、２ビットの２値論理データの各
値と１対１で対応する。

【００２８】

【表１】

【００２９】このため、４本のデータ線６上を入出力す
る４桁の４値論理データＦ₀〜Ｆ₃は、下記の数６に示す
関係式によって８ビットの２値論理データＤ₀〜Ｄ₇から
変換することができる。

【００３０】

【数６】

【００３１】そして、これらの４桁の４値論理データＦ
₀〜Ｆ₃は、下記の数７に示す関係式によって元の８ビッ
トの２値論理データＤ₀〜Ｄ₇に復元することもできる。

【００３２】

【数７】

【００３３】即ち、４値論理においては、４桁の４値論
理データが２値論理における１バイト（８ビット）のデ
ータと１対１で対応し、４個のメモリセル２ａによって
２値論理の記憶素子における８個のメモリセル分のデー
タを記憶することができる。そして、６４ＭＢの記憶容
量を有する４値メモリセルアレイ２は、従来の２値論理
における３２ＭＢの記憶容量を有するメモリセルアレイ
と同じ個数のメモリセルによって構成することができ
る。

【００３４】２値４値双方向データ変換器４は、上記数
６及び数７による変換を行う回路である。即ち、２値４
値データ変換器４は、図３に示す２値−４値データ変換
器と図４に示す４値−２値データ変換器とを備え、４値
メモリセルアレイ２にデータを書き込む場合には、図３
の２値−４値データ変換器によって２値論理データＤ₀
〜Ｄ₇を４値論理データＦ₀〜Ｆ₃に変換し、４値メモリ
セルアレイ２からデータを読み出す場合には、図４の４
値−２値データ変換器によって４値論理データＦ０〜Ｆ
３を２値論理データＤ₀〜Ｄ₇に変換する。図３の２値−
４値データ変換器は、２ビットの２値論理データをイン
バータ１１とＡＮＤ回路１２とで一旦デコードし、これ
を４値論理のＡＮＤ回路１３とＯＲ回路１４とでエンコ
ードすることにより変換を行う回路である。また、図４
の４値−２値データ変換器は、１桁の４値論理データを
等値回路１５によって一旦デコードし、これを２値論理
のＯＲ回路１６によってエンコードすることにより変換
を行う回路である。一般に２値論理データは、このよう
な２値論理データのデコーダ又はエンコーダと多値論理
データのエンコーダ又はデコーダとを組み合わせること
により、任意の多値論理データとの間で相互に変換が可
能となる。尚、これら図３及び図４は、４値論理データ
Ｆ₀〜Ｆ₃の１桁分の変換回路のみを示すが、他の桁も同
様に構成することができる。

【００３５】２値論理データＤ₀〜Ｄ₇と４値論理データ
Ｆ₀〜Ｆ₃との関係は、上記表１による場合に限らず、下
記の表２に示すような対応も可能である。

【００３６】

【表２】

【００３７】そして、この場合の２値論理データＤ₀〜
Ｄ₇から４値論理データＦ₀〜Ｆ₃への変換は、下記の数
８の関係式によって行い、

【００３８】

【数８】

【００３９】図５に示す２値−４値データ変換器を用い
ることになる。この２値−４値データ変換器は、上記図
３に示したものと同様の構成であるが、インバータ１１
とＡＮＤ回路１２からなるデコーダを一部変更すること
により、数８の関係式を満足させるようにしている。ま
た、４値論理データＦ₀〜Ｆ₃から２値論理データＤ₀〜
Ｄ₇への変換は、下記の数９の関係式によって行い、

【００４０】

【数９】

【００４１】図６に示す４値−２値データ変換器を用い
ることになる。この４値−２値データ変換器も、上記図
４に示したものと同様の構成であるが、等値回路１５か
らなるデコーダを一部変更することにより、数９の関係
式を満足させるようにしている。上記図５に示した２
値−４値データ変換器を用いた場合のデータの変換動作
を図７に示す。まず２ビットの２値論理データ「11」が
入力されると、「２／３」の４値論理データが出力さ
れ、２値論理データ「01」に対しては「１／３」、２値
論理データ「10」に対しては「１」、２値論理データ
「00」に対しては「０」の各４値論理データが出力され
る。

【００４２】また、上記図６に示した４値−２値データ
変換器を用いた場合のデータの変換動作を図８に示す。
まず１桁の４値論理データ「２／３」が入力されると、
「２／３」との等値演算の結果のみが「１」となって、
２ビットの２値論理データ「11」が出力され、４値論理
データ「１／３」に対しては「01」、４値論理データ
「１」に対しては「10」、４値論理データ「０」に対し
ては「00」の各２値論理データが出力される。

【００４３】以上説明したように、本実施例によれば、
４値論理データを記憶するメモリセル２ａを用いること
により、従来の３２ＭＢ分のメモリセル数のフラッシュ
メモリに６４ＭＢ分のデータを圧縮して記憶することが
できるようになる。しかも、各メモリセル２ａに記憶さ
れる４値論理データＦ₀〜Ｆ₃は、２値４値データ変換器
４によって２値論理データＤ₀〜Ｄ₇に変換して入出力さ
れるので、従来のフラッシュメモリと同様に取り扱うこ
とができる。

【００４４】なお、上記実施例では、４値論理データを
記憶するメモリセル２ａを用いた場合を示したが、３値
論理データ以上の多値論理データを記憶させるようにし
た場合であれば、いずれも従来よりも少ないメモリセル
数のメモリに同じ容量のデータを圧縮して記憶させるこ
とが可能である。

【００４５】ここで、３値論理データの場合であれば、
例えば下記の表３に示すような関係で２桁の３値論理デ
ータと３ビットの２値論理データとを対応させることが
できる。

【００４６】

【表３】

【００４７】そして、この３ビットの２値論理データ
は、下記の数式によって２桁の３値論理データに変換さ
れ、

【００４８】

【数１０】

【００４９】図９に示す２値−３値データ変換器が用い
られることになる。この２値−３値データ変換器は、イ
ンバータ１７とＡＮＤ回路１８及びＯＲ回路１９と３値
論理のＡＮＤ回路２０とＯＲ回路２０′とによって構成
される。また、３値−２値データ変換器は、図１０に示
すように、３値論理の等値回路２１とＡＮＤ回路２２と
２値出力Ｄ₀、Ｄ₁及びＤ₂に夫々接続された３つのＯＲ
回路とによって構成される。これらのＯＲ回路は、２値
出力の一つとＡＮＤ回路２２の出力との接続点２３から
構成される。ただし、この３値論理の場合には、上記表
３からも明らかなように、２桁の３値データが「11」の
場合に対応する２値データが存在せず、この冗長な部分
で多少の無駄が発生する。

【００５０】上記実施例では、２値４値データ変換回路
において２値データは４値データへと又はその逆へと変
換され、２値アドレスのためにアドレスデコーダが具備
されていた。しかしながら、上記４値メモリセルへは４
値アドレスが印加されてもよい。

【００５１】図１１は、４値アドレスのためにロジック
変換回路３１とデコーダ３４とを含んだメモリセルの実
施例を示す。Ａ₀〜Ａ₂₅の２値アドレスはロジック変換
回路３１にて、４値アドレスへと変換される。ロジック
変換回路３１の複数の出力には、夫々、４種類（（Ａ≡
０）、（Ａ≡１／３）、（Ａ≡２／３）、（Ａ≡１））
の等値回路３３が接続され、全ての等値回路３３は、２
値のデコーダ３４に接続されている。第１の実施例の２
値４値データ変換回路と同様に、１桁の４値論理アドレ
スの各値は、下記の表４に示すように、２ビットの２値
論理アドレスの各値と１対１で対応する。

【００５２】

【表４】

【００５３】２６ビットの２値アドレスＡ₀〜Ａ₂₅が、
アドレスバスを介して与えられると、ロジック変換回路
３１は数１１に従って、１３ビットの４値アドレスＡ’
₀〜Ａ’₁₂を得る。

【００５４】

【数１１】

【００５５】２値４値データ変換回路３１は、変換され
たアドレスを等値回路３３を介してデコーダ３４へと出
力する。デコーダ３４は、さらに等値回路３３で変換さ
れたアドレス信号をデコードして、４値メモリセルアレ
イ３２へとこのデコードされた信号を出力する。

【００５６】従来のアドレスデコーダは、ｎ個の入力を
含んでいる場合、約（ｎｘ２ⁿ）個の回路素子が必要で
あるのに対して、本実施例によるデコーダ３４は約
（（ｎ／２）ｘ２ⁿ）個の回路素子が必要であり、従来
の半分に削減される。例えば、図１に示した第１の実施
例のアドレスデコーダ１は、1,744,830,464個の回路素
子から構成されているが、図１１に示したアドレスデコ
ーダ３４は872,415,232個の回路素子から構成され得
る。

【００５７】ロジック変換回路３１は、複数の図１２に
示す回路から構成されてもよい。図１２の２値ー４値ア
ドレス変換回路は、２ビットの２値論理アドレスを２つ
のインバータ４１、及び３つのＡＮＤ回路４２でデコー
ドして、こうして得られたアドレス信号は、さらに２つ
の４値論理ＡＮＤ回路４３及び４値論理ＯＲ回路４４で
１桁の４値論理アドレスへとエンコードされる。この４
値論理アドレスは、Ｄフリップフロップへと入力され、
ある遅延が付加されてもよい。また、４値論理アドレス
信号の波形整形も行われる。図１３は、入力された２値
アドレス信号、変換されたアドレス信号、及び等値回路
を経た信号のタイムチャート図を示す。これによると、
２値アドレス信号はＡ_2i及びＡ_2i+1は、変換及び遅延が
加えられ４値アドレス信号Ａ’_iへと変換される。そし
て、Ａ’_iは、４つの等値回路３３へと入力されて、各
等値回路でＡⁱ ₀、Ａⁱ _1/3、Ａⁱ _2/3及びＡⁱ ₁へと夫々変換
される。

【００５８】上記したデータ記憶装置は、図１１に示す
ような、２値アドレスを４値アドレスへと変換するため
のロジック変換回路３１を具備していなくてもよい。こ
の場合、４値アドレスは、４値アドレスバスを介して、
ＣＰＵ（中央処理装置）から与えられる。４値アドレス
信号は４値メモリセルアレイに接続されるれるデコーダ
の入力段に設けられた等値回路に直接入力される。

【００５９】従って、４値論理アドレスを用いることに
よって、デコーダの回路素子数の削減を達成することが
でき、これによってアドレスデコーダの寸法とともにデ
ータ記憶装置の寸法も減縮し得る。

【００６０】しかしながら、本実施例は４値論理アドレ
スに限られるものではなく、３値以上の多値論理アドレ
スを用いることによって、同様な効果を得ることができ
る。

【００６１】また、上記実施例では、フラッシュメモリ
に実施した場合のみを示したが、その他のＤＲＡＭ、Ｓ
ＲＡＭ、マスクＲＯＭ等の半導体記憶装置にも同様に実
施可能である。

【００６２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、多値論理を記憶する多数のメモリセルを有す
るメモリセルアレイと、２値論理データを多値論理デー
タに変換して該メモリセルアレイ上の指定されたメモリ
セルに記憶させる多値論理書込手段と、メモリセルアレ
イ上の指定されたメモリセルから多値論理データを読み
出し、２値論理データに変換して出力する多値論理読出
手段と、多値論理書込手段又は多値論理読出手段の動作
時に、印加された多値論理アドレスをデコードしてアド
レス信号をメモリセルアレイに出力してメモリセルを指
定する手段とを備えたので、多値論理を記憶するメモリ
セルにデータを圧縮して記憶させることにより、メモリ
セル数を増加させることなくデータ記憶装置の記憶容量
の増大を図ることができる。また、多値論理アドレスを
デコードするので、このための回路素子を減少させるこ
とができ、その結果データ記憶装置のサイズも減縮でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の構成
を示すブロック図である。

【図２】図１に示す実施例に於けるメモリセルアレイの
内部構成を示すブロック図である。

【図３】図１に示す実施例に於ける２値−４値データ変
換器のロジック回路図である。

【図４】図１に示す実施例に於ける４値−２値データ変
換器のロジック回路図である。

【図５】他の２値−４値データ変換器のロジック回路図
である。

【図６】他の４値−２値データ変換器のロジック回路図
である。

【図７】図５の２値−４値データ変換器の動作を示すタ
イムチャートである。

【図８】図６の４値−２値データ変換器の動作を示すタ
イムチャートである。

【図９】本発明の他の実施例に於ける２値−３値データ
変換器のロジック回路図である。

【図１０】他の実施例に於ける３値−２値データ変換器
のロジック回路図である。

【図１１】本発明の他の実施例である半導体記憶装置の
構成を示すブロック図である。

【図１２】図１１に示す実施例に於ける２値−４値アド
レス変換器のロジック回路図である。

【図１３】図１１に示す実施例に於けるアドレス信号の
タイムチャート図である。

【符号の説明】

２ａメモリセル２４値メモリセルアレイ４２値４値双方向データ変換器３１ロジック変換回路３２４値メモリセルアレイ３３等値回路３４デコーダ

Claims

【特許請求の範囲】

【請求項１】多値論理を記憶する多数のメモリセルを
有するメモリセルアレイと、２値論理データを多値論理
データに変換して該メモリセルアレイ上の指定されたメ
モリセルに記憶させる多値論理書込手段と、前記メモリ
セルアレイ上の指定されたメモリセルから多値論理デー
タを読み出し、２値論理データに変換して出力する多値
論理読出手段と、前記多値論理書込手段又は前記多値論
理読出手段の動作時、印加された多値論理アドレスをデ
コードしてアドレス信号を前記メモリセルアレイに出力
してメモリセルを指定する手段とを備えたことを特徴と
するデータ記憶装置。