JPH05175464A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JPH05175464A JPH05175464A JP3343594A JP34359491A JPH05175464A JP H05175464 A JPH05175464 A JP H05175464A JP 3343594 A JP3343594 A JP 3343594A JP 34359491 A JP34359491 A JP 34359491A JP H05175464 A JPH05175464 A JP H05175464A
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Abstract
(57)【要約】
【構成】 複数の拡散領域が形成された半導体基板と、
前記半導体基板上に積層された第１の配線層により形成
されたゲート電極とで形成された第１及び第２の２対の
電界効果トランジスタと、前記２対の電界効果トランジ
スタの上方に、少なくとも第２の配線層および第３の配
線層とが積層されて形成された１対の薄膜トランジスタ
とからなるメモリセルであって、前記第２の配線層によ
って、１対のビット線と前記第１の１対の電界効果トラ
ンジスタの一方の拡散領域がそれぞれ接続され、第１の
１対の電界効果トランジスタの他方の拡散領域と前記第
２の１対の電界効果トランジスタの前記ゲート電極とが
それぞれ接続され、さらに前記第２の配線層により形成
されたグランドラインが前記第２の１対の電界効果トラ
ンジスタの拡散領域に接続されている半導体メモリ素
子。 【効果】 メモリセル面積の縮小化が実現する。
前記半導体基板上に積層された第１の配線層により形成
されたゲート電極とで形成された第１及び第２の２対の
電界効果トランジスタと、前記２対の電界効果トランジ
スタの上方に、少なくとも第２の配線層および第３の配
線層とが積層されて形成された１対の薄膜トランジスタ
とからなるメモリセルであって、前記第２の配線層によ
って、１対のビット線と前記第１の１対の電界効果トラ
ンジスタの一方の拡散領域がそれぞれ接続され、第１の
１対の電界効果トランジスタの他方の拡散領域と前記第
２の１対の電界効果トランジスタの前記ゲート電極とが
それぞれ接続され、さらに前記第２の配線層により形成
されたグランドラインが前記第２の１対の電界効果トラ
ンジスタの拡散領域に接続されている半導体メモリ素
子。 【効果】 メモリセル面積の縮小化が実現する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ素子に関
し、より詳細には大容量スタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）に関する。
し、より詳細には大容量スタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】従来より、ＳＲＡＭメモリセルにおいて
は、金属配線以外に多結晶シリコンやポリサイドによっ
て構成される２層から４層の配線層を含むメモリセルが
利用されている。例えば、第１層はバルクトランジスタ
のゲート電極に利用され、抵抗負荷型のＳＲＡＭの場合
には、抵抗素子として他の１層が利用されている。ま
た、薄膜トランジスタ負荷型のＳＲＡＭの場合には、薄
膜トランジスタのチャネル層として他の１層が利用され
ている。そして、上記２層以外の配線層は主にメモリセ
ルの微細化のために、電源線、局所配線等に利用されて
いる。また、メモリセルに電源電圧を供給する配線とし
ては抵抗素子層や薄膜トランジスタのチャネル層が利用
されている。
は、金属配線以外に多結晶シリコンやポリサイドによっ
て構成される２層から４層の配線層を含むメモリセルが
利用されている。例えば、第１層はバルクトランジスタ
のゲート電極に利用され、抵抗負荷型のＳＲＡＭの場合
には、抵抗素子として他の１層が利用されている。ま
た、薄膜トランジスタ負荷型のＳＲＡＭの場合には、薄
膜トランジスタのチャネル層として他の１層が利用され
ている。そして、上記２層以外の配線層は主にメモリセ
ルの微細化のために、電源線、局所配線等に利用されて
いる。また、メモリセルに電源電圧を供給する配線とし
ては抵抗素子層や薄膜トランジスタのチャネル層が利用
されている。
【０００３】一般的な薄膜トランジスタ負荷型のＳＲＡ
Ｍの構造を、図２に示した作製工程図に基づいて簡単に
説明する。素子分離領域（３２）を形成することによ
り、活性領域（３３）が確保されたシリコン基板（３
１）に、ゲート酸化膜としてＳｉＯ2 膜（図示せず）が
形成されている。そして活性領域（３３）と後工程で形
成される第１の配線層とを接続するために一部のＳｉＯ
2 膜にコンタクトホール（３４）が形成されている。そ
の上に、第１の配線層であるゲート電極（３５ａ）、
（３６ａ）が形成されてトランスファーゲートトランジ
スタ（３５）とプルダウントランジスタ（３６）とが形
成され（図２（ａ））、さらに、メモリセル全面に絶縁
膜が積層される。
Ｍの構造を、図２に示した作製工程図に基づいて簡単に
説明する。素子分離領域（３２）を形成することによ
り、活性領域（３３）が確保されたシリコン基板（３
１）に、ゲート酸化膜としてＳｉＯ2 膜（図示せず）が
形成されている。そして活性領域（３３）と後工程で形
成される第１の配線層とを接続するために一部のＳｉＯ
2 膜にコンタクトホール（３４）が形成されている。そ
の上に、第１の配線層であるゲート電極（３５ａ）、
（３６ａ）が形成されてトランスファーゲートトランジ
スタ（３５）とプルダウントランジスタ（３６）とが形
成され（図２（ａ））、さらに、メモリセル全面に絶縁
膜が積層される。
【０００４】そして、活性領域（３３）上の一部の絶縁
膜に、活性領域（３３）と後工程で形成される第２の配
線層とを接続するためのコンタクトホール（３７）が形
成される（図２（ｂ））。次いで、これらメモリセル上
に第２の配線層が積層されて、トランスファーゲートト
ランジスタ（３５）とビットライン（図示せず）とのコ
ンタクトパッド（３８）と、プルダウントランジスタ
（３６）と接続されたグランドライン（３９）とが形成
され、さらにメモリセル全面に絶縁膜が積層される。そ
して、プルダウントランジスタ（３６）のゲート電極
（３６ａ）と後工程で形成される第３の配線層とを接続
するためのコンタクトホール（４０）が形成される（図
２（ｃ））。
膜に、活性領域（３３）と後工程で形成される第２の配
線層とを接続するためのコンタクトホール（３７）が形
成される（図２（ｂ））。次いで、これらメモリセル上
に第２の配線層が積層されて、トランスファーゲートト
ランジスタ（３５）とビットライン（図示せず）とのコ
ンタクトパッド（３８）と、プルダウントランジスタ
（３６）と接続されたグランドライン（３９）とが形成
され、さらにメモリセル全面に絶縁膜が積層される。そ
して、プルダウントランジスタ（３６）のゲート電極
（３６ａ）と後工程で形成される第３の配線層とを接続
するためのコンタクトホール（４０）が形成される（図
２（ｃ））。
【０００５】さらに、これらゲート電極（３５ａ）、
（３６ａ）、コンタクトパッド（３８）及びグランドラ
イン（３９）上に第３の配線層が積層されて、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）が形成され
る。これにより、薄膜トランジスタ（４１）のゲート電
極（４１ａ）はプルダウントランジスタ（３６）のゲー
ト電極（３６ａ）と接続されることとなる。次いで、メ
モリセル全面に絶縁膜が積層される。そして、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）と後工程で形
成される第４の配線層とを接続するためのコンタクトホ
ール（４２）が形成される（図２（ｄ））。
（３６ａ）、コンタクトパッド（３８）及びグランドラ
イン（３９）上に第３の配線層が積層されて、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）が形成され
る。これにより、薄膜トランジスタ（４１）のゲート電
極（４１ａ）はプルダウントランジスタ（３６）のゲー
ト電極（３６ａ）と接続されることとなる。次いで、メ
モリセル全面に絶縁膜が積層される。そして、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）と後工程で形
成される第４の配線層とを接続するためのコンタクトホ
ール（４２）が形成される（図２（ｄ））。
【０００６】そしてさらに、これら薄膜トランジスタ
（４１）のゲート電極（４１ａ）上に第４の配線層が積
層されて、電源線と電源線から延設された薄膜トランジ
スタ（４１）の拡散領域（４３）とが形成される。これ
により、負荷素子である薄膜トランジスタ（４１）が形
成され（図２（ｅ））、ＳＲＡＭのメモリセルが形成さ
れる。
（４１）のゲート電極（４１ａ）上に第４の配線層が積
層されて、電源線と電源線から延設された薄膜トランジ
スタ（４１）の拡散領域（４３）とが形成される。これ
により、負荷素子である薄膜トランジスタ（４１）が形
成され（図２（ｅ））、ＳＲＡＭのメモリセルが形成さ
れる。
【０００７】
【発明が解決しようとする課題】上記した半導体メモリ
素子においては、メモリセルの縮小化を図るため、特
に、ビット線コンタクトのワード線への重ね合わせマー
ジン、１対のトランスファーゲートトランジスタの一方
の拡散領域と１対のプルダウントランジスタのゲート電
極との直接コンタクト部分での、素子分離、コンタクト
ホールの形成、第１の配線層の重ね合わせマージン等の
縮小が必要であるという課題があった。
素子においては、メモリセルの縮小化を図るため、特
に、ビット線コンタクトのワード線への重ね合わせマー
ジン、１対のトランスファーゲートトランジスタの一方
の拡散領域と１対のプルダウントランジスタのゲート電
極との直接コンタクト部分での、素子分離、コンタクト
ホールの形成、第１の配線層の重ね合わせマージン等の
縮小が必要であるという課題があった。
【０００８】また、各メモリセルへ接続されるグランド
ラインの低抵抗化はセル動作の安定化に重要であるの
で、グランドラインの低抵抗化のために、プルダウント
ランジスタの拡散領域をチタンシリサイド化する方法、
メタル配線を接続する方法、ポリサイド配線を接続する
方法等が提案されている。しかし、メタル配線及びチタ
ンシリサイドの利用は低抵抗化という点では有利である
が、後工程の困難度が増大するという問題があり、ポリ
サイドの利用は効果的であるが、面積的な利用効率が低
くなるという問題があった。そこで、セル動作の安定化
のためにグランドラインの低抵抗化を図りながら、面積
的な利用効率の増大を図らなければならないという課題
があった。
ラインの低抵抗化はセル動作の安定化に重要であるの
で、グランドラインの低抵抗化のために、プルダウント
ランジスタの拡散領域をチタンシリサイド化する方法、
メタル配線を接続する方法、ポリサイド配線を接続する
方法等が提案されている。しかし、メタル配線及びチタ
ンシリサイドの利用は低抵抗化という点では有利である
が、後工程の困難度が増大するという問題があり、ポリ
サイドの利用は効果的であるが、面積的な利用効率が低
くなるという問題があった。そこで、セル動作の安定化
のためにグランドラインの低抵抗化を図りながら、面積
的な利用効率の増大を図らなければならないという課題
があった。
【０００９】本発明はこのような課題を鑑みなされたも
のであり、セル動作の安定化を確保しながらメモリセル
面積を縮小することができる半導体メモリ素子を提供す
ることを目的としている。
のであり、セル動作の安定化を確保しながらメモリセル
面積を縮小することができる半導体メモリ素子を提供す
ることを目的としている。
【００１０】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、複数の拡散領域が形成された
半導体基板と、前記半導体基板上に積層された第１の配
線層により形成されたゲート電極とで形成された第１及
び第２の２対の電界効果トランジスタと、前記２対の電
界効果トランジスタの上方に、少なくとも第２の配線層
および第３の配線層とが積層されて形成された１対の薄
膜トランジスタ、あるいは１対の抵抗素子とからなるメ
モリセルであって、前記第２の配線層によって、１対の
ビット線と前記第１の１対の電界効果トランジスタの一
方の拡散領域がそれぞれ接続され、第１の１対の電界効
果トランジスタの他方の拡散領域と前記第２の１対の電
界効果トランジスタの前記ゲート電極とがそれぞれ接続
され、さらに前記第２の配線層により形成されたグラン
トラインが前記第２の１対の電界効果トランジスタの拡
散領域に接続されている半導体メモリ素子が提供され
る。
るために本発明によれば、複数の拡散領域が形成された
半導体基板と、前記半導体基板上に積層された第１の配
線層により形成されたゲート電極とで形成された第１及
び第２の２対の電界効果トランジスタと、前記２対の電
界効果トランジスタの上方に、少なくとも第２の配線層
および第３の配線層とが積層されて形成された１対の薄
膜トランジスタ、あるいは１対の抵抗素子とからなるメ
モリセルであって、前記第２の配線層によって、１対の
ビット線と前記第１の１対の電界効果トランジスタの一
方の拡散領域がそれぞれ接続され、第１の１対の電界効
果トランジスタの他方の拡散領域と前記第２の１対の電
界効果トランジスタの前記ゲート電極とがそれぞれ接続
され、さらに前記第２の配線層により形成されたグラン
トラインが前記第２の１対の電界効果トランジスタの拡
散領域に接続されている半導体メモリ素子が提供され
る。
【００１１】本発明における半導体メモリ素子は、２対
の電界効果トランジスタと１対の負荷素子によって形成
されており、２対の電界効果トランジスタの１対はメモ
リセルへの信号の書き込み及び読み出しを制御するトラ
ンスファーゲートトランジスタとして配設され、もう１
対は信号を蓄積するプルダウントランジスタとして配設
される。また、１対の負荷素子として薄膜トランジス
タ、あるいは抵抗素子が配設されている。さらに、プル
ダウントランジスタにはグランドラインを介して一定電
位が供給される。
の電界効果トランジスタと１対の負荷素子によって形成
されており、２対の電界効果トランジスタの１対はメモ
リセルへの信号の書き込み及び読み出しを制御するトラ
ンスファーゲートトランジスタとして配設され、もう１
対は信号を蓄積するプルダウントランジスタとして配設
される。また、１対の負荷素子として薄膜トランジス
タ、あるいは抵抗素子が配設されている。さらに、プル
ダウントランジスタにはグランドラインを介して一定電
位が供給される。
【００１２】また、第２の配線層による、トランスファ
ーゲートトランジスタの拡散領域とプルダウントランジ
スタのゲート電極との接続部上に、薄膜トランジスタの
チャネル部が配設され、該第２の配線層を薄膜トランジ
スタのゲート電極として用いることが好ましい。本発明
において、第１の配線層、第２の配線層は多結晶シリコ
ン、タングステンシリサイド、あるいは他のシリサイド
等の単層であってもよいし、タングステンポリサイド、
あるいは他のポリサイドであってもよい。また、第３の
配線層は多結晶シリコンであることが好ましく、非晶質
シリコンを堆積したのち熱処理により結晶化した多結晶
シリコンを用いてもよい。この際の第１の配線層、第２
の配線層及び第３の配線層はそれぞれ１０００〜２００
０Å、１０００〜２０００Å、１０００〜２０００Å程
度、公知の方法により堆積させるのが好ましい。
ーゲートトランジスタの拡散領域とプルダウントランジ
スタのゲート電極との接続部上に、薄膜トランジスタの
チャネル部が配設され、該第２の配線層を薄膜トランジ
スタのゲート電極として用いることが好ましい。本発明
において、第１の配線層、第２の配線層は多結晶シリコ
ン、タングステンシリサイド、あるいは他のシリサイド
等の単層であってもよいし、タングステンポリサイド、
あるいは他のポリサイドであってもよい。また、第３の
配線層は多結晶シリコンであることが好ましく、非晶質
シリコンを堆積したのち熱処理により結晶化した多結晶
シリコンを用いてもよい。この際の第１の配線層、第２
の配線層及び第３の配線層はそれぞれ１０００〜２００
０Å、１０００〜２０００Å、１０００〜２０００Å程
度、公知の方法により堆積させるのが好ましい。
【００１３】また、第１の配線層と第２の配線層との間
に積層する層間絶縁膜はＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ等
を用い、その膜厚は１５００〜２０００Åが好ましい。
さらに、第２の配線層と第１および第２の２対の電界効
果トランジスタの拡散層とのコンタクトホールを形成す
るために層間絶縁膜をフォトリソグラフィ工程によって
エッチング除去する際、これらコンタクトホールは第１
の配線層パターンからの距離が短いため、サイドウォー
ルを利用した自己整合的開口が望ましい。
に積層する層間絶縁膜はＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ等
を用い、その膜厚は１５００〜２０００Åが好ましい。
さらに、第２の配線層と第１および第２の２対の電界効
果トランジスタの拡散層とのコンタクトホールを形成す
るために層間絶縁膜をフォトリソグラフィ工程によって
エッチング除去する際、これらコンタクトホールは第１
の配線層パターンからの距離が短いため、サイドウォー
ルを利用した自己整合的開口が望ましい。
【００１４】さらに、第１の配線層により形成されるゲ
ート電極上の層間絶縁膜をフォトリソグラフィ工程によ
ってエッチングし、コンタクトホールを開口する工程
は、その前工程である第２の配線層と第１および第２の
２対の電界効果トランジスタの拡散層とのコンタクトホ
ールの形成の前に行ってもよく、あるいはあらかじめゲ
ート電極上のコンタクトホールを開口する層間絶縁膜
を、コンタクトホールよりやや広い領域でエッチングし
た後、第２の配線層と拡散領域とのコンタクトホール形
成と同時にエッチング除去してもよい。
ート電極上の層間絶縁膜をフォトリソグラフィ工程によ
ってエッチングし、コンタクトホールを開口する工程
は、その前工程である第２の配線層と第１および第２の
２対の電界効果トランジスタの拡散層とのコンタクトホ
ールの形成の前に行ってもよく、あるいはあらかじめゲ
ート電極上のコンタクトホールを開口する層間絶縁膜
を、コンタクトホールよりやや広い領域でエッチングし
た後、第２の配線層と拡散領域とのコンタクトホール形
成と同時にエッチング除去してもよい。
【００１５】本発明においては、第２の配線層によって
形成された局所電極が薄膜トランジスタのゲート電極と
して用いられ、局所電極上が薄膜トランジスタのチャネ
ル領域が配置されることが好ましいが、新たに第３の配
線層と第４の配線層とを形成して、薄膜トランジスタを
構成することもできる。あるいは第２の配線層と第４の
配線層の両方を薄膜トランジスタのゲート電極とする、
いわゆるダブルゲート構造にしてもよい。なお、第２の
配線層の一部である局所配線を薄膜トランジスタのゲー
ト電極とする場合には、この第２の配線層であるゲート
電極とその上に積層される第３の配線層との間の絶縁膜
の膜厚を精度よく制御する必要があり、その膜厚は２０
０〜５００Åが好ましい。
形成された局所電極が薄膜トランジスタのゲート電極と
して用いられ、局所電極上が薄膜トランジスタのチャネ
ル領域が配置されることが好ましいが、新たに第３の配
線層と第４の配線層とを形成して、薄膜トランジスタを
構成することもできる。あるいは第２の配線層と第４の
配線層の両方を薄膜トランジスタのゲート電極とする、
いわゆるダブルゲート構造にしてもよい。なお、第２の
配線層の一部である局所配線を薄膜トランジスタのゲー
ト電極とする場合には、この第２の配線層であるゲート
電極とその上に積層される第３の配線層との間の絶縁膜
の膜厚を精度よく制御する必要があり、その膜厚は２０
０〜５００Åが好ましい。
【００１６】
【作用】上記した構成によれば、第２の配線層によっ
て、第１の１対の電界効果トランジスタの拡散領域と第
２の１対の電界効果トランジスタのゲート電極とがそれ
ぞれ接続されるので、前記第１の１対の電界効果トラン
ジスタの拡散領域上に十分、前記第２の１対の電界効果
トランジスタの前記ゲート電極を重ねる必要がないの
で、ワード線（第１の１対の電界効果トランジスタのゲ
ート電極）と第２の電界効果トランジスタのゲート電極
との距離が縮小され、メモリセル面積の縮小化が図られ
る。
て、第１の１対の電界効果トランジスタの拡散領域と第
２の１対の電界効果トランジスタのゲート電極とがそれ
ぞれ接続されるので、前記第１の１対の電界効果トラン
ジスタの拡散領域上に十分、前記第２の１対の電界効果
トランジスタの前記ゲート電極を重ねる必要がないの
で、ワード線（第１の１対の電界効果トランジスタのゲ
ート電極）と第２の電界効果トランジスタのゲート電極
との距離が縮小され、メモリセル面積の縮小化が図られ
る。
【００１７】また、第２の配線層により、ビット線接続
部パッド、トランスファーゲートトランジスタの拡散層
とプルダウントランジスタのゲート電極の局所配線、及
びグランドラインを形成してメモリセルが構成されるこ
とにより、メモリセルの微細化が図られるとともに、第
２の配線層がメモリセルの略全面に敷きつめられること
となり、メモリセルの表面の平坦化が図られる。
部パッド、トランスファーゲートトランジスタの拡散層
とプルダウントランジスタのゲート電極の局所配線、及
びグランドラインを形成してメモリセルが構成されるこ
とにより、メモリセルの微細化が図られるとともに、第
２の配線層がメモリセルの略全面に敷きつめられること
となり、メモリセルの表面の平坦化が図られる。
【００１８】
【実施例】本発明に係るＳＲＡＭの実施例を説明する。
なお、本発明は便宜上、ｎチャネルトランジスタについ
て説明しているが、ｐチャネルトランジスタについても
本質的には同様であり、本発明もまたそれらに及ぶもの
である。本実施例におけるＳＲＡＭの構造を図１に示し
た作製工程図に基づいて説明する。
なお、本発明は便宜上、ｎチャネルトランジスタについ
て説明しているが、ｐチャネルトランジスタについても
本質的には同様であり、本発明もまたそれらに及ぶもの
である。本実施例におけるＳＲＡＭの構造を図１に示し
た作製工程図に基づいて説明する。
【００１９】まず、Ｐ型シリコン基板（１）上に素子分
離領域（２）を形成することによって、活性領域（３）
を確保し、その活性領域（３）にゲート酸化膜として約
１００ÅのＳｉＯ2 膜（図示せず）を形成する（図１
（ａ））。次いで、公知のフォトリソグラフィ工程によ
って、領域（４）上のＳｉＯ2 膜をエッチング除去する
（図１（ｂ））。この際、マスクする部分のＳｉＯ2 膜
上に直接レジストを塗布してもよいし、薄い多結晶シリ
コン膜を堆積してＳｉＯ2 膜を保護した後、レジストを
塗布してもよい。
離領域（２）を形成することによって、活性領域（３）
を確保し、その活性領域（３）にゲート酸化膜として約
１００ÅのＳｉＯ2 膜（図示せず）を形成する（図１
（ａ））。次いで、公知のフォトリソグラフィ工程によ
って、領域（４）上のＳｉＯ2 膜をエッチング除去する
（図１（ｂ））。この際、マスクする部分のＳｉＯ2 膜
上に直接レジストを塗布してもよいし、薄い多結晶シリ
コン膜を堆積してＳｉＯ2 膜を保護した後、レジストを
塗布してもよい。
【００２０】その後、洗浄工程を経て、シリコン基板
（１）上に多結晶シリコンを約１０００Å、次いでタン
グステンシリサイド膜を約１０００Å堆積することによ
って、第１の配線層となるタングステンポリサイドを積
層する。そしてこのタングステンポリサイド上にさらに
ＳｉＯ2 膜（図示せず）を約１５００Å堆積した後、こ
れらの多層膜をフォトリソグラフィ工程によりパターニ
ングしてゲート電極（５ａ）、（６ａ）に形成する（図
１（ｃ））。ここで、ゲート電極（５ａ）は複数のセル
の共通配線となるワード線となるとともに、単位セルを
構成する第１の電界効果トランジスタである２つのトラ
ンスファーゲートトランジスタ（５）（バルクＮＭＯＳ
トランジスタ）のゲート電極（５ａ）となる。また、ゲ
ート電極（６ａ）は単位セルを構成する第２の電界効果
トランジスタである２つのプルダウントランジスタ
（６）（バルクＮＭＯＳトランジスタ）のゲート電極
（６ａ）となる。この際、先の工程でＳｉＯ2 膜を除去
した領域（４）において、プルダウントランジスタ
（６）のゲート電極（６ａ）が、後工程で形成するシリ
コン基板（１）上の拡散領域と直接接続されることとな
る。
（１）上に多結晶シリコンを約１０００Å、次いでタン
グステンシリサイド膜を約１０００Å堆積することによ
って、第１の配線層となるタングステンポリサイドを積
層する。そしてこのタングステンポリサイド上にさらに
ＳｉＯ2 膜（図示せず）を約１５００Å堆積した後、こ
れらの多層膜をフォトリソグラフィ工程によりパターニ
ングしてゲート電極（５ａ）、（６ａ）に形成する（図
１（ｃ））。ここで、ゲート電極（５ａ）は複数のセル
の共通配線となるワード線となるとともに、単位セルを
構成する第１の電界効果トランジスタである２つのトラ
ンスファーゲートトランジスタ（５）（バルクＮＭＯＳ
トランジスタ）のゲート電極（５ａ）となる。また、ゲ
ート電極（６ａ）は単位セルを構成する第２の電界効果
トランジスタである２つのプルダウントランジスタ
（６）（バルクＮＭＯＳトランジスタ）のゲート電極
（６ａ）となる。この際、先の工程でＳｉＯ2 膜を除去
した領域（４）において、プルダウントランジスタ
（６）のゲート電極（６ａ）が、後工程で形成するシリ
コン基板（１）上の拡散領域と直接接続されることとな
る。
【００２１】そして、これらゲート電極（５ａ）、（６
ａ）をマスクとして、拡散領域となる部分にＮ- イオ
ン、例えばＡｓ等を注入し、各ゲート電極（５ａ）、
（６ａ）にＳｉＯ2 膜によるサイドウォールを形成した
のち、さらにＮ+ イオン、例えば砒素イオンを５．０×
１０15ｉｏｎｓ／ｃｍ-2程度注入し、ゲート電極（５
ａ）、（６ａ）に覆われていない活性領域（３）に拡散
領域（８）、（９）、（１０）を形成する。
ａ）をマスクとして、拡散領域となる部分にＮ- イオ
ン、例えばＡｓ等を注入し、各ゲート電極（５ａ）、
（６ａ）にＳｉＯ2 膜によるサイドウォールを形成した
のち、さらにＮ+ イオン、例えば砒素イオンを５．０×
１０15ｉｏｎｓ／ｃｍ-2程度注入し、ゲート電極（５
ａ）、（６ａ）に覆われていない活性領域（３）に拡散
領域（８）、（９）、（１０）を形成する。
【００２２】次いで、セル全面に層間絶縁膜としてＳｉ
Ｏ2 膜（図示せず）を堆積した後、後工程で堆積する第
２の配線層をシリコン基板（１）の拡散領域（８）、
（９）、（１０）と接続させるために、フォトリソグラ
フィ工程によってコンタクトホール（８ａ）、（９
ａ）、（１０ａ）を形成する（図１（ｄ））。さらに、
ゲート電極（６ａ）上のＳｉＯ2 膜をフォトリソグラフ
ィ工程によってエッチングし、コンタクトホール（１
１）を開口する（図１（ｅ））。
Ｏ2 膜（図示せず）を堆積した後、後工程で堆積する第
２の配線層をシリコン基板（１）の拡散領域（８）、
（９）、（１０）と接続させるために、フォトリソグラ
フィ工程によってコンタクトホール（８ａ）、（９
ａ）、（１０ａ）を形成する（図１（ｄ））。さらに、
ゲート電極（６ａ）上のＳｉＯ2 膜をフォトリソグラフ
ィ工程によってエッチングし、コンタクトホール（１
１）を開口する（図１（ｅ））。
【００２３】そして、セル全面に第２の配線層及びＳｉ
Ｏ2 膜（図示せず）を堆積し、フォトリソグラフィ工程
によって第２の配線層を加工して、トランスファーゲー
トトランジスタ（５）の一方の拡散領域（８）とビット
線（図示せず）との接続部パッド（１５）、トランスフ
ァーゲートトランジスタ（５）の他方の拡散領域（９）
とプルダウントランジスタ（６）のゲート電極（６ａ）
とを接続する局所配線（１６）、及びプルダウントラン
ジスタ（６）の拡散領域（１０）に接続されるグランド
ライン（１７）を形成する（図１（ｆ））。この際のフ
ォトリソグラフィ工程において、マスクする部分の第２
の配線層上に直接レジストを塗布してもよいし、酸化膜
を堆積して第２の配線層を保護した後、レジストを塗布
してもよい。また、酸化膜を堆積して第２の配線層を保
護する場合、レジストパターンを元に酸化膜を加工し、
その酸化膜パターンをマスクとして第２の配線層を加工
してもよい。
Ｏ2 膜（図示せず）を堆積し、フォトリソグラフィ工程
によって第２の配線層を加工して、トランスファーゲー
トトランジスタ（５）の一方の拡散領域（８）とビット
線（図示せず）との接続部パッド（１５）、トランスフ
ァーゲートトランジスタ（５）の他方の拡散領域（９）
とプルダウントランジスタ（６）のゲート電極（６ａ）
とを接続する局所配線（１６）、及びプルダウントラン
ジスタ（６）の拡散領域（１０）に接続されるグランド
ライン（１７）を形成する（図１（ｆ））。この際のフ
ォトリソグラフィ工程において、マスクする部分の第２
の配線層上に直接レジストを塗布してもよいし、酸化膜
を堆積して第２の配線層を保護した後、レジストを塗布
してもよい。また、酸化膜を堆積して第２の配線層を保
護する場合、レジストパターンを元に酸化膜を加工し、
その酸化膜パターンをマスクとして第２の配線層を加工
してもよい。
【００２４】接続部パッド（１５）、局所配線（１
６）、及びグランドライン（１７）を形成した後、公知
技術によってセル表面の平坦化を行い、一旦局所配線
（１６）の上部を露出した後、ゲート酸化膜としてＣＶ
Ｄ法により５００Å程度の一定膜厚のＳｉＯ2 膜（図示
せず）を堆積する。そして、局所配線（１６）に後工程
で堆積する第３の配線層を接続させるために、一定膜厚
のＳｉＯ2 膜にコンタクトホール（１８）を開口した
後、セル上に第３の配線層である５００Å程度の多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ工
程により、多結晶シリコン膜を電源線（１９）と電源線
（１９）から延設された薄膜トランジスタ（２１）の活
性領域（２０）に加工する（図１（ｇ））。これによ
り、局所配線（１６）がゲート電極となり、局所配線
（１６）と活性領域（２０）との交わった領域がチャネ
ル部（２５）となる薄膜トランジスタ（２１）が形成さ
れる。次いで、チャネル部（２５）に、例えばリンを注
入し、活性領域（２０）全面に低濃度、例えば１．０×
１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注
入する。そしてさらに、薄膜トランジスタ（２１）の拡
散領域となる部分に高濃度、例えば １．０×１０14ｉ
ｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注入して、
負荷素子である薄膜トランジスタ（２１）を形成するこ
とにより、ＳＲＡＭのメモリセルが形成される。
６）、及びグランドライン（１７）を形成した後、公知
技術によってセル表面の平坦化を行い、一旦局所配線
（１６）の上部を露出した後、ゲート酸化膜としてＣＶ
Ｄ法により５００Å程度の一定膜厚のＳｉＯ2 膜（図示
せず）を堆積する。そして、局所配線（１６）に後工程
で堆積する第３の配線層を接続させるために、一定膜厚
のＳｉＯ2 膜にコンタクトホール（１８）を開口した
後、セル上に第３の配線層である５００Å程度の多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ工
程により、多結晶シリコン膜を電源線（１９）と電源線
（１９）から延設された薄膜トランジスタ（２１）の活
性領域（２０）に加工する（図１（ｇ））。これによ
り、局所配線（１６）がゲート電極となり、局所配線
（１６）と活性領域（２０）との交わった領域がチャネ
ル部（２５）となる薄膜トランジスタ（２１）が形成さ
れる。次いで、チャネル部（２５）に、例えばリンを注
入し、活性領域（２０）全面に低濃度、例えば１．０×
１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注
入する。そしてさらに、薄膜トランジスタ（２１）の拡
散領域となる部分に高濃度、例えば １．０×１０14ｉ
ｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注入して、
負荷素子である薄膜トランジスタ（２１）を形成するこ
とにより、ＳＲＡＭのメモリセルが形成される。
【００２５】さらに、別の実施例として、負荷素子とし
て抵抗素子が形成されたＳＲＡＭの実施例を説明する。
本実施例において、上記の実施例と異なる点は負荷素子
として抵抗素子が形成ている点であるので、抵抗素子の
みを作製工程図に基づいて説明する。上記の実施例と同
様に、第２の配線層により接続部パッド（１５）、局所
配線（１６）、及びグランドライン（１７）を形成した
後、公知技術によってセル表面の平坦化し、層間絶縁膜
としてＣＶＤ法により１０００Å程度のＳｉＯ2 膜（図
示せず）を堆積する。そして、局所配線（１６）に後工
程で堆積する第３の配線層を接続させるために、ＳｉＯ
2 膜にコンタクトホール（２３）を開口した後、セル上
に第３の配線層である５００Å程度の多結晶シリコン膜
を積層する。その後、フォトリソグラフィ工程により、
多結晶シリコン膜を電源線（２４）と電源線（２４）か
ら延設された抵抗素子（２２）に加工する（図１
（ｈ））。次いで、抵抗素子となる領域に、例えば１．
０×１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオ
ン注入する。そしてさらに、電源線（２４）に、例えば
１．０×１０15ｉｏｎｓ／ｃｍ2 程度の濃度の砒素をイ
オン注入して、負荷素子である抵抗素子（２２）を形成
することによって、ＳＲＡＭのメモリセルが形成され
る。
て抵抗素子が形成されたＳＲＡＭの実施例を説明する。
本実施例において、上記の実施例と異なる点は負荷素子
として抵抗素子が形成ている点であるので、抵抗素子の
みを作製工程図に基づいて説明する。上記の実施例と同
様に、第２の配線層により接続部パッド（１５）、局所
配線（１６）、及びグランドライン（１７）を形成した
後、公知技術によってセル表面の平坦化し、層間絶縁膜
としてＣＶＤ法により１０００Å程度のＳｉＯ2 膜（図
示せず）を堆積する。そして、局所配線（１６）に後工
程で堆積する第３の配線層を接続させるために、ＳｉＯ
2 膜にコンタクトホール（２３）を開口した後、セル上
に第３の配線層である５００Å程度の多結晶シリコン膜
を積層する。その後、フォトリソグラフィ工程により、
多結晶シリコン膜を電源線（２４）と電源線（２４）か
ら延設された抵抗素子（２２）に加工する（図１
（ｈ））。次いで、抵抗素子となる領域に、例えば１．
０×１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオ
ン注入する。そしてさらに、電源線（２４）に、例えば
１．０×１０15ｉｏｎｓ／ｃｍ2 程度の濃度の砒素をイ
オン注入して、負荷素子である抵抗素子（２２）を形成
することによって、ＳＲＡＭのメモリセルが形成され
る。
【００２６】
【発明の効果】本発明に係る半導体メモリ素子によれ
ば、第２の配線層によって、第１の１対の電界効果トラ
ンジスタの拡散領域と第２の１対の電界効果トランジス
タのゲート電極とがそれぞれ接続されるので、前記第１
の１対の電界効果トランジスタの拡散領域上に十分、前
記第２の１対の電界効果トランジスタの前記ゲート電極
を重ねる必要がなくなり、ワード線（第１の１対の電界
効果トランジスタのゲート電極）と第２の電界効果トラ
ンジスタのゲート電極との距離を縮小することができ、
メモリセル面積の縮小化が実現する。
ば、第２の配線層によって、第１の１対の電界効果トラ
ンジスタの拡散領域と第２の１対の電界効果トランジス
タのゲート電極とがそれぞれ接続されるので、前記第１
の１対の電界効果トランジスタの拡散領域上に十分、前
記第２の１対の電界効果トランジスタの前記ゲート電極
を重ねる必要がなくなり、ワード線（第１の１対の電界
効果トランジスタのゲート電極）と第２の電界効果トラ
ンジスタのゲート電極との距離を縮小することができ、
メモリセル面積の縮小化が実現する。
【００２７】また、第２の配線層により、ビット線接続
部パッド、トランスファーゲートトランジスタの拡散層
とプルダウントランジスタのゲート電極の局所配線、及
びグランドラインを形成するしてメモリセルが構成され
ることにより、メモリセルの微細化を図ることができる
とともに、第２の配線層がメモリセルの略全面に敷きつ
められることとなり、メモリセルの表面の平坦化を図る
ことができる。従って、後工程での製造過程が容易とな
り、信頼性の高いメモリセルが得られる。
部パッド、トランスファーゲートトランジスタの拡散層
とプルダウントランジスタのゲート電極の局所配線、及
びグランドラインを形成するしてメモリセルが構成され
ることにより、メモリセルの微細化を図ることができる
とともに、第２の配線層がメモリセルの略全面に敷きつ
められることとなり、メモリセルの表面の平坦化を図る
ことができる。従って、後工程での製造過程が容易とな
り、信頼性の高いメモリセルが得られる。
【００２８】従って、４メガビットや１６メガビット等
の大容量ＳＲＡＭに好適である。
の大容量ＳＲＡＭに好適である。
【図１】本発明に係る半導体メモリ素子の構造を説明す
るための製造工程を示す平面図である。
るための製造工程を示す平面図である。
【図２】本発明に係る半導体メモリ素子の構造を説明す
るための製造工程を示す平面図である。
るための製造工程を示す平面図である。
【図３】本発明に係る半導体メモリ素子の構造を説明す
るための製造工程を示す平面図である。
るための製造工程を示す平面図である。
【図４】本発明に係る半導体メモリ素子の構造を説明す
るための製造工程を示す平面図である。
るための製造工程を示す平面図である。
【図５】従来の半導体メモリ素子の構造を説明するため
の製造工程を示す平面図である。
の製造工程を示す平面図である。
【図６】従来の半導体メモリ素子の構造を説明するため
の製造工程を示す平面図である。
の製造工程を示す平面図である。
【図７】従来の半導体メモリ素子の構造を説明するため
の製造工程を示す平面図である。
の製造工程を示す平面図である。
１ シリコン基板（半導体基板） ５ トランスファーゲートトランジスタ（第１の電界効
果トランジスタ） ５ａ ゲート電極（第１の配線層） ６ プルダウントランジスタ（第２の電界効果トランジ
スタ） ６ａ ゲート電極（第１の配線層） ８、９、１０ 拡散領域 １５ 接続部パッド（第２の配線層） １６ 局所配線（第２の配線層） １７ グランドライン（第２の配線層） ２１ 薄膜トランジスタ ２２ 抵抗素子 ２５ チャネル部
果トランジスタ） ５ａ ゲート電極（第１の配線層） ６ プルダウントランジスタ（第２の電界効果トランジ
スタ） ６ａ ゲート電極（第１の配線層） ８、９、１０ 拡散領域 １５ 接続部パッド（第２の配線層） １６ 局所配線（第２の配線層） １７ グランドライン（第２の配線層） ２１ 薄膜トランジスタ ２２ 抵抗素子 ２５ チャネル部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】一般的な薄膜トランジスタ負荷型のＳＲＡ
Ｍの構造を、図５〜７に示した作製工程図に基づいて簡
単に説明する。素子分離領域（３２）を形成することに
より、活性領域（３３）が確保されたシリコン基板（３
１）に、ゲート酸化膜としてＳｉＯ2 膜（図示せず）が
形成されている。そして活性領域（３３）と後工程で形
成される第１の配線層とを接続するために一部のＳｉＯ
2 膜にコンタクトホール（３４）が形成されている。そ
の上に、第１の配線層であるゲート電極（３５ａ）、
（３６ａ）が形成されてトランスファーゲートトランジ
スタ（３５）とプルダウントランジスタ（３６）とが形
成され（図５（ａ））、さらに、メモリセル全面に絶縁
膜が積層される。
Ｍの構造を、図５〜７に示した作製工程図に基づいて簡
単に説明する。素子分離領域（３２）を形成することに
より、活性領域（３３）が確保されたシリコン基板（３
１）に、ゲート酸化膜としてＳｉＯ2 膜（図示せず）が
形成されている。そして活性領域（３３）と後工程で形
成される第１の配線層とを接続するために一部のＳｉＯ
2 膜にコンタクトホール（３４）が形成されている。そ
の上に、第１の配線層であるゲート電極（３５ａ）、
（３６ａ）が形成されてトランスファーゲートトランジ
スタ（３５）とプルダウントランジスタ（３６）とが形
成され（図５（ａ））、さらに、メモリセル全面に絶縁
膜が積層される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】そして、活性領域（３３）上の一部の絶縁
膜に、活性領域（３３）と後工程で形成される第２の配
線層とを接続するためのコンタクトホール（３７）が形
成される（図５（ｂ））。次いで、これらメモリセル上
に第２の配線層が積層されて、トランスファーゲートト
ランジスタ（３５）とビットライン（図示せず）とのコ
ンタクトパッド（３８）と、プルダウントランジスタ
（３６）と接続されたグランドライン（３９）とが形成
され、さらにメモリセル全面に絶縁膜が積層される。そ
して、プルダウントランジスタ（３６）のゲート電極
（３６ａ）と後工程で形成される第３の配線層とを接続
するためのコンタクトホール（４０）が形成される（図
６（ｃ））。
膜に、活性領域（３３）と後工程で形成される第２の配
線層とを接続するためのコンタクトホール（３７）が形
成される（図５（ｂ））。次いで、これらメモリセル上
に第２の配線層が積層されて、トランスファーゲートト
ランジスタ（３５）とビットライン（図示せず）とのコ
ンタクトパッド（３８）と、プルダウントランジスタ
（３６）と接続されたグランドライン（３９）とが形成
され、さらにメモリセル全面に絶縁膜が積層される。そ
して、プルダウントランジスタ（３６）のゲート電極
（３６ａ）と後工程で形成される第３の配線層とを接続
するためのコンタクトホール（４０）が形成される（図
６（ｃ））。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】さらに、これらゲート電極（３５ａ）、
（３６ａ）、コンタクトパッド（３８）及びグランドラ
イン（３９）上に第３の配線層が積層されて、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）が形成され
る。これにより、薄膜トランジスタ（４１）のゲート電
極（４１ａ）はプルダウントランジスタ（３６）のゲー
ト電極（３６ａ）と接続されることとなる。次いで、メ
モリセル全面に絶縁膜が積層される。そして、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）と後工程で形
成される第４の配線層とを接続するためのコンタクトホ
ール（４２）が形成される（図６（ｄ））。
（３６ａ）、コンタクトパッド（３８）及びグランドラ
イン（３９）上に第３の配線層が積層されて、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）が形成され
る。これにより、薄膜トランジスタ（４１）のゲート電
極（４１ａ）はプルダウントランジスタ（３６）のゲー
ト電極（３６ａ）と接続されることとなる。次いで、メ
モリセル全面に絶縁膜が積層される。そして、薄膜トラ
ンジスタ（４１）のゲート電極（４１ａ）と後工程で形
成される第４の配線層とを接続するためのコンタクトホ
ール（４２）が形成される（図６（ｄ））。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】そしてさらに、これら薄膜トランジスタ
（４１）のゲート電極（４１ａ）上に第４の配線層が積
層されて、電源線と電源線から延設された薄膜トランジ
スタ（４１）の拡散領域（４３）とが形成される。これ
により、負荷素子である薄膜トランジスタ（４１）が形
成され（図７（ｅ））、ＳＲＡＭのメモリセルが形成さ
れる。
（４１）のゲート電極（４１ａ）上に第４の配線層が積
層されて、電源線と電源線から延設された薄膜トランジ
スタ（４１）の拡散領域（４３）とが形成される。これ
により、負荷素子である薄膜トランジスタ（４１）が形
成され（図７（ｅ））、ＳＲＡＭのメモリセルが形成さ
れる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【実施例】本発明に係るＳＲＡＭの実施例を説明する。
なお、本発明は便宜上、ｎチャネルトランジスタについ
て説明しているが、ｐチャネルトランジスタについても
本質的には同様であり、本発明もまたそれらに及ぶもの
である。本実施例におけるＳＲＡＭの構造を図１〜４に
示した作製工程図に基づいて説明する。
なお、本発明は便宜上、ｎチャネルトランジスタについ
て説明しているが、ｐチャネルトランジスタについても
本質的には同様であり、本発明もまたそれらに及ぶもの
である。本実施例におけるＳＲＡＭの構造を図１〜４に
示した作製工程図に基づいて説明する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】その後、洗浄工程を経て、シリコン基板
（１）上に多結晶シリコンを約１０００Å、次いでタン
グステンシリサイド膜を約１０００Å堆積することによ
って、第１の配線層となるタングステンポリサイドを積
層する。そしてこのタングステンポリサイド上にさらに
ＳｉＯ2 膜（図示せず）を約１５００Å堆積した後、こ
れらの多層膜をフォトリソグラフィ工程によりパターニ
ングしてゲート電極（５ａ）、（６ａ）に形成する（図
２（ｃ））。ここで、ゲート電極（５ａ）は複数のセル
の共通配線となるワード線となるとともに、単位セルを
構成する第１の電界効果トランジスタである２つのトラ
ンスファーゲートトランジスタ（５）（バルクＮＭＯＳ
トランジスタ）のゲート電極（５ａ）となる。また、ゲ
ート電極（６ａ）は単位セルを構成する第２の電界効果
トランジスタである２つのプルダウントランジスタ
（６）（バルクＮＭＯＳトランジスタ）のゲート電極
（６ａ）となる。この際、先の工程でＳｉＯ2 膜を除去
した領域（４）において、プルダウントランジスタ
（６）のゲート電極（６ａ）が、後工程で形成するシリ
コン基板（１）上の拡散領域と直接接続されることとな
る。
（１）上に多結晶シリコンを約１０００Å、次いでタン
グステンシリサイド膜を約１０００Å堆積することによ
って、第１の配線層となるタングステンポリサイドを積
層する。そしてこのタングステンポリサイド上にさらに
ＳｉＯ2 膜（図示せず）を約１５００Å堆積した後、こ
れらの多層膜をフォトリソグラフィ工程によりパターニ
ングしてゲート電極（５ａ）、（６ａ）に形成する（図
２（ｃ））。ここで、ゲート電極（５ａ）は複数のセル
の共通配線となるワード線となるとともに、単位セルを
構成する第１の電界効果トランジスタである２つのトラ
ンスファーゲートトランジスタ（５）（バルクＮＭＯＳ
トランジスタ）のゲート電極（５ａ）となる。また、ゲ
ート電極（６ａ）は単位セルを構成する第２の電界効果
トランジスタである２つのプルダウントランジスタ
（６）（バルクＮＭＯＳトランジスタ）のゲート電極
（６ａ）となる。この際、先の工程でＳｉＯ2 膜を除去
した領域（４）において、プルダウントランジスタ
（６）のゲート電極（６ａ）が、後工程で形成するシリ
コン基板（１）上の拡散領域と直接接続されることとな
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次いで、セル全面に層間絶縁膜としてＳｉ
Ｏ2 膜（図示せず）を堆積した後、後工程で堆積する第
２の配線層をシリコン基板（１）の拡散領域（８）、
（９）、（１０）と接続させるために、フォトリソグラ
フィ工程によってコンタクトホール（８ａ）、（９
ａ）、（１０ａ）を形成する（図２（ｄ））。さらに、
ゲート電極（６ａ）上のＳｉＯ2 膜をフォトリソグラフ
ィ工程によってエッチングし、コンタクトホール（１
１）を開口する（図３（ｅ））。
Ｏ2 膜（図示せず）を堆積した後、後工程で堆積する第
２の配線層をシリコン基板（１）の拡散領域（８）、
（９）、（１０）と接続させるために、フォトリソグラ
フィ工程によってコンタクトホール（８ａ）、（９
ａ）、（１０ａ）を形成する（図２（ｄ））。さらに、
ゲート電極（６ａ）上のＳｉＯ2 膜をフォトリソグラフ
ィ工程によってエッチングし、コンタクトホール（１
１）を開口する（図３（ｅ））。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】そして、セル全面に第２の配線層及びＳｉ
Ｏ2 膜（図示せず）を堆積し、フォトリソグラフィ工程
によって第２の配線層を加工して、トランスファーゲー
トトランジスタ（５）の一方の拡散領域（８）とビット
線（図示せず）との接続部パッド（１５）、トランスフ
ァーゲートトランジスタ（５）の他方の拡散領域（９）
とプルダウントランジスタ（６）のゲート電極（６ａ）
とを接続する局所配線（１６）、及びプルダウントラン
ジスタ（６）の拡散領域（１０）に接続されるグランド
ライン（１７）を形成する（図３（ｆ））。この際のフ
ォトリソグラフィ工程において、マスクする部分の第２
の配線層上に直接レジストを塗布してもよいし、酸化膜
を堆積して第２の配線層を保護した後、レジストを塗布
してもよい。また、酸化膜を堆積して第２の配線層を保
護する場合、レジストパターンを元に酸化膜を加工し、
その酸化膜パターンをマスクとして第２の配線層を加工
してもよい。
Ｏ2 膜（図示せず）を堆積し、フォトリソグラフィ工程
によって第２の配線層を加工して、トランスファーゲー
トトランジスタ（５）の一方の拡散領域（８）とビット
線（図示せず）との接続部パッド（１５）、トランスフ
ァーゲートトランジスタ（５）の他方の拡散領域（９）
とプルダウントランジスタ（６）のゲート電極（６ａ）
とを接続する局所配線（１６）、及びプルダウントラン
ジスタ（６）の拡散領域（１０）に接続されるグランド
ライン（１７）を形成する（図３（ｆ））。この際のフ
ォトリソグラフィ工程において、マスクする部分の第２
の配線層上に直接レジストを塗布してもよいし、酸化膜
を堆積して第２の配線層を保護した後、レジストを塗布
してもよい。また、酸化膜を堆積して第２の配線層を保
護する場合、レジストパターンを元に酸化膜を加工し、
その酸化膜パターンをマスクとして第２の配線層を加工
してもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】接続部パッド（１５）、局所配線（１
６）、及びグランドライン（１７）を形成した後、公知
技術によってセル表面の平坦化を行い、一旦局所配線
（１６）の上部を露出した後、ゲート酸化膜としてＣＶ
Ｄ法により５００Å程度の一定膜厚のＳｉＯ2 膜（図示
せず）を堆積する。そして、局所配線（１６）に後工程
で堆積する第３の配線層を接続させるために、一定膜厚
のＳｉＯ2 膜にコンタクトホール（１８）を開口した
後、セル上に第３の配線層である５００Å程度の多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ工
程により、多結晶シリコン膜を電源線（１９）と電源線
（１９）から延設された薄膜トランジスタ（２１）の活
性領域（２０）に加工する（図４（ｇ））。これによ
り、局所配線（１６）がゲート電極となり、局所配線
（１６）と活性領域（２０）との交わった領域がチャネ
ル部（２５）となる薄膜トランジスタ（２１）が形成さ
れる。次いで、チャネル部（２５）に、例えばリンを注
入し、活性領域（２０）全面に低濃度、例えば１．０×
１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注
入する。そしてさらに、薄膜トランジスタ（２１）の拡
散領域となる部分に高濃度、例えば １．０×１０14ｉ
ｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注入して、
負荷素子である薄膜トランジスタ（２１）を形成するこ
とにより、ＳＲＡＭのメモリセルが形成される。
６）、及びグランドライン（１７）を形成した後、公知
技術によってセル表面の平坦化を行い、一旦局所配線
（１６）の上部を露出した後、ゲート酸化膜としてＣＶ
Ｄ法により５００Å程度の一定膜厚のＳｉＯ2 膜（図示
せず）を堆積する。そして、局所配線（１６）に後工程
で堆積する第３の配線層を接続させるために、一定膜厚
のＳｉＯ2 膜にコンタクトホール（１８）を開口した
後、セル上に第３の配線層である５００Å程度の多結晶
シリコン膜を堆積する。その後、フォトリソグラフィ工
程により、多結晶シリコン膜を電源線（１９）と電源線
（１９）から延設された薄膜トランジスタ（２１）の活
性領域（２０）に加工する（図４（ｇ））。これによ
り、局所配線（１６）がゲート電極となり、局所配線
（１６）と活性領域（２０）との交わった領域がチャネ
ル部（２５）となる薄膜トランジスタ（２１）が形成さ
れる。次いで、チャネル部（２５）に、例えばリンを注
入し、活性領域（２０）全面に低濃度、例えば１．０×
１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注
入する。そしてさらに、薄膜トランジスタ（２１）の拡
散領域となる部分に高濃度、例えば １．０×１０14ｉ
ｏｎｓ／ｃｍ2 程度の濃度のボロンをイオン注入して、
負荷素子である薄膜トランジスタ（２１）を形成するこ
とにより、ＳＲＡＭのメモリセルが形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】さらに、別の実施例として、負荷素子とし
て抵抗素子が形成されたＳＲＡＭの実施例を説明する。
本実施例において、上記の実施例と異なる点は負荷素子
として抵抗素子が形成ている点であるので、抵抗素子の
みを作製工程図に基づいて説明する。上記の実施例と同
様に、第２の配線層により接続部パッド（１５）、局所
配線（１６）、及びグランドライン（１７）を形成した
後、公知技術によってセル表面の平坦化し、層間絶縁膜
としてＣＶＤ法により１０００Å程度のＳｉＯ2 膜（図
示せず）を堆積する。そして、局所配線（１６）に後工
程で堆積する第３の配線層を接続させるために、ＳｉＯ
2 膜にコンタクトホール（２３）を開口した後、セル上
に第３の配線層である５００Å程度の多結晶シリコン膜
を積層する。その後、フォトリソグラフィ工程により、
多結晶シリコン膜を電源線（２４）と電源線（２４）か
ら延設された抵抗素子（２２）に加工する（図４
（ｈ））。次いで、抵抗素子となる領域に、例えば１．
０×１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオ
ン注入する。そしてさらに、電源線（２４）に、例えば
１．０×１０15ｉｏｎｓ／ｃｍ2 程度の濃度の砒素をイ
オン注入して、負荷素子である抵抗素子（２２）を形成
することによって、ＳＲＡＭのメモリセルが形成され
る。 ─────────────────────────────────────────────────────
て抵抗素子が形成されたＳＲＡＭの実施例を説明する。
本実施例において、上記の実施例と異なる点は負荷素子
として抵抗素子が形成ている点であるので、抵抗素子の
みを作製工程図に基づいて説明する。上記の実施例と同
様に、第２の配線層により接続部パッド（１５）、局所
配線（１６）、及びグランドライン（１７）を形成した
後、公知技術によってセル表面の平坦化し、層間絶縁膜
としてＣＶＤ法により１０００Å程度のＳｉＯ2 膜（図
示せず）を堆積する。そして、局所配線（１６）に後工
程で堆積する第３の配線層を接続させるために、ＳｉＯ
2 膜にコンタクトホール（２３）を開口した後、セル上
に第３の配線層である５００Å程度の多結晶シリコン膜
を積層する。その後、フォトリソグラフィ工程により、
多結晶シリコン膜を電源線（２４）と電源線（２４）か
ら延設された抵抗素子（２２）に加工する（図４
（ｈ））。次いで、抵抗素子となる領域に、例えば１．
０×１０13ｉｏｎｓ／ｃｍ2 程度の濃度のボロンをイオ
ン注入する。そしてさらに、電源線（２４）に、例えば
１．０×１０15ｉｏｎｓ／ｃｍ2 程度の濃度の砒素をイ
オン注入して、負荷素子である抵抗素子（２２）を形成
することによって、ＳＲＡＭのメモリセルが形成され
る。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図７】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
Claims (3)
- 【請求項１】 複数の拡散領域が形成された半導体基板
と、前記半導体基板上に積層された第１の配線層により
形成されたゲート電極とで形成された第１及び第２の２
対の電界効果トランジスタと、前記２対の電界効果トラ
ンジスタの上方に、少なくとも第２の配線層および第３
の配線層とが積層されて形成された１対の薄膜トランジ
スタとからなるメモリセルであって、前記第２の配線層
によって、１対のビット線と前記第１の１対の電界効果
トランジスタの一方の拡散領域がそれぞれ接続され、第
１の１対の電界効果トランジスタの他方の拡散領域と前
記第２の１対の電界効果トランジスタの前記ゲート電極
とがそれぞれ接続され、さらに前記第２の配線層により
形成されたグランドラインが前記第２の１対の電界効果
トランジスタの拡散領域に接続されていることを特徴と
する半導体メモリ素子。 - 【請求項２】 第２の配線層による、第１の１対の電界
効果トランジスタの拡散領域と第２の１対の電界効果ト
ランジスタのゲート電極との接続部上に、薄膜トランジ
スタのチャネル部が配設されている請求項１記載の半導
体メモリ素子。 - 【請求項３】 複数の拡散領域が形成された半導体基板
と、前記半導体基板上に積層された第１の配線層により
形成されたゲート電極とで形成された第１及び第２の２
対の電界効果トランジスタと、前記２対の電界効果トラ
ンジスタの上方に、少なくとも第２の配線層および第３
の配線層とが積層されて形成された１対の抵抗素子とか
らなる半導体メモリ素子であって、前記第２の配線層に
よって、１対のビット線と前記第１の１対の電界効果ト
ランジスタの一方の拡散領域がそれぞれ接続され、第１
の１対の電界効果トランジスタの他方の拡散領域と前記
第２の１対の電界効果トランジスタの前記ゲート電極と
がそれぞれ接続され、さらに前記第２の配線層により形
成されたグラントラインが前記第２の１対の電界効果ト
ランジスタの前記拡散領域に接続されていることを特徴
とする半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343594A JPH05175464A (ja) | 1991-12-25 | 1991-12-25 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343594A JPH05175464A (ja) | 1991-12-25 | 1991-12-25 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175464A true JPH05175464A (ja) | 1993-07-13 |
Family
ID=18362738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343594A Pending JPH05175464A (ja) | 1991-12-25 | 1991-12-25 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005652A1 (en) * | 1995-07-31 | 1997-02-13 | Nkk Corporation | Sram device and production method thereof |
| US6819281B2 (en) | 2001-02-27 | 2004-11-16 | Hamamatsu Photonics K.K. | A/D conversion circuit and solid imaging device |
-
1991
- 1991-12-25 JP JP3343594A patent/JPH05175464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879972A (en) * | 1995-07-13 | 1999-03-09 | Nkk Corporation | SRAM device and method of manufacturing the same |
| WO1997005652A1 (en) * | 1995-07-31 | 1997-02-13 | Nkk Corporation | Sram device and production method thereof |
| US6819281B2 (en) | 2001-02-27 | 2004-11-16 | Hamamatsu Photonics K.K. | A/D conversion circuit and solid imaging device |
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