JPH0517572B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理機能をプログラミング可能な複
数のプログラマブル回路をプログラマブル・ロジ
ツク・デバイスに関し、特に有効に利用される信
号線数を増加させることを可能にするプログラマ
ブル・ロジツク・デバイスに関するものである。

［従来の技術］ 従来より、任意の論理機能を実現すべく構成さ
れたプログラマブルな集積回路としてプログラマ
ブルロジツクアレイ（PLA）があつたが、近年、
集積回路の集積度が向上し、これらプログラマブ
ル回路を多数含み、さらにこれらのプログラマブ
ル回路ブロツク間をプログラマブルな接続手段で
接続可能にしたプログラマブル・ロジツク・デバ
イスが現れている。

このプログラマブル・ロジツク・デバイスで
は、集積回路の大規模化に伴い、また各回路ブロ
ツクで行なわれる処理も多岐に渡るため、チツプ
内の回路ブロツク間で授受される信号の数が増大
している。このため、従来は、IEEE
JOURNAL OF SOLIDSTATE CIRCUITS，
VOL.SC−21，NO.5，OCTOBER 1986に示され
るように、プログラマブル・ロジツク・デバイス
内の回路ブロツク間に共通の信号線を効率良く配
線する方法として、バスラインを設ける方法が提
案されている。

［発明が解決しようとする問題点］ しかしながら、上記従来の技術におけるプログ
ラマブル・ロジツク・デバイスのバスラインで
は、以下のことが問題点になつていた。

(1) 共通する信号の種類の数だけバスラインのビ
ツトを用意しなければならず、バスラインの信
号線数を増大させることになる。

(2) 信号の授受をたまにしか行わない信号線であ
つても常に接続されているため、有効に使用で
きる信号線を減少させている。

本発明は、上記問題点を解決するために創案さ
れたもので、集積回路中の有効に使用できる信号
線を増加させることを可能にするプログラマブ
ル・ロジツク・デバイスを提供することを目的と
する。

［問題点を解決するための手段］ 上記の目的を達成するための本発明のプログラ
マブル・ロジツク・デバイスの構成は、 論理機能をプログラミング可能なプログラマブ
ル回路を複数配列し、各プログラマブル回路の入
出力端子間をプログラミング可能な相互接続手段
によつて接続したプログラマブル・ロジツク・デ
バイスにおいて、 少なくとも２個のプログラマブル回路間にバス
ラインを設け、 該バスラインに接続された各プログラマブル回
路は所定のアドレス値を記憶する手段とアドレス
値を比較する手段とを含み、 上記バスラインの一部または全部のビツトによ
つて表されるアドレス値が上記所定のアドレス値
と一致するときに該プログラマブル回路が上記バ
スラインを介して信号の授受を行うことを特徴と
する。

［作用］ 本発明は、プログラマブル回路間を接続するバ
スラインを設け、このバスラインを介してアドレ
ス値を送出し、このアドレス値を各プログラマブ
ル回路が自己の持つアドレス値と比較し、一致し
たときのみそのバスラインを介して必要とする信
号の授受を行う。このようにして、バスラインを
時分割で利用することにより、信号線数を減少さ
せて空いた信号線を他の信号線として有効に使用
できるようにしたり、同じバスラインで授受でき
るできる信号の種類を増大させたりして、信号線
を有効に使用する。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に
説明する。

第１図は本発明の一実施例を示す構成図であ
る。本実施例は、後記する複数のプログラマブル
回路（プログラマブル・ロジツク・ブロツク：
PLB）１と、複数の入出力回路（Ｉ／Ｏ）２と、
従横に配線を配置したプログラマブルな配線領域
３と、各プログラマブル回路１間を接続したバス
ライン領域４などから成る。

入出力回路２は、図略の外部との入出力端子に
一方の入出力側を接続され、他方の入出力側を配
線領域３に交差する入出力線に接続される。ま
た、入出力回路２は、入力専用である素子，出力
専用である素子，双方向である素子などを用いて
自由に構成することができる。例えば、出力用に
スリーステートバツフアを用い、入力用にバツフ
アを用いて、バツフアの出力とスリーステートバ
ツフアの入力および制御入力線を入出力線側と
し、スリーステートバツフアの出力とバツフアの
入力を外部との入出力端子側に接続する。この入
出力回路２は、本実施例で得られる論理機能によ
る信号をさらに増幅して、プログラマブル・ロジ
ツク・デバイスと他の回路との接続を可能にする
ことができる。

配線領域３には、配線が各回路ブロツク間を縦
横に、複数本が交差するように配置される。前記
したプログラマブル回路１の入出力線や入出力回
路２の入出力線は、上記の配線に交差するように
配置される。これらの縦横の配線が交差する点や
入出力線と配線が交差する点には、その両者をプ
ログラマブルに接続可能なスイツチ手段が設けら
れる。このスイツチ手段によつて、任意のプログ
ラマブル回路１の任意の入出力線と、任意の入出
力回路２の入出力線とは、相互に接続可能とな
る。

バスライン領域４には、ｎビツトのデータバス
５と、ｍビツトの制御・アドレスバス６と、クロ
ツクライン７とが配置され、各バスライン５，
６，７はプログラマブル回路１の全部もしくは所
定の一部に接続される。その接続は予め固定であ
つてもプログラマブルであつても良い。

第２図はプログラマブル回路の構成例を示すブ
ロツク図である。このプログラマブル回路は、論
理機能をプログラミング可能な論理要素（PLE）
８と、このプログラマブル回路に固有なアドレス
値を記憶し制御・アドレスバス６上のアドレス値
と比較して一致を検出するアドレス検出手段９
と、クロツクライン７のクロツク入力からデータ
バス５上のデータを入力するタイミングを選択す
るセレクタ１０，１１と、そのタイミングに基づ
いてｎビツトのデータをラツチするラツチ回路１
２などから成る。

アドレス検出手段９は、所定のアドレス値を記
憶する記憶回路９ａとコンパレータ９ｂを有し、
記憶回路９ａは、例えばこのプログラマブル回路
に固有の識別用アドレス値を記憶し、コンパレー
タは制御・アドレスバス６上のアドレス値を入力
可能に接続されて、その両者を比較し、一致信号
をアンド回路１３へ入力する。このアンド回路１
３の他方の入力には制御・アドレスバス６のライ
ト信号WRが接続されていて、上記一致信号が入
力されたときのみライト信号WRが有効とされ
る。この有効とされたライト信号WRGは、ラツ
チ回路１２のラツチイネーブル入力LEと論理要
素８の取込イネーブル入力EEに接続される。

セレクタ１０，１１は１例として第３図の右側
に示すようなMOSトランジスタなどで構成され
るスイツチ素子１４ａ，１４ｂから成り、そのゲ
ート入力によりスイツチ素子１４ａが導通されれ
ば入力Ａが出力ｅとして選択され、スイツチ素子
１４ｂが導通されれば入力Ｂが出力ｅとして選択
される。第２図において、クロツクライン７のク
ロツク（CLOCK）は、各セレクタ１０，１１の
一方に入力されるとともに、インバータ１５で反
転されてその他方に入力される。このいずれかを
選択して、セレクタ１０から論理要素８のクロツ
ク端子ckに入力され、セレクタ１１からラツチ
回路１２のクロツク端子ckに入力される。

ラツチ回路１２は、上記セレクタ１０，１１で
選択されたクロツクのタイミングでラツチイネー
ブルとなつているときに、データバス５上のｎビ
ツトのデータをラツチし、そのラツチ出力を論理
要素８に入力可能にする。

論理機能をプログラミング可能な論理要素８
は、前記した取込イネーブル入力EEとクロツク
入力ckの他に出力イネーブル入力OEを備え、OE
には制御・アドレスバス６のリード信号RDが接
続される。もちろん、このリード信号RDもアド
レス検出手段９の一致信号で、アンドを取つて有
効とすることもできる。論理要素８はデータバス
５とも入力可能に接続されるとともに、処理結果
を出力イネーブル入力があつたときに出力可能に
データバス５に接続され、さらに他の入力線８ａ
および出力線８ｂは前述のように配線領域３に接
続可能に交差して配置される。バスライン５上の
データは取込イネーブル入力があつたとき、また
は自分が発信元のとき、クロツク入力のタイミン
グで取り込まれる。ラツチ回路１２のラツチ出力
は保持されているので、必要に応じて随時取り込
まれる。この論理要素８の論理機能を実現する回
路部分は、AND平面とOR平面とによつて構成さ
れる従来のプログラマブルロジツクアレイや、論
理機能をプログラミング可能な組み合せ論理回路
など種々の型式のものが使用できる。一例とし
て、上記組合せ論理回路の構成は、論理機能を記
述するためのメモリセルアレイと、入力に基づき
このメモリセルアレイの列（または行）を指定す
るデコーダと、その列（または行）を指定するデ
ータの一つを入力に基づき選択するセレクタとを
備えるものとする。この構成により入力された信
号からメモリセルアレイの中から１つのメモリセ
ルが選択して、そのメモリセル中のデータを出力
することにより、任意の論理機能を持つ組み合せ
論理回路を実現する。メモリセルアレイには、所
望の論理機能を実現する出力が予め自在に書き込
むことが可能であり、プログラマブルとなつてい
る。

以上の構成の実施例の作用を述べる。発信元の
プログラマブル回路１は、特定ビツトの監視など
による適宜な手段でバスラインの空きを見て、デ
ータの授受を行いたい受信側の他のプログラマブ
ル回路１の固有のアドレス値を制御・アドレスバ
ス６に送出する。このときデータを送出したいと
きはライト信号WRを、データをもらうときはリ
ード信号RDを、それぞれ同時に送出する。デー
タを送出するときは、さらにデータバス５にデー
タをクロツクとともに送出する。データの授受が
終了すれば、例えばフローテイング状態としてバ
スラインを解放し、他のプログラマブル回路１が
バスラインを使用可能にする。

このように、バスライン上に発生する信号が集
積回路中のどのプログラマブル回路に対する信号
であるかを明確にすることによつて、バスライン
を時分割に使用し、多種の信号授受に使用するこ
とが可能になる。

なお、バスラインは入出力回路を介して、また
は直接外部と入出力可能に形成することも可能で
あり、発信元または受信側が外部の回路となつて
もよい。実施例におけるアドレス検出手段は１つ
のプログラマブル回路に複数個設けて、それぞれ
異なるデータを受信可能に構成しても良いし、そ
の記憶されるアドレス値が複数のプログラマブル
回路に共通なデータ種別を表すものであつても良
い。また、アドレス値の送出には、データ授受と
共用するバスラインを用いて、そのビツトの一部
または全部を使用して行うこともできる。このよ
うに、本発明はその主旨に沿つて種々に応用さ
れ、実施態様を取り得るものである。

［発明の効果］ 以上の説明で明らかなように、本発明のプログ
ラマブル・ロジツク・デバイスによれば、少なく
とも２以上のプログラマブル回路間に、アドレス
の検出によつて時分割に多種の信号が共存できる
バスラインを設けたので、バスラインを構成する
信号線数を減少させるとともにその信号線を有効
に利用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２
図はプログラマブル回路の構成例を示すブロツク
図、第３図はプログラマブル回路で用いるセレク
タの回路図である。 １……プログラマブル回路、３……配線領域
（相互接続手段）、４……バスライン領域、５……
データバス（バスライン）、６……制御・アドレ
スバス（バスライン）、９ａ……記憶回路（記憶
する手段）、９ｂ……コンパレータ（比較する手
段）。

Claims (1)

1. 【特許請求の範囲】 １ 論理機能をプログラミング可能なプログラマ
   ブル回路を複数配列し、各プログラマブル回路の
   入出力端子間をプログラミング可能な相互接続手
   段によつて接続したプログラマブル・ロジツク・
   デバイスにおいて、 少なくとも２個のプログラマブル回路間にバス
   ラインを設け、 該バスラインに接続された各プログラマブル回
   路は所定のアドレス値を記憶する手段とアドレス
   値を比較する手段とを含み、 上記バスラインの一部または全部のビツトによ
   つて表されるアドレス値が上記所定のアドレス値
   と一致するときに該プログラマブル回路が上記バ
   スラインを介して信号の授受を行うことを特徴と
   するプログラマブル・ロジツク・デバイス。