JPH0517711B2 - - Google Patents
Info
- Publication number
- JPH0517711B2 JPH0517711B2 JP58200214A JP20021483A JPH0517711B2 JP H0517711 B2 JPH0517711 B2 JP H0517711B2 JP 58200214 A JP58200214 A JP 58200214A JP 20021483 A JP20021483 A JP 20021483A JP H0517711 B2 JPH0517711 B2 JP H0517711B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- island
- region
- insulating substrate
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に関し、詳しくは
マスタースライス方式によるゲートアレイ型の
MOS型大規模集積回路装置の改良に係る。
マスタースライス方式によるゲートアレイ型の
MOS型大規模集積回路装置の改良に係る。
マスタースライス方式とは、予め複数の素子か
らなる基本セルを半導体基板に多数作り、コンタ
クトホール及び金属配線（配線パターン）を変更
することにより所望の回路動作を得るものであ
る。即ち、コンタクトホールを形成するまでの半
導体チツプは全ての回路機能に対して共通である
ため、開発期間の短縮、製造コストの低減を図る
ことが可能となり、近年注目されている。
らなる基本セルを半導体基板に多数作り、コンタ
クトホール及び金属配線（配線パターン）を変更
することにより所望の回路動作を得るものであ
る。即ち、コンタクトホールを形成するまでの半
導体チツプは全ての回路機能に対して共通である
ため、開発期間の短縮、製造コストの低減を図る
ことが可能となり、近年注目されている。
マスタースライス方式のゲートアレイでは、半
導体チツプは基本セルが連なる基本セル領域と、
基本セル群を相互に接続する配線領域（フイール
ド領域）とから構成されている。基本セルとして
要求されることは、種々の機能をもつ回路を実現
できる形態をとると共に、単体のトランジスタと
しての特性も要求される。
導体チツプは基本セルが連なる基本セル領域と、
基本セル群を相互に接続する配線領域（フイール
ド領域）とから構成されている。基本セルとして
要求されることは、種々の機能をもつ回路を実現
できる形態をとると共に、単体のトランジスタと
しての特性も要求される。
一方、絶縁基板上の半導体集積回路、代表的な
例としてSOS（Silicon on sapphire）では、構造
に起因する高速性と低消費電力を実現するために
回路構成をCMOS（complementary MOS）にし
て種々の半導体集積回路装置が実用化されてい
る。このため、高速、低消費電力のCMOS／
SOSデバイスをゲートアレイ型集積回路装置とし
て利用することが行なわれている。具体的には、
第１図Ａ〜Ｃに示す基本セルを複数配列した基本
セル領域からなるCMOS／SOSのゲートアレイ
構造が知られている。即ち、図中１はサフアイア
基板であり、この基板１上にはフイールド酸化膜
２で分離されたｐ型の島状シリコン層３、ｎ型の
島状シリコン層４が夫々設けられている。前記ｐ
型の島状シリコン層３にはソースもしくはドレイ
ン又はこれらを兼ねるn+型領域５1〜５3が互に電
気的に分離して設けられている。また、ｎ型の島
状シリコン層４にも同様な機能をもつp+型領域
６1〜６3が互に電気的に分離して設けられてい
る。なお、これらn+型、p+型領域５1〜５3、６1
〜６3はサフアイア基板１表面まで達するように
形成されている。前記n+領域５1，５2及び５2，
５3間を含むｐ型のシリコン層（基部領域）７，
７上にはゲート酸化膜８，８を介して例えばリン
ドープ多結晶シリコンからなるゲート電極９1，
９2が夫々設けられている。前記p+型領域６1，６
２及び６2，６3間を含むｎ型のシリコン層（基部
領域）１０，１０にはゲート酸化膜８，８を介し
て同様なゲート電極９1′，９2′が設けられてい
る。なお、ゲート電極９1，９1′及び９2，９2′は
夫々一直線上に配列され共通電極部１１1，１１2
により一体的に連結されている。こうした構造に
よつて、二列に並んだｎチヤンネルMOSトラン
ジスタTr1，Tr2とこれらの並び方向に直交する
方向に隣接した二列のｐチヤンネルトランジスタ
Tr3，Tr4とからなる基本セルが構成される。
例としてSOS（Silicon on sapphire）では、構造
に起因する高速性と低消費電力を実現するために
回路構成をCMOS（complementary MOS）にし
て種々の半導体集積回路装置が実用化されてい
る。このため、高速、低消費電力のCMOS／
SOSデバイスをゲートアレイ型集積回路装置とし
て利用することが行なわれている。具体的には、
第１図Ａ〜Ｃに示す基本セルを複数配列した基本
セル領域からなるCMOS／SOSのゲートアレイ
構造が知られている。即ち、図中１はサフアイア
基板であり、この基板１上にはフイールド酸化膜
２で分離されたｐ型の島状シリコン層３、ｎ型の
島状シリコン層４が夫々設けられている。前記ｐ
型の島状シリコン層３にはソースもしくはドレイ
ン又はこれらを兼ねるn+型領域５1〜５3が互に電
気的に分離して設けられている。また、ｎ型の島
状シリコン層４にも同様な機能をもつp+型領域
６1〜６3が互に電気的に分離して設けられてい
る。なお、これらn+型、p+型領域５1〜５3、６1
〜６3はサフアイア基板１表面まで達するように
形成されている。前記n+領域５1，５2及び５2，
５3間を含むｐ型のシリコン層（基部領域）７，
７上にはゲート酸化膜８，８を介して例えばリン
ドープ多結晶シリコンからなるゲート電極９1，
９2が夫々設けられている。前記p+型領域６1，６
２及び６2，６3間を含むｎ型のシリコン層（基部
領域）１０，１０にはゲート酸化膜８，８を介し
て同様なゲート電極９1′，９2′が設けられてい
る。なお、ゲート電極９1，９1′及び９2，９2′は
夫々一直線上に配列され共通電極部１１1，１１2
により一体的に連結されている。こうした構造に
よつて、二列に並んだｎチヤンネルMOSトラン
ジスタTr1，Tr2とこれらの並び方向に直交する
方向に隣接した二列のｐチヤンネルトランジスタ
Tr3，Tr4とからなる基本セルが構成される。
上述した第１図Ａ〜Ｃに示す基本セルを用い
て、例えば第２図に示す如く全面に被覆された層
間絶縁膜のn+型領域５1，５2及びp+型領域６1，
６2の一部に対応する箇所にコンタクトホール１
２1〜１２4を夫々開孔し、更に全面に金属膜（例
えばAl膜）を蒸着し、パターニングしてコンタ
クトホール１２1を介してn+型領域５1と接続する
Al配線（VSS配線）１３、同ホール１２4を介して
p+型領域６1と接続するAl配線（VDD配線）１４、
及びコンタクトホール１２2，１２3を介してn+型
領域５2とp+型領域６2と接続するAl配線（出力配
線）１５を形成することにより、第３図に示す
CMOS／SOSインバータ回路を実現できる。な
お、第３図中のVDDは電源電位、VSSは接地電位、
Vioは入力端子、Vputは出力端子である。かかる
CMOS／SOSインバータ回路において、入力端
子Vioに“Ｈ”レベル信号（通常＋5V程度）を入
力すると、ｎチヤンネルMOSトランジスタTr1
はON、ｐチヤンネルMOSトランジスタTr3は
OFFし、出力端子Vputは“Ｌ”レベル（0V付近）
となる。一方、入力端子Vioに“Ｌ”レベルの信
号（0V程度）を入力すると、トランジスタTr1は
OFF、トランジスタTr3はONして出力端子Vput
は電源電位VDDレベル、つまり“Ｈ”レベル（＋
5V付近）となる。
て、例えば第２図に示す如く全面に被覆された層
間絶縁膜のn+型領域５1，５2及びp+型領域６1，
６2の一部に対応する箇所にコンタクトホール１
２1〜１２4を夫々開孔し、更に全面に金属膜（例
えばAl膜）を蒸着し、パターニングしてコンタ
クトホール１２1を介してn+型領域５1と接続する
Al配線（VSS配線）１３、同ホール１２4を介して
p+型領域６1と接続するAl配線（VDD配線）１４、
及びコンタクトホール１２2，１２3を介してn+型
領域５2とp+型領域６2と接続するAl配線（出力配
線）１５を形成することにより、第３図に示す
CMOS／SOSインバータ回路を実現できる。な
お、第３図中のVDDは電源電位、VSSは接地電位、
Vioは入力端子、Vputは出力端子である。かかる
CMOS／SOSインバータ回路において、入力端
子Vioに“Ｈ”レベル信号（通常＋5V程度）を入
力すると、ｎチヤンネルMOSトランジスタTr1
はON、ｐチヤンネルMOSトランジスタTr3は
OFFし、出力端子Vputは“Ｌ”レベル（0V付近）
となる。一方、入力端子Vioに“Ｌ”レベルの信
号（0V程度）を入力すると、トランジスタTr1は
OFF、トランジスタTr3はONして出力端子Vput
は電源電位VDDレベル、つまり“Ｈ”レベル（＋
5V付近）となる。
しかしながら、基本セルを構成する各MOSト
ランジスタTr1〜Tr4のn+型、p+型の領域５1〜５
３，６1〜６3がサフアイア基板１表面まで達して
いると、フローテイング状態になつて基部領域
７，７，１０，１０の面積が少なくなるため、ト
ランジスタの静特性に変化が起こり、キンク電流
と呼ばれる電流が流れる。これを第４図を参照し
て説明する。但し、キンク電流はｎチヤンネル及
びｐチヤンネルのいずれにも現れるが、特にｎチ
ヤンネルにおいて顕著に現れるので第４図ではｎ
チヤンネルMOSトランジスタの場合を示した。
第４図中の１６1，１６2はソース配線で通常、接
地電位（0V）に固定されている。１７はドレイ
ン配線で、これにかかる電圧をVDとする。更に
１８1，１８2はゲート配線で、ここにかかる電圧
をVGとする。
ランジスタTr1〜Tr4のn+型、p+型の領域５1〜５
３，６1〜６3がサフアイア基板１表面まで達して
いると、フローテイング状態になつて基部領域
７，７，１０，１０の面積が少なくなるため、ト
ランジスタの静特性に変化が起こり、キンク電流
と呼ばれる電流が流れる。これを第４図を参照し
て説明する。但し、キンク電流はｎチヤンネル及
びｐチヤンネルのいずれにも現れるが、特にｎチ
ヤンネルにおいて顕著に現れるので第４図ではｎ
チヤンネルMOSトランジスタの場合を示した。
第４図中の１６1，１６2はソース配線で通常、接
地電位（0V）に固定されている。１７はドレイ
ン配線で、これにかかる電圧をVDとする。更に
１８1，１８2はゲート配線で、ここにかかる電圧
をVGとする。
第４図図示のｎチヤンネルMOSトランジスタ
Tr1において、ゲート配線１８1に加えられるVG
がしきい値電圧（VT）以上になると、チヤンネ
ル領域１９が形成され、ソース領域（n+型領域）
５1の電子２０はドレイン領域（n+型領域）５2に
加えられたVDの電界に引かれてチヤンネル領域
１９、チヤンネルに沿うシリコン層領域２１を移
動し、ドレイン領域５2に達し、これによつてド
レイン電流として観察される。しかしながら、チ
ヤンネル長が短かくなると、移動する電子２０は
前記シリコン層領域２１で高電界による衝突電離
を誘発し易くなり、その結果電子−正孔対を生成
し易くなる。ここで発生した電子２２はドレイン
配線１７の電界に引かれてドレイン領域５2へ流
れ込むが、正孔２３はフローテイング状態となつ
ているシリコン層（基部領域）７へ流れ込む。そ
の結果、ｐ型シリコン層７を正にバイアスするた
め、しきい値電圧（VT）を浅くする。更にはn+
型ソース領域５1とｐ型シリコン層７のpn接合の
順方向電位障壁を越える正孔が蓄積されると、ソ
ース領域５1とシリコン層７とドレイン領域５2と
でnpnトランジスタが形成され、より大量の電流
２４が流れる。
Tr1において、ゲート配線１８1に加えられるVG
がしきい値電圧（VT）以上になると、チヤンネ
ル領域１９が形成され、ソース領域（n+型領域）
５1の電子２０はドレイン領域（n+型領域）５2に
加えられたVDの電界に引かれてチヤンネル領域
１９、チヤンネルに沿うシリコン層領域２１を移
動し、ドレイン領域５2に達し、これによつてド
レイン電流として観察される。しかしながら、チ
ヤンネル長が短かくなると、移動する電子２０は
前記シリコン層領域２１で高電界による衝突電離
を誘発し易くなり、その結果電子−正孔対を生成
し易くなる。ここで発生した電子２２はドレイン
配線１７の電界に引かれてドレイン領域５2へ流
れ込むが、正孔２３はフローテイング状態となつ
ているシリコン層（基部領域）７へ流れ込む。そ
の結果、ｐ型シリコン層７を正にバイアスするた
め、しきい値電圧（VT）を浅くする。更にはn+
型ソース領域５1とｐ型シリコン層７のpn接合の
順方向電位障壁を越える正孔が蓄積されると、ソ
ース領域５1とシリコン層７とドレイン領域５2と
でnpnトランジスタが形成され、より大量の電流
２４が流れる。
一方、ｐ型、ｎ型の島状半導体層にソース、ド
レイン領域となる拡散領域をその底面がサフアイ
ア基板と所望距離あけて設けた構造のゲートアレ
イ型集積回路装置も知られている。しかしなが
ら、こうした構造の集積回路装置においても不都
合が生じる。これを第５図のｎチヤンネルMOS
トランジスタを参照して説明する。トランジスタ
Tr1がON状態、トランジスタTr2がOFF状態に
あるとする。トランジスタTr1では第４図で既に
説明したのと同様、通常状態ではドレイン電流２
５が流れるにすぎないが、電界が強くなると、電
子２２−正孔２３対も生成され、正孔２３は基部
領域７に流れ出す。こうした正孔２３の基部領域
７への流出により、各n+型領域５1′〜５3′はサフ
アイア基板１表面まで達しておらず、浮いた状態
でトランジスタTr1、トランジスタTr2の基部領
域７がつながつた状態になつているため、トラン
ジスタTr1の基部領域のみならず、トランジスタ
Tr2の電位をも変化する。その結果、極端な場合
はOFF状態にあるトランジスタTr2もバツクゲー
トバイアス効果によりON状態になつてしまうと
いう不都合さを生じる。
レイン領域となる拡散領域をその底面がサフアイ
ア基板と所望距離あけて設けた構造のゲートアレ
イ型集積回路装置も知られている。しかしなが
ら、こうした構造の集積回路装置においても不都
合が生じる。これを第５図のｎチヤンネルMOS
トランジスタを参照して説明する。トランジスタ
Tr1がON状態、トランジスタTr2がOFF状態に
あるとする。トランジスタTr1では第４図で既に
説明したのと同様、通常状態ではドレイン電流２
５が流れるにすぎないが、電界が強くなると、電
子２２−正孔２３対も生成され、正孔２３は基部
領域７に流れ出す。こうした正孔２３の基部領域
７への流出により、各n+型領域５1′〜５3′はサフ
アイア基板１表面まで達しておらず、浮いた状態
でトランジスタTr1、トランジスタTr2の基部領
域７がつながつた状態になつているため、トラン
ジスタTr1の基部領域のみならず、トランジスタ
Tr2の電位をも変化する。その結果、極端な場合
はOFF状態にあるトランジスタTr2もバツクゲー
トバイアス効果によりON状態になつてしまうと
いう不都合さを生じる。
本発明は短チヤンネル化に伴なうキンク電流に
よる素子特性の劣化の抑制と、同一島状半導体層
のMOSトランジスタの反転を抑制し、大規模集
積回路として正常に動作できうるゲートアレイ構
造の半導体集積回路装置を提供しようとするもの
である。
よる素子特性の劣化の抑制と、同一島状半導体層
のMOSトランジスタの反転を抑制し、大規模集
積回路として正常に動作できうるゲートアレイ構
造の半導体集積回路装置を提供しようとするもの
である。
本発明は、絶縁基板上の半導体層に複数個のｎ
チヤンネルおよびｐチヤンネルのMOSトランジ
スタからなる基本セルを複数個配列して集積し、
配線パターンにより所望の動作を実現する半導体
集積回路装置において、 前記各基本セルは、 前記絶縁基板上にフイールド絶縁膜により分離
されて設けられた互いに隣接するｐ型、ｎ型の島
状半導体層と、 前記各島状半導体層上にゲート酸化膜を介して
前記各島状半導体層の並び方向に沿つて横切るよ
うに設けられた互いに平行な複数のゲート電極
と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｐ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｎ型拡散領域と、 前記各ゲート電極間に位置する前記ｐ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｎ型拡散領域と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｎ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｐ型拡散領域と、 前記各ゲート電極間に位置する前記ｎ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｐ型拡散領域と により構成されたことを特徴とする半導体集積回
路装置である。
チヤンネルおよびｐチヤンネルのMOSトランジ
スタからなる基本セルを複数個配列して集積し、
配線パターンにより所望の動作を実現する半導体
集積回路装置において、 前記各基本セルは、 前記絶縁基板上にフイールド絶縁膜により分離
されて設けられた互いに隣接するｐ型、ｎ型の島
状半導体層と、 前記各島状半導体層上にゲート酸化膜を介して
前記各島状半導体層の並び方向に沿つて横切るよ
うに設けられた互いに平行な複数のゲート電極
と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｐ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｎ型拡散領域と、 前記各ゲート電極間に位置する前記ｐ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｎ型拡散領域と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｎ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｐ型拡散領域と、 前記各ゲート電極間に位置する前記ｎ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｐ型拡散領域と により構成されたことを特徴とする半導体集積回
路装置である。
次に、本発明の実施例を製造方法を併記して説
明する。なお、製造工程ではｎチヤンネルMOS
トランジスタのみを説明する。
明する。なお、製造工程ではｎチヤンネルMOS
トランジスタのみを説明する。
(i) まず、厚さ525μmのサフアイア基板３１上に
シランガス（SiH4ガス）の熱分解により厚さ
0.6μmの単結晶シリコン層を形成した後、選択
酸化法等により素子分離領域としてのフイール
ド酸化膜３２を形成すると共にフイールド酸化
膜３２で分離された複数の島状シリコン層を形
成した。つづいて、所定の島状シリコン層にボ
ロンをイオン注入してｐ型島状シリコン層３３
とし、これに隣り合う島状シリコン層に砒素を
イオン注入してｎ型島状シリコン層（図示せ
ず）とした。ひきつづき、熱酸化処理を施して
ｐ型島状シリコン層３３表面等に厚さ450Åの
熱酸化膜を成長させ、更に全面に厚さ4500Åの
多結晶シリコン膜を堆積し、これをパターニン
グしてｐ型島状シリコン層３３、ｎ型島状シリ
コン層を横切る互に平行な２つのゲート電極３
４1，３４2を形成した後、これらゲート電極３
４1，３４2をマスクとして熱酸化膜をエツチン
グしてゲート酸化膜３５……を形成した（第６
図ａ図示）。
シランガス（SiH4ガス）の熱分解により厚さ
0.6μmの単結晶シリコン層を形成した後、選択
酸化法等により素子分離領域としてのフイール
ド酸化膜３２を形成すると共にフイールド酸化
膜３２で分離された複数の島状シリコン層を形
成した。つづいて、所定の島状シリコン層にボ
ロンをイオン注入してｐ型島状シリコン層３３
とし、これに隣り合う島状シリコン層に砒素を
イオン注入してｎ型島状シリコン層（図示せ
ず）とした。ひきつづき、熱酸化処理を施して
ｐ型島状シリコン層３３表面等に厚さ450Åの
熱酸化膜を成長させ、更に全面に厚さ4500Åの
多結晶シリコン膜を堆積し、これをパターニン
グしてｐ型島状シリコン層３３、ｎ型島状シリ
コン層を横切る互に平行な２つのゲート電極３
４1，３４2を形成した後、これらゲート電極３
４1，３４2をマスクとして熱酸化膜をエツチン
グしてゲート酸化膜３５……を形成した（第６
図ａ図示）。
(ii) 次いで、写真蝕刻法によりゲート電極３４1，
３４2間のｐ型島状シリコン層３３部分が開口
されたレジストパターン３６を形成した後、ゲ
ート電極３４1，３４2及びレジストパターン３
６をマスクとしてｎ型不純物、例えばリンを加
速電圧50keV、ドーズ量４×1015cm-2の条件で
イオン注入してｐ型島状シリコン層３３の深い
箇所にリンイオン注入層３７を形成した（第６
図ｂ図示）。
３４2間のｐ型島状シリコン層３３部分が開口
されたレジストパターン３６を形成した後、ゲ
ート電極３４1，３４2及びレジストパターン３
６をマスクとしてｎ型不純物、例えばリンを加
速電圧50keV、ドーズ量４×1015cm-2の条件で
イオン注入してｐ型島状シリコン層３３の深い
箇所にリンイオン注入層３７を形成した（第６
図ｂ図示）。
(iii) 次いで、レジストパターン３６を除去し、再
度、写真蝕刻法によりゲート電極３４1，３４2
とフイールド酸化膜３２間のｐ型島状シリコン
層３３部分が開口されたレジストパターン３８
を形成した。つづいて、ゲート電極３４1，３
４2、フイールド酸化膜３２及びレジストパタ
ーン３８をマスクとしてリンを加速電圧
40keV、ドーズ量２×1015cm-2の条件でイオン
注入してｐ型島状シリコン層３３の浅い箇所に
リンイオン注入層３９1，３９2を形成した（第
６図ｃ図示）。
度、写真蝕刻法によりゲート電極３４1，３４2
とフイールド酸化膜３２間のｐ型島状シリコン
層３３部分が開口されたレジストパターン３８
を形成した。つづいて、ゲート電極３４1，３
４2、フイールド酸化膜３２及びレジストパタ
ーン３８をマスクとしてリンを加速電圧
40keV、ドーズ量２×1015cm-2の条件でイオン
注入してｐ型島状シリコン層３３の浅い箇所に
リンイオン注入層３９1，３９2を形成した（第
６図ｃ図示）。
(iv) 次いで、レジストパターン３６を除去した
後、1000℃、20分間の熱処理を施して、リンイ
オン注入層３７，３９1，３９2を活性化、拡散
を行なつた。これにより、ゲート電極３４1，
３４2とフイールド酸化膜３２の間のｐ型島状
シリコン層３３に底部がサフアイア基板３１表
面から所定距離へだてたn+型領域４０1，４０2
が形成されると共にゲート電極３４1，３４2間
のｐ型シリコン層３３に底部がサフアイア基板
３１表面にまで達するn+型領域４１が形成さ
れた（第６図ｄ図示）。この後、ｎ型島状シリ
コン層についてもボロンのイオン注入を前記
（），（）と同様、レジストパターンをマス
クとしてイオンを注入し、p+型領域を形成
（但し熱処理はn+型領域と同一工程で行なう）
し、基本セル４２1を備えたゲートアレイ型集
積回路装置を製造した（第７図，第８図図示）。
なお、第８図は第７図の−線に沿う断面で
あり、４３はｎ型島状シリコン層である。４４
１，４４2はゲート電極３４1，３４2とフイール
ド酸化膜３２間の島状ｎ型シリコン層４３表面
に設けられ、底部がサフアイア基板３１表面か
ら所定距離へだてられたp+型領域、４５はゲ
ート電極３４1，３４2間のｎ型島状シリコン層
４３に設けられ、底部がサフアイア基板３１表
面と接触したp+型領域である。
後、1000℃、20分間の熱処理を施して、リンイ
オン注入層３７，３９1，３９2を活性化、拡散
を行なつた。これにより、ゲート電極３４1，
３４2とフイールド酸化膜３２の間のｐ型島状
シリコン層３３に底部がサフアイア基板３１表
面から所定距離へだてたn+型領域４０1，４０2
が形成されると共にゲート電極３４1，３４2間
のｐ型シリコン層３３に底部がサフアイア基板
３１表面にまで達するn+型領域４１が形成さ
れた（第６図ｄ図示）。この後、ｎ型島状シリ
コン層についてもボロンのイオン注入を前記
（），（）と同様、レジストパターンをマス
クとしてイオンを注入し、p+型領域を形成
（但し熱処理はn+型領域と同一工程で行なう）
し、基本セル４２1を備えたゲートアレイ型集
積回路装置を製造した（第７図，第８図図示）。
なお、第８図は第７図の−線に沿う断面で
あり、４３はｎ型島状シリコン層である。４４
１，４４2はゲート電極３４1，３４2とフイール
ド酸化膜３２間の島状ｎ型シリコン層４３表面
に設けられ、底部がサフアイア基板３１表面か
ら所定距離へだてられたp+型領域、４５はゲ
ート電極３４1，３４2間のｎ型島状シリコン層
４３に設けられ、底部がサフアイア基板３１表
面と接触したp+型領域である。
本発明のゲートアレイ型集積回路装置は第６図
ｄ、第７図及び第８図に示す如くサフアイア基板
３１上にフイールド酸化膜３２により分離されて
設けられた互に隣接するｐ型、ｎ型の島状シリコ
ン層３３，４３と、これら島状シリコン層３３，
４３をゲート酸化膜３５を介して横切る互に平行
な２つのゲート電極３４1，３４2と、これらゲー
ト電極３４1，３４2とフイールド酸化膜３２の間
のｐ型，ｎ型の島状シリコン層３３，３４に底部
がサフアイア基板３１表面と所定距離へだてるよ
うに設けられたn+型領域４０1，４０2，p+型領域
４４1，４４2と、前記ゲート電極３４1，３４2間
のｐ型、ｎ型の島状シリコン層３３，４３に底部
がサフアイア基板３１表面まで達するように夫々
設けられたn+型領域４１、p+型領域４５とから
構成されたｎチヤンネルMOSトランジスタTr1，
Tr2とこれに隣接したｐチヤンネルMOSトラン
ジスタTr3，Tr4からなる基本セル４２を複数配
列した構造になつている。
ｄ、第７図及び第８図に示す如くサフアイア基板
３１上にフイールド酸化膜３２により分離されて
設けられた互に隣接するｐ型、ｎ型の島状シリコ
ン層３３，４３と、これら島状シリコン層３３，
４３をゲート酸化膜３５を介して横切る互に平行
な２つのゲート電極３４1，３４2と、これらゲー
ト電極３４1，３４2とフイールド酸化膜３２の間
のｐ型，ｎ型の島状シリコン層３３，３４に底部
がサフアイア基板３１表面と所定距離へだてるよ
うに設けられたn+型領域４０1，４０2，p+型領域
４４1，４４2と、前記ゲート電極３４1，３４2間
のｐ型、ｎ型の島状シリコン層３３，４３に底部
がサフアイア基板３１表面まで達するように夫々
設けられたn+型領域４１、p+型領域４５とから
構成されたｎチヤンネルMOSトランジスタTr1，
Tr2とこれに隣接したｐチヤンネルMOSトラン
ジスタTr3，Tr4からなる基本セル４２を複数配
列した構造になつている。
しかして本発明によれば、例えばｎチヤンネル
MOSトランジスタTr1，Tr2において、トランジ
スタTr1を構成するn+型領域（ソース領域）４０
１の底面がサフアイア基板３１表面に達しておら
ず、一方トランジスタTr2を構成するn+型領域
（ソース領域）４０2の底面もサフアイア基板３１
表面に達していないため、それらのｐ型基部領域
４６，４６の面積を第４図図示の従来構造に比べ
て大きくできる。その結果、短チヤンネル化に伴
なうキンク電流の発生を抑制できる。また、トラ
ンジスタTr1，Tr2の基部領域４６，４６はゲー
ト電極３４1，３４2間のサフアイア基板３１表面
まで達したn+型領域４１により分離され、それ
ら基部領域４６，４６の電位はトランジスタ
Tr1，Tr2に依存して独立した状態となる。その
結果、トランジスタTr1側の基部領域４６への正
孔の蓄積、電位変化がトランジスタTr2の基部領
域４６に影響を与えないため、夫々のトランジス
タTr1，Tr2を独立して動作させることができる。
なお、ｎ型島状シリコン層４３に形成されたトラ
ンジスタTr3，Tr4においても、そのｎ型基部領
域４７，４７の面積増大、基部領域４７，４７の
p+型領域４５による分離によつて、同様な効果
が達成される。
MOSトランジスタTr1，Tr2において、トランジ
スタTr1を構成するn+型領域（ソース領域）４０
１の底面がサフアイア基板３１表面に達しておら
ず、一方トランジスタTr2を構成するn+型領域
（ソース領域）４０2の底面もサフアイア基板３１
表面に達していないため、それらのｐ型基部領域
４６，４６の面積を第４図図示の従来構造に比べ
て大きくできる。その結果、短チヤンネル化に伴
なうキンク電流の発生を抑制できる。また、トラ
ンジスタTr1，Tr2の基部領域４６，４６はゲー
ト電極３４1，３４2間のサフアイア基板３１表面
まで達したn+型領域４１により分離され、それ
ら基部領域４６，４６の電位はトランジスタ
Tr1，Tr2に依存して独立した状態となる。その
結果、トランジスタTr1側の基部領域４６への正
孔の蓄積、電位変化がトランジスタTr2の基部領
域４６に影響を与えないため、夫々のトランジス
タTr1，Tr2を独立して動作させることができる。
なお、ｎ型島状シリコン層４３に形成されたトラ
ンジスタTr3，Tr4においても、そのｎ型基部領
域４７，４７の面積増大、基部領域４７，４７の
p+型領域４５による分離によつて、同様な効果
が達成される。
なお、上記実施例では絶縁基板としてサフアイ
ア基板を用いたが、この代りにスピネル基板を用
いてもよく、或いはSOI（Silicon on insulator）
構造にも同様に適用できる。
ア基板を用いたが、この代りにスピネル基板を用
いてもよく、或いはSOI（Silicon on insulator）
構造にも同様に適用できる。
以上詳述した如く、本発明によればキンク電流
による素子特性の劣化を抑制できると共に同一島
状半導体層の複数のMOSトランジスタを独立し
て動作でき、ひいては大規模集積回路として正常
に動作できうるゲートアレイ構造の半導体集積回
路装置を提供できる。
による素子特性の劣化を抑制できると共に同一島
状半導体層の複数のMOSトランジスタを独立し
て動作でき、ひいては大規模集積回路として正常
に動作できうるゲートアレイ構造の半導体集積回
路装置を提供できる。
第１図Ａは従来のゲートアレイ型集積回路装置
の基本セルを示す平面図、同図Ｂは同図ＡのＢ−
Ｂ線に沿う断面図、同図Ｃは同図ＡのＣ−Ｃ線に
沿う断面図、第２図は従来の基本セルにAl配線
を施すことにより形成されたCMOS／SOSイン
バータ回路の平面図、第３図は第２図のインバー
タ回路の回路図、第４図は従来の集積回路装置の
問題点を説明するための断面図、第５図は従来の
他の集積回路装置の問題点を説明するための断面
図、第６図ａ〜ｄは本発明の実施例におけるゲー
トアレイ型集積回路装置のｎチヤンネルトランジ
スタ側の製造工程を示す断面図、第７図は本実施
例方法で製造された集積回路装置の基本セルを示
す平面図、第８図は第７図の−線に沿う断面
図である。 ３１……サフアイア基板、３２……フイールド
酸化膜、３３……ｐ型島状シリコン層、３４1，
３４2……ゲート電極、３５……ゲート酸化膜、
４０1，４０2，４１……n+型領域、４２……基本
セル、４３……ｎ型島状シリコン層、４４1，４
４2，４５……p+型領域、４６，４６……ｐ型基
部領域、４７，４７……ｎ型基部領域。
の基本セルを示す平面図、同図Ｂは同図ＡのＢ−
Ｂ線に沿う断面図、同図Ｃは同図ＡのＣ−Ｃ線に
沿う断面図、第２図は従来の基本セルにAl配線
を施すことにより形成されたCMOS／SOSイン
バータ回路の平面図、第３図は第２図のインバー
タ回路の回路図、第４図は従来の集積回路装置の
問題点を説明するための断面図、第５図は従来の
他の集積回路装置の問題点を説明するための断面
図、第６図ａ〜ｄは本発明の実施例におけるゲー
トアレイ型集積回路装置のｎチヤンネルトランジ
スタ側の製造工程を示す断面図、第７図は本実施
例方法で製造された集積回路装置の基本セルを示
す平面図、第８図は第７図の−線に沿う断面
図である。 ３１……サフアイア基板、３２……フイールド
酸化膜、３３……ｐ型島状シリコン層、３４1，
３４2……ゲート電極、３５……ゲート酸化膜、
４０1，４０2，４１……n+型領域、４２……基本
セル、４３……ｎ型島状シリコン層、４４1，４
４2，４５……p+型領域、４６，４６……ｐ型基
部領域、４７，４７……ｎ型基部領域。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上の半導体層に複数個のｎチヤンネ
ルおよびｐチヤンネルのMOSトランジスタから
なる基本セルを複数個配列して集積し、配線パタ
ーンにより所望の動作を実現する半導体集積回路
装置において、 前記各基本セルは、 前記絶縁基板上にフイールド絶縁膜により分離
されて設けられた互いに隣接するｐ型、ｎ型の島
状半導体層と、 前記各島状半導体層上にゲート酸化膜を介して
前記各島状半導体層の並び方向に沿つて横切るよ
うに設けられた互いに平行な複数のゲート電極
と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｐ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｎ型拡散領域と、 前記各ゲート電極間に位置する前記ｐ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｎ型拡散領域と、 前記各ゲート電極と前記フイールド絶縁膜の間
に位置する前記ｎ型島状半導体層部分に底部が前
記絶縁基板表面と所望距離隔てるようにそれぞれ
設けられた複数のｐ型拡散領域と、 前記各ゲート電極間に位置する前記ｎ型島状半
導体層部分に底部が前記絶縁基板表面に達するよ
うに設けられたｐ型拡散領域と により構成されたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200214A JPS6092653A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200214A JPS6092653A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6092653A JPS6092653A (ja) | 1985-05-24 |
| JPH0517711B2 true JPH0517711B2 (ja) | 1993-03-09 |
Family
ID=16420708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200214A Granted JPS6092653A (ja) | 1983-10-26 | 1983-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092653A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679034B2 (ja) * | 1986-09-11 | 1997-11-19 | セイコーエプソン株式会社 | 半導体集積装置 |
| US5264720A (en) * | 1989-09-22 | 1993-11-23 | Nippondenso Co., Ltd. | High withstanding voltage transistor |
| JP3080035B2 (ja) * | 1997-06-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
| JP4618948B2 (ja) * | 2001-08-24 | 2011-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
-
1983
- 1983-10-26 JP JP58200214A patent/JPS6092653A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6092653A (ja) | 1985-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4613886A (en) | CMOS static memory cell | |
| US4804637A (en) | EEPROM memory cell and driving circuitry | |
| US4740826A (en) | Vertical inverter | |
| US6171905B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100350575B1 (ko) | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 | |
| KR100253699B1 (ko) | Soi소자 및 그 제조방법 | |
| JP3364559B2 (ja) | 半導体装置 | |
| US4918510A (en) | Compact CMOS device structure | |
| JPH1140811A (ja) | 半導体装置およびその製造方法 | |
| WO2000002248A1 (fr) | Circuit integre a semi-conducteurs et procede de fabrication dudit circuit | |
| JPH02256267A (ja) | 薄膜ｓｏｉ ｃ―ｍｏｓ素子及びその製造方法 | |
| JP2005026366A (ja) | 半導体記憶装置及び半導体集積回路 | |
| US4810906A (en) | Vertical inverter circuit | |
| US6621123B1 (en) | Semiconductor device, and semiconductor integrated device | |
| JP3400891B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH05102432A (ja) | スタテイツク半導体記憶装置及びその製造方法 | |
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| JP2644776B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6092653A (ja) | 半導体集積回路装置 | |
| US6153915A (en) | CMOS semiconductor device | |
| JPH04356929A (ja) | 半導体装置 | |
| KR100226784B1 (ko) | 반도체 소자의 제조방법 | |
| JP2735285B2 (ja) | 半導体装置 | |
| JP3536469B2 (ja) | 半導体装置の製造方法 | |
| JP2568770B2 (ja) | 高密度メモリアレイとそれを形成する方法 |