JPH05180904A - テスト装置 - Google Patents
テスト装置Info
- Publication number
- JPH05180904A JPH05180904A JP4000580A JP58092A JPH05180904A JP H05180904 A JPH05180904 A JP H05180904A JP 4000580 A JP4000580 A JP 4000580A JP 58092 A JP58092 A JP 58092A JP H05180904 A JPH05180904 A JP H05180904A
- Authority
- JP
- Japan
- Prior art keywords
- test
- transmission line
- device under
- under test
- correction circuit
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】被試験素子からの応答波形において、比較回路
の入力容量からなる多重反射による歪みを除去するイン
ピーダンス補正回路を使用し、忠実な応答波形が得られ
るようにする。 【構成】テスト装置１はドライバ３、インピーダンス補
正回路２、比較回路４からなり、テスト装置１への入出
力信号は伝送線路５を介して被試験素子６へ接続する。
上記構成で、ドライバ３から作成された試験波形は、イ
ンピーダンス補正回路２と、伝送線路５を伝達し被試験
素子へと印加される。この試験波形の応答としての被試
験素子６からの出力信号を比較回路４で比較電圧４ｃと
電圧比較して規定の電圧が出力されているか比較試験を
行う。
の入力容量からなる多重反射による歪みを除去するイン
ピーダンス補正回路を使用し、忠実な応答波形が得られ
るようにする。 【構成】テスト装置１はドライバ３、インピーダンス補
正回路２、比較回路４からなり、テスト装置１への入出
力信号は伝送線路５を介して被試験素子６へ接続する。
上記構成で、ドライバ３から作成された試験波形は、イ
ンピーダンス補正回路２と、伝送線路５を伝達し被試験
素子へと印加される。この試験波形の応答としての被試
験素子６からの出力信号を比較回路４で比較電圧４ｃと
電圧比較して規定の電圧が出力されているか比較試験を
行う。
Description
【０００１】
【産業上の利用分野】本発明はインピーダンス補正回路
に係り、特に半導体のテスト装置、特に被試験素子から
テスト装置へ応答信号を送出する際とテスト装置から被
試験素子へテスト信号を送出した際生じる反射波の除去
をはかるテスト装置に関する。
に係り、特に半導体のテスト装置、特に被試験素子から
テスト装置へ応答信号を送出する際とテスト装置から被
試験素子へテスト信号を送出した際生じる反射波の除去
をはかるテスト装置に関する。
【０００２】
【従来の技術】従来、半導体のテスト装置は「”Subnan
osecond Timing Measurements on MOSDevices Using Mo
dern VLSI Test System”IEEE.Procedings of Internat
ionalTest Conference.M.R.Barber著．P170〜P180(198
3)」にP171に記載されているように、被試験素子に任意
の電圧を与えるドライバと、被試験素子からの信号が規
定値であるか、否かを基準電圧と比較する比較器と、そ
れらを電気的に接続する伝送線路から構成していた。
osecond Timing Measurements on MOSDevices Using Mo
dern VLSI Test System”IEEE.Procedings of Internat
ionalTest Conference.M.R.Barber著．P170〜P180(198
3)」にP171に記載されているように、被試験素子に任意
の電圧を与えるドライバと、被試験素子からの信号が規
定値であるか、否かを基準電圧と比較する比較器と、そ
れらを電気的に接続する伝送線路から構成していた。
【０００３】
【発明が解決しようとする課題】テスト装置では、被試
験素子の出力信号と基準信号との比較をとる比較回路
（コンパレータ）が必ず必要となる。この比較回路で被
試験素子の、出力が高レベルであるか、低レベルである
か検出を行なう。
験素子の出力信号と基準信号との比較をとる比較回路
（コンパレータ）が必ず必要となる。この比較回路で被
試験素子の、出力が高レベルであるか、低レベルである
か検出を行なう。
【０００４】被試験素子の高速化に対応し、被試験素子
の出力信号（応答信号）のエッジ（立上り、立下り）速
度が速くなり、特にテスト装置でこの高速変化するエッ
ジを検出する場合、テスト装置の比較器の入力容量の影
響で、テスト装置のドライバ、比較回路および被試験素
子をつないでいる伝送線路の特性インピーダンスのミス
マッチが生じる。これにより多重反射を起こし被試験素
子からの忠実な波形がコンパレータに伝送されず、正確
な波形計測が出来なかった。
の出力信号（応答信号）のエッジ（立上り、立下り）速
度が速くなり、特にテスト装置でこの高速変化するエッ
ジを検出する場合、テスト装置の比較器の入力容量の影
響で、テスト装置のドライバ、比較回路および被試験素
子をつないでいる伝送線路の特性インピーダンスのミス
マッチが生じる。これにより多重反射を起こし被試験素
子からの忠実な波形がコンパレータに伝送されず、正確
な波形計測が出来なかった。
【０００５】本発明の目的は被試験素子とピンエレクト
ロニクス間の伝送線で被試験素子からの応答波形が多重
反射して試験精度を劣化させるのを防止できるインピー
ダンス補正回路を提供することにある。
ロニクス間の伝送線で被試験素子からの応答波形が多重
反射して試験精度を劣化させるのを防止できるインピー
ダンス補正回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を達成するため
に、本発明のテスト装置は比較回路の入力端近傍に抵抗
とコンデンサと伝送線から成るインピーダンス補正回路
を設けるようにしたものである。
に、本発明のテスト装置は比較回路の入力端近傍に抵抗
とコンデンサと伝送線から成るインピーダンス補正回路
を設けるようにしたものである。
【０００７】
【作用】上記インピーダンス補正回路の伝送線のインピ
ーダンスをコンパレータの入力容量と分圧抵抗とコンデ
ンサとで、インピーダンス補正回路と被試験素子間を接
続する伝送線の特性インピーダンスと等しくし、反射波
成分が起きないように伝送線上の整合をとり多重反射を
防止し、これにより被試験素子からの出力波形の正確な
測定が可能となる。
ーダンスをコンパレータの入力容量と分圧抵抗とコンデ
ンサとで、インピーダンス補正回路と被試験素子間を接
続する伝送線の特性インピーダンスと等しくし、反射波
成分が起きないように伝送線上の整合をとり多重反射を
防止し、これにより被試験素子からの出力波形の正確な
測定が可能となる。
【０００８】
【実施例】以下に本発明の実施例を図１から図２により
説明する。
説明する。
【０００９】テスト装置１はドライバ３、インピーダン
ス補正回路２、比較回路４からなり、テスト装置１への
入出力信号は伝送線路５を介して被試験素子６へ接続す
る。上記構成で、ドライバ３から作成された試験波形
は、インピーダンス補正回路２と、伝送線路５を伝達し
被試験素子へと印加される。この試験波形の応答として
の被試験素子６からの出力信号を比較回路４で比較電圧
４ｃと電圧比較して規定の電圧が出力されているか比較
試験を行う。このような試験を行うＬＳＩテスタでは論
理が正しく動作するか否かを確認する試験とともに、規
定された時間内に論理回路が応答するか否かを確認す
る。この後者の試験の時間精度を向上するために比較回
路４の入力端近傍にインピーダンス補正回路２を設けて
いる。
ス補正回路２、比較回路４からなり、テスト装置１への
入出力信号は伝送線路５を介して被試験素子６へ接続す
る。上記構成で、ドライバ３から作成された試験波形
は、インピーダンス補正回路２と、伝送線路５を伝達し
被試験素子へと印加される。この試験波形の応答として
の被試験素子６からの出力信号を比較回路４で比較電圧
４ｃと電圧比較して規定の電圧が出力されているか比較
試験を行う。このような試験を行うＬＳＩテスタでは論
理が正しく動作するか否かを確認する試験とともに、規
定された時間内に論理回路が応答するか否かを確認す
る。この後者の試験の時間精度を向上するために比較回
路４の入力端近傍にインピーダンス補正回路２を設けて
いる。
【００１０】図２は、本発明の他の実施例を示す回路図
である。
である。
【００１１】図２において、インピーダンス補正回路は
伝送線路２ａと、抵抗２ｃに並列に接続したコンデンサ
２ｂと、グランドとの間に接続した抵抗２ｄと比較回路
の入力４ａに接続する端子から構成した回路を用いた例
で、その他の構成は図１と同様である。コンデンサ４ｂ
は比較回路の入力容量である。
伝送線路２ａと、抵抗２ｃに並列に接続したコンデンサ
２ｂと、グランドとの間に接続した抵抗２ｄと比較回路
の入力４ａに接続する端子から構成した回路を用いた例
で、その他の構成は図１と同様である。コンデンサ４ｂ
は比較回路の入力容量である。
【００１２】ここで、特性インピーダンスＺ0を同軸線
路で考えると
路で考えると
【００１３】
【数１】［Ω］ で表され、Ｌはインダクタンス［Ｈ］、Ｃは容量［Ｆ］
である。伝送線路５の特性インピーダンスをＺ0、伝送
線路２ａの長さ、インダクタンス、容量をそれぞれＸ、
Ｌｓ、Ｃｓとし、比較回路４の入力容量を４ｂ、比較回
路４の入力容量４ｂと同じ値を容量２ｂとすると、容量
はＣｓ＋１／２×４ｂ／Ｘとなり、式数１から、
である。伝送線路５の特性インピーダンスをＺ0、伝送
線路２ａの長さ、インダクタンス、容量をそれぞれＸ、
Ｌｓ、Ｃｓとし、比較回路４の入力容量を４ｂ、比較回
路４の入力容量４ｂと同じ値を容量２ｂとすると、容量
はＣｓ＋１／２×４ｂ／Ｘとなり、式数１から、
【００１４】
【数２】［Ω］ となる。これから、ＬｓとＣｓを決め特性インピーダン
スＺ0が伝送線路５の特性インピーダンスと同じ値にす
ることにより、伝送線路５との整合がとれ、比較回路４
の入力４ａで多重反射が起きず、応答波形が歪まないと
いう効果がある。
スＺ0が伝送線路５の特性インピーダンスと同じ値にす
ることにより、伝送線路５との整合がとれ、比較回路４
の入力４ａで多重反射が起きず、応答波形が歪まないと
いう効果がある。
【００１５】しかし、伝送線路２ａの長さＸに制約があ
る。それは、波長λの１／４よりも伝送線路２ａが長い
と、特性インピーダンスを合わせても多重反射が生じて
しまう。したがって、以下に記す関係式から、必要以上
に伝送線路長を長くする事は避けた方が良いが、伝送線
路長を短くすることで多重反射は生じない。コーナ周波
数ｆｃは、
る。それは、波長λの１／４よりも伝送線路２ａが長い
と、特性インピーダンスを合わせても多重反射が生じて
しまう。したがって、以下に記す関係式から、必要以上
に伝送線路長を長くする事は避けた方が良いが、伝送線
路長を短くすることで多重反射は生じない。コーナ周波
数ｆｃは、
【００１６】
【数３】［Ｈｚ］ であり、伝搬遅延Ｔ0は、
【００１７】
【数４】Ｔ0＝Ｌ×Ｃ［ｓｅｃ／ｍ］ で表される。伝送線路２ａの長さＸは、
【００１８】
【数５】Ｘ＝１／（２π×Ｔ0×ｆｃ）［ｍ］ で表され、波長λは、
【００１９】
【数６】λ＝Ｃｃ／ｆｃ［ｍ］ であり、Ｃｃは光速である。
【００２０】抵抗２ｃと抵抗２ｄは同じ値にすること
で、比較回路４の入力４ａで被試験素子からの応答波形
が、式数２の時定数τにより、なまることなく伝送線路
端１ａの１／２の電圧が、比較回路入力４ａに入力され
る。
で、比較回路４の入力４ａで被試験素子からの応答波形
が、式数２の時定数τにより、なまることなく伝送線路
端１ａの１／２の電圧が、比較回路入力４ａに入力され
る。
【００２１】
【数７】τ＝Ｃ×Ｒ［ｓ］ 本実施例によれば、高速な信号を扱う場合、比較回路４
の入力容量４ｂが被試験素子６の出力経路上に接続し、
特性インピーダンスを乱そうとしても、インピーダンス
補正回路２により伝送線路５の特性インピーダンスＺ0
に整合するので、反射は起きなくなり、比較回路４の入
力４ａで波形が歪まないという効果がある。
の入力容量４ｂが被試験素子６の出力経路上に接続し、
特性インピーダンスを乱そうとしても、インピーダンス
補正回路２により伝送線路５の特性インピーダンスＺ0
に整合するので、反射は起きなくなり、比較回路４の入
力４ａで波形が歪まないという効果がある。
【００２２】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏する。
いるので以下に記載されるような効果を奏する。
【００２３】テスト装置を構成する比較回路の近傍にイ
ンピーダンス補正回路を設けることにより、被試験素子
からの応答波形に多重反射が発生しないため正確な測定
ができる。
ンピーダンス補正回路を設けることにより、被試験素子
からの応答波形に多重反射が発生しないため正確な測定
ができる。
【図１】本発明によるテスト装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】本発明によるテスト装置の他の実施例を示す図
である。
である。
２…インピーダンス補正回路 ２ａ…伝送線路 ２ｂ…コンデンサ ２ｃ…抵抗 ２ｄ…抵抗 ３…ドライバ ４…比較回路 ４ｂ…入力容量 ５…伝送線路 ６…被試験素子
Claims (2)
- 【請求項１】比較回路（コンパレータ）の入力にインピ
ーダンス補正回路を接続することにより、コンパレータ
の入力インピーダンスを広い範囲にわたって一定にし、
伝送線との整合をたもつことを特徴とするテスト装置。 - 【請求項２】請求項１において、ドライバ出力を被試験
素子へ与える伝送線の間に接続された前記インピーダン
ス補正回路が、伝送線とそれに直列に接続した第一の抵
抗と第二の抵抗と、その第二の抵抗の他端をグランドに
接続し、第一の抵抗に並列に接続したコンデンサと、第
一の抵抗と第二の抵抗の接続点に比較回路の入力を接続
した回路からなるテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000580A JPH05180904A (ja) | 1992-01-07 | 1992-01-07 | テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000580A JPH05180904A (ja) | 1992-01-07 | 1992-01-07 | テスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05180904A true JPH05180904A (ja) | 1993-07-23 |
Family
ID=11477656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000580A Pending JPH05180904A (ja) | 1992-01-07 | 1992-01-07 | テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05180904A (ja) |
-
1992
- 1992-01-07 JP JP4000580A patent/JPH05180904A/ja active Pending
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