JPH05181577A - 双方向プログラマブルｉ／ｏドライバ - Google Patents

Abstract

(57)【要約】 【目的】 Ｉ／Ｏドライバがプログラムでき、双方向に
データを入力／出力する。 【構成】 カレントドライバ１０は、カレントバッファ
のアレイ８０とプログラム制御回路１２とにより構成さ
る。上記プログラム制御回路１２は、外部で生成された
プログラミング信号に応じて、バッファ方向制御信号、
ディジーチェインコンフィグレーション信号、及びトラ
イステート制御信号を生成する。上記カレントバッファ
アレイ８０の各バッファは、上記方向制御信号及びディ
ジーチェインコンフィグレーション制御信号によりプロ
グラムされ、順方向又は逆方向のいずれかにおいて、デ
ィジーチェインにおける先のバッファに各々データを伝
送する。上記カレントバッファアレイは、上記トライス
テート信号に応じ、トライステートモード内で動作し、
又、リセット信号に応じて再プログラミングされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＩ／Ｏ（入力／出力）
ドライバに広く関係し、特に複数のＩ／Ｏバッファを有
し、このＩ／Ｏバッファ各々が入力又は出力ドライバと
しての機能をプログラムされうるＩ／Ｏドライバに関す
る。

【０００２】

【従来の技術及びその課題】Ｉ／Ｏドライバは、バッフ
ァ入出力信号をシステム内の異なった部分や外部装置に
送受するデジタル回路に広く使用される。従来のＩ／Ｏ
ドライバのあるタイプは、１パッケージ内に複数のＩ／
Ｏドライバと、このＩ／Ｏドライバ全てに対する単方向
制御ラインとを有するバストランシーバである。このタ
イプのＩ／Ｏドライバには、上記ドライバに対する個々
の方向制御が供給されていない。このタイプのＩ／Ｏド
ライバの一例として、Texas Instruments,Inc により生
産されている５４ＡＳ６４５バストランシーバがある。
従来のバストランシーバの他のタイプは、単一パッケー
ジ内に複数のＩ／Ｏドライバと、これら各ドライバに対
する個々の方向制御を含む。このタイプのバストランシ
ーバでは、外部プログラミング装置が各ドライバの方向
を制御するためのプログラミングに必要である。このタ
イプのＩ／Ｏドライバの一例として、Texas Instrument
s,Inc により生産されている５４ＬＳ４４９がある。従
来のバストランシーバの他のタイプには、Advanced Mic
ro Devicesにより生産されているＰＡＬ１６Ｓ８のよう
なプログラマブルアレイ論理装置（ＰＡＬ）がある。Ｐ
ＡＬには、複数のドライバを備え、個々のドライバは、
回路カード上の装置の設置に優先してプログラムされ
る。構成変更は、新たにプログラムされたＰＡＬと共に
再配置を必要とする。

【０００３】ここにおいて、デジタル論理回路内の汎用
バッファとして使用することができるプログラム可能な
双方向入力／出力ドライバと、デジタル論理回路内で使
用する汎用コネクタを供給するためのプログラム可能な
ゲートアレイに関連して使用することができる機能を有
する装置とを必要とする。このタイプの装置は、物理的
な回路変更を必要とすることなく、有効となるシステム
構成変更ができる。

【０００４】この発明に係る一つの利点は、プログラマ
ブル双方向入力／出力ドライバを提供することである。
この発明に係る他の利点は、低電流駆動論理素子と高電
流駆動システムとの間のプログラム可能なコネクタとし
て動作するプログラマブル双方向Ｉ／Ｏドライバを提供
することである。更に、この発明に係る他の利点は、従
来の入力／出力ドライバに置換わる汎用双方向入力／出
力ドライバを供給するため、プログラム可能なゲートア
レイに関連して使用することができるＩ／Ｏドライバを
提供することである。それでもなお、この発明に係る他
の利点は、複数のドライバを有するプログラマブル双方
向Ｉ／Ｏドライバを提供することであり、この複数のド
ライバは、ディジーチェイン式の機器構成において個々
にプログラムすることができる。この発明に係る他の利
点は、物理的な装置の再構成をすることなく方向を論理
的に再構成できるプログラマブルＩ／Ｏドライバを提供
することである。その上、この発明に係る他の利点は、
リセットコマンド上でアセンブリ後に再構成できるプロ
グラマブル双方向Ｉ／Ｏドライバを提供することであ
る。

【０００５】

【手段及び作用】この発明のプログラマブル双方向Ｉ／
Ｏドライバは広義的に、各々が方向制御信号を有する個
々の双方向アレイカレントドライバにより構成され、こ
の各ドライバは方向制御信号入力を有する。プログラミ
ング回路は、コード化されたプログラミング信号を受信
するためや、Ｉ／Ｏドライバの方向制御信号及びディジ
ーチェイン制御信号とを生成するための入力を有する。
方向制御信号及びディジーチェイン制御信号入力端子の
各々には、上記Ｉ／Ｏドライバ方向制御信号及びディジ
ーチェイン制御信号が各々送られ、更に、上記個々のＩ
／Ｏドライバの状態に応答し、順方向又は逆方向に選択
された上で、データ信号を伝送したり、上記Ｉ／Ｏドラ
イバのディジーチェイン接続を構成する。制御回路は、
順序付けを制御し、プログラミング信号、方向制御信
号、及びディジーチェイン制御信号を伝送する。上記制
御回路は、トライステートプログラム制御信号に応じる
トライステート制御回路を有し、この機能を選択的に制
御する。

【０００６】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。この発明の原理に従ったプログラマブル双方
向入力／出力（Ｉ／Ｏ）ドライバ１０を図１に示す。こ
のドライバ１０は、プログラム制御回路１２と、シフト
レジスタ・入力／出力（Ｉ／Ｏ）バッファ回路１４とに
より構成される。上記プログラム制御回路１２は、２４
ビットのクロックカウンタ１６と２４ビットの長さカウ
ントレジスタ１８とを含む。このカウンタ１６及びレジ
スタ１８は、各々クロック信号入力端子２０，２２より
クロック信号を入力する。

【０００７】このクロック信号は、外部で生成されたク
ロック信号（ＣＬＫ）が供給されるクロック信号入力端
子２４から送られる。上記カウンタ１６及びレジスタ１
８は各々２４ビットのパラレル信号ポート２６，２８を
有し、これより２４ビットのパラレル信号を出力する。
２４ビットの長さカウントレジスタ１８は、供給される
信号の中から２４ビット長カウントを抽出し、端子２８
からパラレルに出力する。２４ビットコンパレータ３４
は、上記２４ビットのパラレル信号を２４ビットパラレ
ル信号ポート３０，３２を介して入力する。コンパレー
タ３４は、上記カウンタ１６のカウント値と上記レジス
タ１８の保存データとの一致を検出し、これによりコン
フィグレーションデータの供給が終了したか否かを判定
する。上記レジスタ１８は、シリアルデータ入力ポート
３５を有し、このシリアルデータ入力ポート３５はプロ
グラミング信号入力端子３７に接続されている。このプ
ログラミング信号入力端子３７には、データイン（外部
において生成されたシリアルバイナリコードプログラミ
ング信号）が印加される。このシリアルバイナリコード
プログラミング信号は、上記双方向Ｉ／Ｏバッファ８０
をプログラム（制御）する情報を含む。即ち、入力端子
３７で受け取った上記シリアルデータは、上記バッファ
８０の４４ビットの各ドライバに、高電流駆動素子から
受け取った信号を適切な特性を有するように変換し（バ
ッファリング）、低電流駆動素子を駆動させるか、又は
低電流駆動素子から受け取った信号を適切な特性を有す
るように変換し、高電流駆動素子を駆動する。

【０００８】上記コンパレータ３４の出力端子３６は、
３入力のＡＮＤゲート３８の一つの入力端子３９に接続
されている。このＡＮＤゲート３８の他の入力端子４０
は、トライステートセレクト入力端子４２に接続され、
外部において生成されたトライステートセレクト制御信
号が印加される。上記ＡＮＤゲート３８の３番目の入力
端子４４は、上記シフトレジスタ・入力／出力（Ｉ／
Ｏ）バッファ回路１４の一部である４４ビット方向制御
信号シフトレジスタ４８のスタートビット検出信号出力
端子４６に接続される。上記ＡＮＤゲート３８は、上記
“トライステート信号”が、上記カウントの完了前に上
記Ｉ／Ｏバッファに印加されることを防ぐ。上記“トラ
イステート信号”は上記バッファ８０をニュートラル状
態に維持し、完全なバイナリプログラミング信号が受信
されるまで上記状態とする必要がある。これにより、バ
ッファ８０に接続された他の全てのドライバ１０との干
渉を防ぐ。上記プログラミング信号が伝送されている
間、端子４２の上記トライステート信号はロウレベルで
ある。上記コンパレータ３４が上記プログラミング信号
が全て伝送されたことを示した後、上記端子４２のトラ
イステート信号は外部制御によってハイレベルにセット
される。ハイレベルのトライステート信号は、これに応
じて端子９０からＩ／Ｏバッファ８０に入力される。
尚、上記Ｉ／Ｏバッファ８０には、上記ニュートラル状
態、高電流駆動素子から低電流駆動素子、低電流駆動素
子から高電流駆動素子への３つの状態がある。上記シフ
トレジスタ４８は、ＯＲゲート５３の出力が供給される
シリアルデータ入力ポート４７を有する。上記ＯＲゲー
ト５３の一方の入力端子は、データ入力端子４１であ
る。

【０００９】上記長さカウントレジスタ１８は、内部プ
リアンブル信号検出ロジック５０を供える。この内部プ
リアンブル信号検出ロジック５０の出力端子５２は、Ｅ
ＸＯＲ（イクスクルーシブＯＲ）ゲート５６の入力端子
５４と、インバータ５１を介して上記ＯＲゲート５３の
入力端子に接続されている。上記ＥＸＯＲゲート５６の
他方の入力端子５８は、上記シフトレジスタ４８のスタ
ートビット検出信号出力端子４６に接続されている。上
記ＥＸＯＲゲート５６の出力端子６０は、Ｄ−フリップ
・フロップ６４のデータ入力端子（Ｄ）６２に接続され
ている。このフリップ・フロップ６４は、上記クロック
入力端子２４に接続されたクロック入力端子６６と、２
入力ＯＲゲート７２の入力端子７０に接続されたＱ出力
端子６８を有する。上記ＯＲゲート７２の他方の入力端
子７４は、シリアルデータ入力端子３７に接続されてい
る。上記２入力ＯＲゲート７２の出力は、データ出力端
子７８に送られる。このデータ出力端子７８は、隣接す
るＩ／Ｏドライバ１０に接続される。上記ＥＸＯＲゲー
ト５６、上記フリップ・フロップ６４、及び上記ＯＲゲ
ート７２は、上記プログラミング信号のプリアンブル
を、上記ディジーチェインにおける全てのドライバ１０
に同時に伝送することができる。しかし、上記シフトレ
ジスタ４８に印加される上記プログラミングデータの後
のデータは、上記第１のドライバの上記シフトレジスタ
が満たされるまで第２のシフトレジスタに入力されな
い。上記第１のドライバの上記シフトレジスタ４８が満
たされたとき、上記“スタートビット検出”信号は、ハ
イレベルにセットされ、上記プローブ信号がＯＲゲート
７２を介して上記次のドライバの入力端子３７に送られ
る。

【００１０】上記シフトレジスタ・入力／出力（Ｉ／
Ｏ）バッファ回路１４は、各４４ビットアレイの双方向
Ｉ／Ｏカレントドライバ、即ちバッファ８０を有する。
このバッファ８０は、双方向にデータ又は他の信号８３
を伝送する。即ち、上記バッファ８０は、上記データ又
は他の信号８３をロウレベル入力端子８２に接続された
低電流駆動論理素子から、出力端子８４に接続された高
電流駆動素子に送り、又、反対方向にハイレベル信号を
出力端子８４に接続された高電流素子から入力端子８２
に接続されたロウレベル論理素子に伝送する。個々のバ
ッファ８０は、Ｉ／Ｏバッファ方向制御信号によって、
順方向又は逆方向が選択された上で、信号を伝送するよ
うに条件付けられる。これらの信号は、各々４４パラレ
ルＩ／Ｏドライバ方向制御信号入力端子８６の各々１つ
に印加される。この入力端子８６は、シフトレジスタ４
８の出力バス８８の４４パラレルコンダクタの各々１つ
に接続されている。更に説明すると、上記バッファ８０
は、２方向のいずれかの方向において動作するようにセ
ットされる４４ビットの個々のバッファを有する（即
ち、低電流から高電流に、高電流から低電流に）。上記
シフトレジスタ４８の上記データは、パラレルに出力さ
れ、上記４４ビットの個々バッファの上記方向を制御す
る。ひとつのバッファの上記方向は、レジスタ４８から
送られる上記ビットのひとつに応じてセットされる。上
記バッファは、入力端子９０のトライステート信号がハ
イレベルにセットされるまでニュートラル状態を維持
し、これによって上記バッファを介してプログラムされ
たパスが生成される。

【００１１】上記Ｉ／Ｏドライバ８０はまた、適切なト
ライステート選択信号がトライステート選択制御信号入
力端子９０に印加されることにより設定されるトライス
テートモードにおいて動作するように条件付けされる。
上記カウンタ１６、レジスタ１８、コンパレータ３４、
シフトレジスタ４８、フリップ・フロップ６４、及びバ
ッファ８０は各々汎用リセット入力端子９５を有し、リ
セット信号を入力する。

【００１２】上記ドライバ１０におけるコンフィグレー
ションデータ構造を以下に示す。尚、同実施例の理解に
直接関係するのは、ダミービット、プリアンブルコー
ド、コンフィグレーションプログラム長、及び上記ダミ
ービットとビット数の異なるダミービットであるり、他
は参照のために記述している。又、ＰＧＡは、プログラ
マブルゲートアレイを示す。

【００１３】 ヘッダ １１１１１１１１ ダミービット ００１０ プリアンブルコード 〈２４ビット長さカウント〉 コンフィグレーション プログラム長 １１１１ ダミービット ＰＧＡプログラムデータ （選択的） ０〈ＰＧＡプログラムデータ＃００１〉１１１ Ｎデータフレーム ０〈ＰＧＡプログラムデータ＃００２〉１１１ ： ： ： ０〈ＰＧＡプログラムデータ＃Ｎ〉１１１ ： １１１１ ポストアンブル Ｉ／Ｏドライバデータ ０ スタートビット データフィールド 方向制御データ １１１ ストップビット １１１１ ポストアンブルコード ディジーチェインデータ ０ スタートビット データフィールド 方向制御データ １１１ ストップビット １１１１ ポストアンブルコード ： ： ： ： 上記ドライバ１０をプログラムするために、ヘッダデー
タは順次上記長さカウントレジスタ１８にクロックに同
期して入力される。上記レジスタ１８のプリアンブル検
出出力端子５２はロウレベルで、インバータ５１の出力
はハイである。これにより、全て“１”のデータが、上
記ＯＲゲート５３の出力端子から上記シフトレジスタ４
８にロードされる。

【００１４】上記ヘッダデータが上記長さカウントレジ
スタ１８に全てロードされると、上記内部プリアンブル
検出ロジック５０は、プリアンブル検出信号を生成し、
出力端子５２に送る。上記コンフィグレーションデータ
長カウントは、上記長さカウントレジスタ１８にロック
される。上記インバータ５１の出力はゼロとなり、上記
方向制御データはシリアル入力ポート４７を介して上記
シフトレジスタ４８にロードされる。上記プログラミン
グデータ“０”、即ちスタートビットが上記シフトレジ
スタ４８の最終段階に到達したとき、上記シフトレジス
タ４８内の内部ロジックによりスタートビット検出信号
が生成される。上記プログラミング信号は、上記スター
トビット検出信号と、上記ＥＸＯＲゲート５６と上記フ
リップ・フロップ６４及び上記ＯＲゲート７２により構
成される上記論理回路とに応答し、ドライバ１０の上記
データ出力端子７８に印加される。

【００１５】同時に上記クロックカウントと長さカウン
トは等しくなり、上記コンパレータ３４の出力端子３６
からの出力はハイになる。これにより、先にＡＮＤゲー
ト３８によりブロックされたトライステート選択制御信
号は、上記シフトレジスタ４８のトライステート選択制
御入力端子９０に印加される。トライステート動作の選
択は、上記トライステート選択入力端子４２によって制
御される。上記バッファ８０にロードされた上記プログ
ラミングデータは、リセット信号が入力されるまで保持
される。

【００１６】この発明の動作実施例において、この発明
は、１つの1.5 ミクロンＣＭＯＳセルで構成されたゲー
トアレイによって実現される。シフトレジスタのバッフ
ァ８０の各バッファと、入力／出力（Ｉ／Ｏ）バッファ
回路１４は、２４ミリアンペアの出力動作電流を供給す
る。全ての４４ドライバ・バッファ８０は、トライステ
ートである。上記パッケージは１２０ピンのセラミック
ピングリッドアレイで構成される。

【００１７】図２は、この発明の直列接続された４つの
プログラマブル双方向Ｉ／Ｏドライバを示し、特定の利
用形態に必要とされるＩ／Ｏバッファを接続するため
に、いかにしてドライバ１０を直列に接続（カスケー
ド）するのかを示す。各Ｉ／Ｏドライバ１０は、外部回
路から、端子２４を介してクロック信号、端子４２を介
してトライステートセレクト信号、及び端子３７を介し
て上記バイナリプログラミング信号（データイン）を受
け取る。上記ディジーチェインの連続した各Ｉ／Ｏドラ
イバは、前ドライバのデータ出力端子７８からバイナリ
プログラミング信号を受け取る。太線の双方向矢印は、
上記Ｉ／Ｏバッファ８０からバッファリングされた信号
を示す。

【００１８】このようにして、新しく改良されたプログ
ラマブル双方向入力／出力ドライバについて述べてき
た。上述した実施例は、単にこの発明の原理の応用を示
す幾つかの例にすぎない。明らかに、多くの他の配置
は、この発明の分野からはずれることない技術の熟練者
により容易に工夫できる。

【図面の簡単な説明】

【図１】この発明の原理によるプログラマブル双方向Ｉ
／Ｏドライバの構成を示すブロック図。

【図２】同発明によるドライバのディジーチェインを示
すブロック図。

【符号の説明】

１０…プログラマブル双方向Ｉ／Ｏドライバ、１２…プ
ログラム制御回路、１４…シフトレジスタ・Ｉ／Ｏバッ
ファ回路、１６…２４ビットクロックカウンタ、１８…
２４ビット長さカウントレジスタ、３４…２４ビットコ
ンパレータ、３８…ＡＮＤゲート、４８…４４ビットシ
フトレジスタ、５１…インバータ、５３…ＯＲゲート、
５６…ＥＸＯＲゲート、６４…Ｄ型フリップ・フロッ
プ、７２…ＯＲゲート、８０…４４ビット双方向Ｉ／Ｏ
バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ジェイ・ロザウス アメリカ合衆国、カリフォルニア州 92686、ヨーバ・リンダ、カレ・ペラ 20730

Claims (7)

【特許請求の範囲】
1. 【請求項１】 方向制御信号入力（８６）を各々有する
   双方向のカレントバッファのアレイ（８０）と、 バイナリコードプログラミング信号を受け取るように接
   続されたデータ入力端子（３７）を有し、上記バイナリ
   コードプログラミング信号に応答して複数の方向制御信
   号を生成するプログラム制御回路手段（１２）を有し、 上記方向制御信号入力（８６）は上記方向制御信号を受
   け取るように上記プログラム制御回路手段（１２）に接
   続され、 上記カレントバッファは上記方向制御信号の１つに各々
   応答し、順方向又は逆方向のいずれかにおいてデータ信
   号を伝送する、ことを特徴とするプログラマブル双方向
   入力／出力ドライバ（１０）。
2. 【請求項２】 上記プログラミング信号はプログラム長
   さデータと方向制御データとを含むプリアンブルデータ
   部を有し、 上記プログラム制御回路手段（１２）は上記プリアンブ
   ルデータ部を受け取って格納する長さカウントレジスタ
   手段（１８）と、 外部で生成されたクロック信号を受信するように接続さ
   れ、クロック信号の増加をカウントするクロック信号カ
   ウント手段（１６）と、 上記長さカウントレジスタ手段と上記信号カウント手段
   とに接続され、上記プログラム長さデータと上記クロッ
   ク信号増加カウントとが等しいとき、コンパレータ出力
   信号を生成するコンパレータ回路手段（３４）とを含
   み、 上記長さカウントレジスタ手段は上記プリアンブルデー
   タ部の受信に応答してプリアンブル検出データを生成す
   る手段（５０）を有することを特徴とする請求項１記載
   のプログラマブル双方向入力／出力ドライバ。
3. 【請求項３】 上記プログラム制御回路手段（１２）
   は、 上記方向制御データを受信、格納するように接続され、
   この方向制御データに応答して方向制御信号を生成する
   方向制御信号レジスタ手段（４８）と、 上記長さカウントレジスタ手段と上記コンパレータ回路
   手段と上記方向制御レジスタ手段とプログラミング信号
   入力端子に接続され、上記方向制御レジスタ手段に上記
   方向データをロードすることを制御し、上記方向制御レ
   ジスタ手段から上記バッファ方向制御信号入力（８６）
   に上記方向制御信号を伝送する論理回路手段（５３）、
   を具備する請求項２記載のプログラマブル双方向入力／
   出力ドライバ。
4. 【請求項４】 上記プログラミング信号はシリアルバイ
   ナリコード信号であり、 上記方向制御信号レジスタ手段は、上記論理回路手段を
   介して上記プログラミング信号入力端子に接続され、上
   記方向制御データを受信するシリアルデータ入力ポート
   を有するシリアル入力パラレル出力シフトレジスタ（４
   ８）を有し、 上記方向制御信号入力の各々は上記シフトレジスタの上
   記パラレル出力（８８）の予め定められた１つに接続さ
   れ、上記方向制御信号を受信する請求項３記載のプログ
   ラマブル双方向入力／出力ドライバ。
5. 【請求項５】 上記プログラミング信号は上記カレント
   バッファアレイにおいて上記カレントバッファの上記デ
   ィジーチェインコンフィグレーションを特定するディジ
   ーチェインコンフィグレーションデータを含み、 各カレントバッファは、ディジーチェイン制御入力端子
   （８７）を含み、ディジーチェイン制御信号に応答し、
   上記アレイにおける前バッファとディジーチェインを形
   成する請求項４記載のプログラマブル双方向入力／出力
   ドライバ。
6. 【請求項６】 外部で生成されたトライステート制御信
   号を受信するトライステート制御信号入力（４２）を有
   し、 双方向カレントバッファの上記アレイは、上記論理回路
   手段（３８）を介して上記トライステート制御信号入力
   に接続されて選択的に上記トライステート制御信号を受
   信するトライステート制御入力ポート（９０）を含み、
   上記カレントバッファは上記トライステート制御信号に
   応答し、トライステートモードにおいて動作可能である
   請求項５記載のプログラマブル双方向入力／出力ドライ
   バ。
7. 【請求項７】 上記方向制御レジスタ手段（４６）は、
   上記方向信号データのロードの完了に応じてスタートビ
   ット検出信号を生成する手段を含み、 上記論理回路手段（３８）は、上記プリアンブル検出信
   号に応じて上記方向制御レジスタ手段（４８）に上記方
   向制御データをロードし、上記プリアンブル検出信号及
   び上記スタートビット検出信号に応じて上記ディジーチ
   ェインコンフィグレーションデータをロードし、上記コ
   ンパレータ出力信号、上記スタートビット検出信号、及
   び上記トライステート制御信号に応じて、上記双方向カ
   レントバッファアレイの上記トライステート制御信号入
   力（８０）に上記トライステート制御信号を印加する請
   求項６記載のプログラマブル双方向入力／出力ドライ
   バ。