JPH05181643A - 零検出回路 - Google Patents
零検出回路Info
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- JPH05181643A JPH05181643A JP34590591A JP34590591A JPH05181643A JP H05181643 A JPH05181643 A JP H05181643A JP 34590591 A JP34590591 A JP 34590591A JP 34590591 A JP34590591 A JP 34590591A JP H05181643 A JPH05181643 A JP H05181643A
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- 238000001514 detection method Methods 0.000 claims abstract description 48
- 230000002194 synthesizing effect Effects 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】
【目的】 加減算の結果が零であるか否かを示す零信号
を、与えられた２数から直接求める回路を提供する。演
算器と並列に零検出が行えるため演算器全体としての高
速化が図れる。 【構成】 ｎビットの２数Ａ，Ｂを上位ｎｈビットのＡ
Ｈ，ＢＨと下位ｎｌビットのＡＬ，ＢＬに分割する。Ａ
Ｈ，ＢＨをｎｈビットの零検出回路２に入力し零信号Ｚ
Ｈ０，ＺＨ１と桁上げ信号ＣＨ０，ＣＨ１を生成する。
同様にｎｌビット零検出回路３を用いて、ＡＬ，ＢＬか
ら零信号ＺＬ０，ＺＬ１と桁上げ信号ＣＬ０，ＣＬ１を
生成する。これらの信号から、零検出信号合成回路１に
よって結合後の零信号Ｚ０，Ｚ１と桁上げ信号Ｃ０，Ｃ
１を生成する。Ｚ０はＡ＋Ｂの零信号、Ｚ１はＡ＋Ｂ＋
１の零信号となる。分割した各部分の零検出にも同じ構
成の零検出回路を使用することができる。
を、与えられた２数から直接求める回路を提供する。演
算器と並列に零検出が行えるため演算器全体としての高
速化が図れる。 【構成】 ｎビットの２数Ａ，Ｂを上位ｎｈビットのＡ
Ｈ，ＢＨと下位ｎｌビットのＡＬ，ＢＬに分割する。Ａ
Ｈ，ＢＨをｎｈビットの零検出回路２に入力し零信号Ｚ
Ｈ０，ＺＨ１と桁上げ信号ＣＨ０，ＣＨ１を生成する。
同様にｎｌビット零検出回路３を用いて、ＡＬ，ＢＬか
ら零信号ＺＬ０，ＺＬ１と桁上げ信号ＣＬ０，ＣＬ１を
生成する。これらの信号から、零検出信号合成回路１に
よって結合後の零信号Ｚ０，Ｚ１と桁上げ信号Ｃ０，Ｃ
１を生成する。Ｚ０はＡ＋Ｂの零信号、Ｚ１はＡ＋Ｂ＋
１の零信号となる。分割した各部分の零検出にも同じ構
成の零検出回路を使用することができる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル型の加減算器
の加減算結果の零検出回路に関する。
の加減算結果の零検出回路に関する。
【０００２】
【従来の技術】従来、加減算等の演算結果が零であるか
否かは、演算を行った結果全てのビットの反転論理和を
とった結果として得ることができる。
否かは、演算を行った結果全てのビットの反転論理和を
とった結果として得ることができる。
【０００３】図８はこの従来方法を説明するための、零
検出回路の構成図である。この演算器３１はｎビットの
２数Ａ，Ｂを入力し、ｎビットの出力をする。反転論理
和回路３２によって演算器３１の出力の全てのビットの
反転論理和をとっている。これによって演算結果が零な
らば零信号Ｚは１となり、結果が零で無ければ零信号Ｚ
は０となる。
検出回路の構成図である。この演算器３１はｎビットの
２数Ａ，Ｂを入力し、ｎビットの出力をする。反転論理
和回路３２によって演算器３１の出力の全てのビットの
反転論理和をとっている。これによって演算結果が零な
らば零信号Ｚは１となり、結果が零で無ければ零信号Ｚ
は０となる。
【０００４】
【発明が解決しようとする課題】しかしながら従来の零
検出回路では、演算結果を求めた後、零の検出を行うた
め、零信号を得るのは演算結果が得られてからとなり、
結果を得るのに時間がかかる欠点があった。特に加減算
は、桁上げの伝搬が生じるため演算時間がかかり、さら
に零検出の時間が加わるため、全体としての演算時間が
増加してしまう。
検出回路では、演算結果を求めた後、零の検出を行うた
め、零信号を得るのは演算結果が得られてからとなり、
結果を得るのに時間がかかる欠点があった。特に加減算
は、桁上げの伝搬が生じるため演算時間がかかり、さら
に零検出の時間が加わるため、全体としての演算時間が
増加してしまう。
【０００５】減算の場合は２数が等しい場合に結果が零
となるため、２数の各ビット毎の排他的論理和が零であ
るか否かを調べることで代用できる。しかし、加算の場
合は２数が２の補数の関係である場合に結果が零となる
が、２の補数の関係であるのを調べる手段が必要にな
る。
となるため、２数の各ビット毎の排他的論理和が零であ
るか否かを調べることで代用できる。しかし、加算の場
合は２数が２の補数の関係である場合に結果が零となる
が、２の補数の関係であるのを調べる手段が必要にな
る。
【０００６】本発明の目的は、２数の加減算の結果が零
であるか否かを示す零検出信号を２数から直接求める回
路を提供することにある。
であるか否かを示す零検出信号を２数から直接求める回
路を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明は、任意ビッ
トの２数の加減算結果が零か否かを検出する零検出回路
において、前記２数を上位と下位に分割し、それぞれに
ついて下位からの桁上げがない場合と桁上げがある場合
での、加減算の結果が零か否かを示す零信号と桁上げの
有無を示す桁上げ信号を求め、前記下位の下位からの桁
上げ信号のない場合の桁上げ信号がない場合は、前記上
位の下位からの桁上げがない場合の零信号と下位の下位
からの桁上げ信号がない場合の零信号の論理積を前記２
数の加減算結果の下位からの桁上げがない場合の零信号
とし、前記上位の下位からの桁上げがない場合の桁上げ
信号を前記２数の加減算結果の下位から桁上げ信号がな
い場合の桁上げ信号とし、前記下位の下位からの桁上げ
信号がある場合の桁上げ信号がない場合は、前記上位の
下位からの桁上げがない場合の零信号と下位の下位から
の桁上げ信号がある場合の零信号の論理積を前記２数の
加減算結果の下位からの桁上げがある場合の零信号と
し、前記上位の下位からの桁上げがない場合の桁上げ信
号を前記２数の加減算結果の下位から桁上げ信号がある
場合の桁上げ信号とし、前記下位の下位からの桁上げ信
号がない場合の桁上げ信号がある場合は、前記上位の下
位からの桁上げがある場合の零信号と前記下位の下位か
ら桁上げ信号がない場合の零信号の論理積を前記２数の
加減算結果の下位から桁上げがない場合の零信号とし、
前記上位の下位からの桁上げがある場合の桁上げ信号を
前記２数の加減算結果の下位からの桁上げ信号がない場
合の桁上げ信号とし、前記下位の下位からの桁上げ信号
がある場合の桁上げ信号がある場合は、前記上位の下位
からの桁上げがある場合の零信号と前記下位の下位から
桁上げ信号がある場合の零信号の論理積を前記２数の加
減算結果の下位から桁上げがある場合の零信号とし、前
記上位の下位からの桁上げがある場合の桁上げ信号を前
記２数の加減算結果の下位からの桁上げ信号がある場合
の桁上げ信号とすることを特徴としている。
トの２数の加減算結果が零か否かを検出する零検出回路
において、前記２数を上位と下位に分割し、それぞれに
ついて下位からの桁上げがない場合と桁上げがある場合
での、加減算の結果が零か否かを示す零信号と桁上げの
有無を示す桁上げ信号を求め、前記下位の下位からの桁
上げ信号のない場合の桁上げ信号がない場合は、前記上
位の下位からの桁上げがない場合の零信号と下位の下位
からの桁上げ信号がない場合の零信号の論理積を前記２
数の加減算結果の下位からの桁上げがない場合の零信号
とし、前記上位の下位からの桁上げがない場合の桁上げ
信号を前記２数の加減算結果の下位から桁上げ信号がな
い場合の桁上げ信号とし、前記下位の下位からの桁上げ
信号がある場合の桁上げ信号がない場合は、前記上位の
下位からの桁上げがない場合の零信号と下位の下位から
の桁上げ信号がある場合の零信号の論理積を前記２数の
加減算結果の下位からの桁上げがある場合の零信号と
し、前記上位の下位からの桁上げがない場合の桁上げ信
号を前記２数の加減算結果の下位から桁上げ信号がある
場合の桁上げ信号とし、前記下位の下位からの桁上げ信
号がない場合の桁上げ信号がある場合は、前記上位の下
位からの桁上げがある場合の零信号と前記下位の下位か
ら桁上げ信号がない場合の零信号の論理積を前記２数の
加減算結果の下位から桁上げがない場合の零信号とし、
前記上位の下位からの桁上げがある場合の桁上げ信号を
前記２数の加減算結果の下位からの桁上げ信号がない場
合の桁上げ信号とし、前記下位の下位からの桁上げ信号
がある場合の桁上げ信号がある場合は、前記上位の下位
からの桁上げがある場合の零信号と前記下位の下位から
桁上げ信号がある場合の零信号の論理積を前記２数の加
減算結果の下位から桁上げがある場合の零信号とし、前
記上位の下位からの桁上げがある場合の桁上げ信号を前
記２数の加減算結果の下位からの桁上げ信号がある場合
の桁上げ信号とすることを特徴としている。
【０００８】第２の発明は、任意ビットの２数の加減算
結果が零か否かを検出する零検出回路において、前記２
数を上位と下位に分割し、それぞれについて下位からの
桁上げがない場合と桁上げがある場合での、加減算の結
果が零か否かを示す零信号と桁上げの有無を示す桁上げ
信号を求め、前記下位の下位からの桁上げ信号のない場
合の桁上げ信号がない場合は、前記上位の下位からの桁
上げがない場合の零信号と下位の下位からの桁上げ信号
がない場合の零信号の論理積を前記２数の加減算結果の
下位からの桁上げがない場合の零信号とし、前記上位の
下位からの桁上げがない場合の桁上げ信号を前記２数の
加減算結果の下位から桁上げ信号がない場合の桁上げ信
号とし、前記下位の下位からの桁上げ信号がある場合の
桁上げ信号がない場合は、前記上位の下位からの桁上げ
がある場合の零信号と下位の下位からの桁上げ信号があ
る場合の零信号の論理積を前記２数の加減算結果の下位
からの桁上げがある場合の零信号とし、前記下位の下位
からの桁上げ信号がない場合の桁上げ信号がある場合
は、前記上位の下位からの桁上げがある場合の零信号と
前記下位の下位から桁上げ信号がない場合の零信号の論
理積を前記２数の加減算結果の下位から桁上げがない場
合の零信号とし、前記２数の加減算結果の下位からの桁
上げ信号がない場合の桁上げ信号を論理１とし、前記下
位の下位からの桁上げ信号がある場合の桁上げ信号があ
る場合は、前記上位の下位からの桁上げがある場合の零
信号と前記下位の下位から桁上げ信号がある場合の零信
号の論理積を前記２数の加減算結果の下位から桁上げが
ある場合の零信号とすることを特徴としている。
結果が零か否かを検出する零検出回路において、前記２
数を上位と下位に分割し、それぞれについて下位からの
桁上げがない場合と桁上げがある場合での、加減算の結
果が零か否かを示す零信号と桁上げの有無を示す桁上げ
信号を求め、前記下位の下位からの桁上げ信号のない場
合の桁上げ信号がない場合は、前記上位の下位からの桁
上げがない場合の零信号と下位の下位からの桁上げ信号
がない場合の零信号の論理積を前記２数の加減算結果の
下位からの桁上げがない場合の零信号とし、前記上位の
下位からの桁上げがない場合の桁上げ信号を前記２数の
加減算結果の下位から桁上げ信号がない場合の桁上げ信
号とし、前記下位の下位からの桁上げ信号がある場合の
桁上げ信号がない場合は、前記上位の下位からの桁上げ
がある場合の零信号と下位の下位からの桁上げ信号があ
る場合の零信号の論理積を前記２数の加減算結果の下位
からの桁上げがある場合の零信号とし、前記下位の下位
からの桁上げ信号がない場合の桁上げ信号がある場合
は、前記上位の下位からの桁上げがある場合の零信号と
前記下位の下位から桁上げ信号がない場合の零信号の論
理積を前記２数の加減算結果の下位から桁上げがない場
合の零信号とし、前記２数の加減算結果の下位からの桁
上げ信号がない場合の桁上げ信号を論理１とし、前記下
位の下位からの桁上げ信号がある場合の桁上げ信号があ
る場合は、前記上位の下位からの桁上げがある場合の零
信号と前記下位の下位から桁上げ信号がある場合の零信
号の論理積を前記２数の加減算結果の下位から桁上げが
ある場合の零信号とすることを特徴としている。
【０００９】第３の発明の零検出回路は、第１の発明ま
たは第２の発明において、任意ビットの２数を上位と下
位に分割したそれぞれの零信号を求めることを特徴とし
ている。
たは第２の発明において、任意ビットの２数を上位と下
位に分割したそれぞれの零信号を求めることを特徴とし
ている。
【００１０】第４の発明の零検出回路は、１ビットの２
数の排他的反転論理和を下位からの桁上げがない場合の
零信号とし、前記２数の排他的論理和を下位からの桁上
げがある場合の零信号とし、前記２数の一方を桁上げ信
号とすることにより、１ビットの加減算の結果が零か否
かを検出することを特徴としている。
数の排他的反転論理和を下位からの桁上げがない場合の
零信号とし、前記２数の排他的論理和を下位からの桁上
げがある場合の零信号とし、前記２数の一方を桁上げ信
号とすることにより、１ビットの加減算の結果が零か否
かを検出することを特徴としている。
【００１１】第５の発明は、１ビットの２数の加減算の
結果が零か否かを検出する零検出回路において、加算の
時は前記２数の排他的反転論理和を下位からの桁上げが
ない場合の零信号とし、前記２数の排他的論理和を下位
からの桁上げがある場合の零信号とし、前記２数の一方
を桁上げ信号とし、減算の時は前記２数の排他的反転論
理和を零信号とし、桁上げ信号を桁上げ無しとすること
を特徴としている。
結果が零か否かを検出する零検出回路において、加算の
時は前記２数の排他的反転論理和を下位からの桁上げが
ない場合の零信号とし、前記２数の排他的論理和を下位
からの桁上げがある場合の零信号とし、前記２数の一方
を桁上げ信号とし、減算の時は前記２数の排他的反転論
理和を零信号とし、桁上げ信号を桁上げ無しとすること
を特徴としている。
【００１２】
【作用】ｎビットの２数の加減算結果が零であるか否か
を検出するためには、演算中に桁上げ信号が最悪の場合
には最下位ビットから最上位ビットまで伝播するため、
演算時間が長くなる。ｎビットより短い２数では、桁上
げ信号の伝播段数が短くなるため、演算時間を少なくす
ることができる。そこで、ｎビットをその上位ｎｈビッ
トと下位ｎｌビットに分割し、それぞれの加減算結果が
零であるか否かを検出する。ｎｈビット，ｎｌビットは
ともにｎビットより短いので、ｎビットの加減算結果の
零信号よりも、短時間で検出することができる。
を検出するためには、演算中に桁上げ信号が最悪の場合
には最下位ビットから最上位ビットまで伝播するため、
演算時間が長くなる。ｎビットより短い２数では、桁上
げ信号の伝播段数が短くなるため、演算時間を少なくす
ることができる。そこで、ｎビットをその上位ｎｈビッ
トと下位ｎｌビットに分割し、それぞれの加減算結果が
零であるか否かを検出する。ｎｈビット，ｎｌビットは
ともにｎビットより短いので、ｎビットの加減算結果の
零信号よりも、短時間で検出することができる。
【００１３】次に、分割したそれぞれの零信号から、ｎ
ビット全体の零信号を求める。それには、上位ｎｈビッ
トの零信号は下位からの桁上げ信号がある場合とない場
合の２通り用意しておく必要がある。また、下位ｎｌビ
ットの加減算において桁上げするか否かを示す桁上げ信
号も必要である。下位の桁上げ信号がない場合は、上位
の２通りの零信号の内、下位からの桁上げがないときの
零信号を選択し、下位の零信号とともにｌであるなら
ば、全体のｎビットの加減算での零信号もｌとすれば良
い。下位の桁上げ信号がある場合は、上位の零信号とし
て下位からの桁上げがあるときの零信号を選択し、下位
の零信号とともにｌであるならば全体ｎビットの加減算
での零信号もｌとすれば良い。そのほかの場合は全体の
零信号は０である。
ビット全体の零信号を求める。それには、上位ｎｈビッ
トの零信号は下位からの桁上げ信号がある場合とない場
合の２通り用意しておく必要がある。また、下位ｎｌビ
ットの加減算において桁上げするか否かを示す桁上げ信
号も必要である。下位の桁上げ信号がない場合は、上位
の２通りの零信号の内、下位からの桁上げがないときの
零信号を選択し、下位の零信号とともにｌであるなら
ば、全体のｎビットの加減算での零信号もｌとすれば良
い。下位の桁上げ信号がある場合は、上位の零信号とし
て下位からの桁上げがあるときの零信号を選択し、下位
の零信号とともにｌであるならば全体ｎビットの加減算
での零信号もｌとすれば良い。そのほかの場合は全体の
零信号は０である。
【００１４】分割したｎｈビットとｎｌビットの加減算
の結果が零であることを検出するため、さらに短いビッ
トに分割し、同じ方法によって零信号を求めることがで
きる。これを繰り返していくと最終的には、全てを１ビ
ットに分割することができる。１ビットの加算の場合
は、下位からの桁上げがない場合、２数ともに０または
１の時に結果が０となり、下位からの桁上げがある場
合、２数の一方が１もう一方が０であるときに結果が０
となる。よって簡単な論理ゲートで求めることができ
る。これらの結果を２ビットずつまとめ、２ビットの加
減算の零信号を求め、さらに２つ結合していくことで任
意のビットの零検出を行う。
の結果が零であることを検出するため、さらに短いビッ
トに分割し、同じ方法によって零信号を求めることがで
きる。これを繰り返していくと最終的には、全てを１ビ
ットに分割することができる。１ビットの加算の場合
は、下位からの桁上げがない場合、２数ともに０または
１の時に結果が０となり、下位からの桁上げがある場
合、２数の一方が１もう一方が０であるときに結果が０
となる。よって簡単な論理ゲートで求めることができ
る。これらの結果を２ビットずつまとめ、２ビットの加
減算の零信号を求め、さらに２つ結合していくことで任
意のビットの零検出を行う。
【００１５】先に述べたように、結合するためには、加
減算結果の零信号だけでなく、桁上げ信号が必要であ
る。１ビットの加減算の場合、下位からの桁上げが０の
場合、２数がともに１または０の時零であるので、桁上
げ信号は２数がともに１の時には１、ともに０の時は０
とすれば良い。２数が１と０である場合は、零信号が０
となるため、上位の零信号がどんな場合でも結合したと
きに０になるから、桁上げ信号は正しくなくてもかまわ
ない。よって、２数の内一方をそのまま桁上げ信号とす
れば十分である。下位からの桁上げがある場合は、２数
が１と０の時零信号が１となるので、下位の桁上げを加
えるとこのビットからも桁上げ信号が発生することにな
る。２数がともに１または０の時は零信号が０となる
が、桁上げ信号がない場合と同様に、正しい桁上げ信号
を求める必要がない。よってこの場合の桁上げ信号は常
に１とすれば良い。これらのことを式にまとめると、以
下のようになる。入力する２数をａ，ｂ、零信号をＺ
０，Ｚ１、桁上げ信号をＣ０，Ｃ１とする。最後の文字
が０のものは、下位からの桁上げが０の時の値、最後の
文字が１のものは下位からの桁上げが１の時の値であ
る。＾は排他的論理和を〜はビットの反転を表す演算子
とすると、 Ｚ０＝〜（ａ＾ｂ） （１） Ｚ１＝ａ＾ｂ （２） Ｃ０＝ａ（またはｂ） （３） Ｃ１＝１ （４） となる。
減算結果の零信号だけでなく、桁上げ信号が必要であ
る。１ビットの加減算の場合、下位からの桁上げが０の
場合、２数がともに１または０の時零であるので、桁上
げ信号は２数がともに１の時には１、ともに０の時は０
とすれば良い。２数が１と０である場合は、零信号が０
となるため、上位の零信号がどんな場合でも結合したと
きに０になるから、桁上げ信号は正しくなくてもかまわ
ない。よって、２数の内一方をそのまま桁上げ信号とす
れば十分である。下位からの桁上げがある場合は、２数
が１と０の時零信号が１となるので、下位の桁上げを加
えるとこのビットからも桁上げ信号が発生することにな
る。２数がともに１または０の時は零信号が０となる
が、桁上げ信号がない場合と同様に、正しい桁上げ信号
を求める必要がない。よってこの場合の桁上げ信号は常
に１とすれば良い。これらのことを式にまとめると、以
下のようになる。入力する２数をａ，ｂ、零信号をＺ
０，Ｚ１、桁上げ信号をＣ０，Ｃ１とする。最後の文字
が０のものは、下位からの桁上げが０の時の値、最後の
文字が１のものは下位からの桁上げが１の時の値であ
る。＾は排他的論理和を〜はビットの反転を表す演算子
とすると、 Ｚ０＝〜（ａ＾ｂ） （１） Ｚ１＝ａ＾ｂ （２） Ｃ０＝ａ（またはｂ） （３） Ｃ１＝１ （４） となる。
【００１６】結合を繰り返し行う場合は、結合後の零信
号と桁上げ信号を生成しなくてはならない。結合後の零
信号に下位からの桁上げの有無を考慮するためには、結
合する下位の零信号についても、下位からの桁上げがあ
る場合とない場合の２通りの信号を用意して使い分ける
ことで対応できる。これを式にまとめると以下のように
なる。下位の零信号をＺＬ０，ＺＬ１、下位の桁上げ信
号をＣＬ０，ＣＬ１、上位の零信号をＺＨ０，ＺＨ１、
上位の桁上げ信号をＣＨ０，ＣＨ１、結合後の零信号を
Ｚ０，Ｚ１、桁上げ信号をＣ０，Ｃ１とする。但し、最
後の文字が０のものは、その下位からの桁上げ信号が０
の時の値、１のものはその下位からの桁上げ信号は１の
時の値である。また、＆は論理積、｜は論理和、〜はビ
ットの反転を表す演算子とする。
号と桁上げ信号を生成しなくてはならない。結合後の零
信号に下位からの桁上げの有無を考慮するためには、結
合する下位の零信号についても、下位からの桁上げがあ
る場合とない場合の２通りの信号を用意して使い分ける
ことで対応できる。これを式にまとめると以下のように
なる。下位の零信号をＺＬ０，ＺＬ１、下位の桁上げ信
号をＣＬ０，ＣＬ１、上位の零信号をＺＨ０，ＺＨ１、
上位の桁上げ信号をＣＨ０，ＣＨ１、結合後の零信号を
Ｚ０，Ｚ１、桁上げ信号をＣ０，Ｃ１とする。但し、最
後の文字が０のものは、その下位からの桁上げ信号が０
の時の値、１のものはその下位からの桁上げ信号は１の
時の値である。また、＆は論理積、｜は論理和、〜はビ
ットの反転を表す演算子とする。
【００１７】 Ｚ０＝ＺＬ０＆（（〜ＣＬ０＆ＺＨ０）｜（ＣＬ０＆ＺＨ１）） （５） Ｚ１＝ＺＬ１＆（（〜ＣＬ１＆ＺＨ０）｜（ＣＬ１＆ＺＨ１）） （６） Ｃ０＝（〜ＣＬ０＆ＣＨ０）｜（ＣＬ０＆ＣＨ１） （７） Ｃ１＝（〜ＣＬ１＆ＣＨ０）｜（ＣＬ１＆ＣＨ１） （８） （５），（６）式は下位からの桁上げ信号がないときに
は上位の零信号の内下位からの桁上げがないときのもの
を、下位からの桁上げ信号があるときには上位の零信号
の内、下位からの桁上げがないときのものを選択し、下
位の零信号との論理積をとることを意味している。ここ
で用いる下位の零信号と桁上げ信号を、その下位からの
桁上げがない場合の値を用いたのが（５）式で、桁上げ
がある場合の値を用いたのが（６）式である。桁上げ信
号についても、下位からの桁上げ信号がない場合は上位
の桁上げ信号の内、下位からの桁上げがない場合のもの
を、下位からの桁上げ信号がある場合は上位の桁上げ信
号の内、下位からの桁上げがある場合のものを選択す
る。下位からの桁上げ信号は、その下位からの桁上げが
ない場合の値を用いたのが（７）式で、桁上げがある場
合の値を用いたのが（８）式である。これらの４つの式
によって結合子のブロックでの零信号と桁上げ信号を生
成することができる。
は上位の零信号の内下位からの桁上げがないときのもの
を、下位からの桁上げ信号があるときには上位の零信号
の内、下位からの桁上げがないときのものを選択し、下
位の零信号との論理積をとることを意味している。ここ
で用いる下位の零信号と桁上げ信号を、その下位からの
桁上げがない場合の値を用いたのが（５）式で、桁上げ
がある場合の値を用いたのが（６）式である。桁上げ信
号についても、下位からの桁上げ信号がない場合は上位
の桁上げ信号の内、下位からの桁上げがない場合のもの
を、下位からの桁上げ信号がある場合は上位の桁上げ信
号の内、下位からの桁上げがある場合のものを選択す
る。下位からの桁上げ信号は、その下位からの桁上げが
ない場合の値を用いたのが（７）式で、桁上げがある場
合の値を用いたのが（８）式である。これらの４つの式
によって結合子のブロックでの零信号と桁上げ信号を生
成することができる。
【００１８】（４）式からわかるように、Ｃ１の値は必
ず１となるため、その後の選択器は必ず桁上げありの時
に固定されている。これを考慮して（６），（８）式を
書き直すと、 Ｚ１＝ＺＬ１＆ＣＬ１ （６’） Ｃ１＝ＣＨ１＝１ （８’） となる。このように、下位からの桁上げが１の時の桁上
げ信号は１となるため、結合するときにこの信号は必要
ない。
ず１となるため、その後の選択器は必ず桁上げありの時
に固定されている。これを考慮して（６），（８）式を
書き直すと、 Ｚ１＝ＺＬ１＆ＣＬ１ （６’） Ｃ１＝ＣＨ１＝１ （８’） となる。このように、下位からの桁上げが１の時の桁上
げ信号は１となるため、結合するときにこの信号は必要
ない。
【００１９】
【実施例】次に、本発明の実施例を図１から図７を用い
て説明する。
て説明する。
【００２０】図１は本発明の一実施例を示したものであ
る。ｎビットの２数Ａ，Ｂを上位ｎｈビットのＡＨ，Ｂ
Ｈと下位ｎｌビットのＡＬ，ＢＬに分割する。ＡＨ，Ｂ
Ｈをｎｈビットの零検出回路２に入力し零信号ＺＨ０，
ＺＨ１と桁上げ信号ＣＨ０，ＣＨ１を生成する。同時に
ｎｌビット零検出回路３を用いて、ＡＬ，ＢＬから零信
号ＺＬ０，ＺＬ１と桁上げ信号ＣＬ０，ＣＬ１を生成す
る。これらの信号を用いて、（５）から（８）式を実現
した回路である零検出信号合成回路１によって結合後の
零信号Ｚ０，Ｚ１と桁上げ信号Ｃ０，Ｃ１を生成する。
ここで、Ｚ０はＡ＋Ｂの零信号、Ｚ１はＡ＋Ｂ＋１の零
信号となる。減算はＢをビット毎反転して〜Ｂとし、Ａ
＋（〜Ｂ）＋１で求められるので、Ｚ１を零信号とすれ
ば良い。
る。ｎビットの２数Ａ，Ｂを上位ｎｈビットのＡＨ，Ｂ
Ｈと下位ｎｌビットのＡＬ，ＢＬに分割する。ＡＨ，Ｂ
Ｈをｎｈビットの零検出回路２に入力し零信号ＺＨ０，
ＺＨ１と桁上げ信号ＣＨ０，ＣＨ１を生成する。同時に
ｎｌビット零検出回路３を用いて、ＡＬ，ＢＬから零信
号ＺＬ０，ＺＬ１と桁上げ信号ＣＬ０，ＣＬ１を生成す
る。これらの信号を用いて、（５）から（８）式を実現
した回路である零検出信号合成回路１によって結合後の
零信号Ｚ０，Ｚ１と桁上げ信号Ｃ０，Ｃ１を生成する。
ここで、Ｚ０はＡ＋Ｂの零信号、Ｚ１はＡ＋Ｂ＋１の零
信号となる。減算はＢをビット毎反転して〜Ｂとし、Ａ
＋（〜Ｂ）＋１で求められるので、Ｚ１を零信号とすれ
ば良い。
【００２１】図２は零検出信号合成回路１の一構成例を
示す図である。選択器回路２１と論理積回路２５によっ
て（５）式の処理を、選択器回路２３と論理積回路２６
によって（６）式の処理を、また選択器回路２２によっ
て（７）式の処理を、選択器回路２４によって（８）式
の処理を行う。
示す図である。選択器回路２１と論理積回路２５によっ
て（５）式の処理を、選択器回路２３と論理積回路２６
によって（６）式の処理を、また選択器回路２２によっ
て（７）式の処理を、選択器回路２４によって（８）式
の処理を行う。
【００２２】図３は本発明の別の実施例である、１ビッ
トの零検出回路を示した図である。１ビットの２数ａ，
ｂを入力して、下位からの桁上げがないときの零信号Ｚ
０をａ，ｂの排他的反転論理和回路１１から求め、下位
からの桁上げがあるときの零信号Ｚ１をａ，ｂの排他的
論理和回路１２から求める。Ｃ０は（３）式に示した通
りａをそのまま出力している。また（４）式に示した通
り、論理１出力回路１３を用いてＣ１を１としている。
トの零検出回路を示した図である。１ビットの２数ａ，
ｂを入力して、下位からの桁上げがないときの零信号Ｚ
０をａ，ｂの排他的反転論理和回路１１から求め、下位
からの桁上げがあるときの零信号Ｚ１をａ，ｂの排他的
論理和回路１２から求める。Ｃ０は（３）式に示した通
りａをそのまま出力している。また（４）式に示した通
り、論理１出力回路１３を用いてＣ１を１としている。
【００２３】図４は本発明のさらに別の実施例を示した
ものである。（６’），（８’）式によれば、下位から
の桁上げ信号がある場合の桁上げ信号は必ず１であるた
め、その信号によって制御される選択器回路２３と２４
は値が固定されてしまい、不要である。また、この桁上
げ信号も不要である。よって図１のように４本の信号を
必要とせず、２本の零信号と１本の桁上げ信号の計３本
の信号でよい。そこで図４は、３本の信号で処理を行う
ような零検出信号合成回路４とｎｈビット零検出回路５
と、ｎｌビット零検出回路６からなる零検出回路であ
る。
ものである。（６’），（８’）式によれば、下位から
の桁上げ信号がある場合の桁上げ信号は必ず１であるた
め、その信号によって制御される選択器回路２３と２４
は値が固定されてしまい、不要である。また、この桁上
げ信号も不要である。よって図１のように４本の信号を
必要とせず、２本の零信号と１本の桁上げ信号の計３本
の信号でよい。そこで図４は、３本の信号で処理を行う
ような零検出信号合成回路４とｎｈビット零検出回路５
と、ｎｌビット零検出回路６からなる零検出回路であ
る。
【００２４】図５は零検出信号合成回路４の一構成例を
示す図である。選択器回路２１と論理積回路２５で
（５）式の処理を、論理積回路２６で（６’）式の処理
を、選択器回路２２で（７）式の処理を行っている。下
位からの桁上げ信号が１の時の桁上げ信号は不要なので
（８）式の処理に当たる部分はない。また、分割したブ
ロックからの桁上げ信号ＣＨ１がないため、論理１出力
回路２７でその代わりをしている。
示す図である。選択器回路２１と論理積回路２５で
（５）式の処理を、論理積回路２６で（６’）式の処理
を、選択器回路２２で（７）式の処理を行っている。下
位からの桁上げ信号が１の時の桁上げ信号は不要なので
（８）式の処理に当たる部分はない。また、分割したブ
ロックからの桁上げ信号ＣＨ１がないため、論理１出力
回路２７でその代わりをしている。
【００２５】図６にさらに別の一実施例を示す。下位か
らの桁上げがある場合の桁上げ信号が不要であるため、
図３に比べてＣ１の出力が削除されている。
らの桁上げがある場合の桁上げ信号が不要であるため、
図３に比べてＣ１の出力が削除されている。
【００２６】図７にさらに別の実施例を示す。入力とし
て、１ビットの２数ａ，ｂの他に、制御信号としてｏが
加えられている。桁上げ信号を生成するときに、加算の
時はａをそのまま出力とすればよく、減算の時はａ，ｂ
が一致しているか否かを検出すれば良いため、そのとき
１となるＺ０の信号を選択するようにすれば良い。そこ
で、桁上げ信号を０に固定して、必ずＺ０が選択される
ようにする。入力ｏには加算の時１を減算の時０を与え
れば、以上の処理が行える。この零信号検出器を用いれ
ば、加算と減算の両方に対応する零検出回路が作れる。
て、１ビットの２数ａ，ｂの他に、制御信号としてｏが
加えられている。桁上げ信号を生成するときに、加算の
時はａをそのまま出力とすればよく、減算の時はａ，ｂ
が一致しているか否かを検出すれば良いため、そのとき
１となるＺ０の信号を選択するようにすれば良い。そこ
で、桁上げ信号を０に固定して、必ずＺ０が選択される
ようにする。入力ｏには加算の時１を減算の時０を与え
れば、以上の処理が行える。この零信号検出器を用いれ
ば、加算と減算の両方に対応する零検出回路が作れる。
【００２７】
【発明の効果】本発明の零検出回路を使用すれば、加減
算の結果が零であるか否かを示す零信号を、与えられた
２数から直接求めることができるため、この零検出回路
を演算器と並列に設けることにより、演算器と並列に零
検出が行える。そのため演算器全体としての高速化が図
れる。また、２のべき乗のビット数の場合、ちょうど半
分に次々と分割できるため同じ回路が複数使えるため、
設計が楽である。
算の結果が零であるか否かを示す零信号を、与えられた
２数から直接求めることができるため、この零検出回路
を演算器と並列に設けることにより、演算器と並列に零
検出が行える。そのため演算器全体としての高速化が図
れる。また、２のべき乗のビット数の場合、ちょうど半
分に次々と分割できるため同じ回路が複数使えるため、
設計が楽である。
【図１】本発明の零検出回路の実施例を示す図である。
【図２】零検出信号合成回路を示す図である。
【図３】本発明の１ビット零検出回路の実施例を示す図
である。
である。
【図４】本発明の零検出回路の別の実施例を示す図であ
る。
る。
【図５】別の零検出信号合成回路を示す図である。
【図６】本発明の別の１ビット零検出回路の実施例を示
す図である。
す図である。
【図７】本発明の別の１ビット零検出回路の実施例を示
す図である。
す図である。
【図８】従来の零検出回路の一例を示す図である。
１ 零検出信号合成回路 ２ ｎｈビット零検出回路 ３ ｎｌビット零検出回路 ４ 零検出信号合成回路 ５ ｎｈビット零検出回路 ６ ｎｌビット零検出回路 １１ 排他的反転論理和回路 １２ 排他的論理和回路 １３ 論理１出力回路 １４ 論理和回路 ２１ 選択器 ２２ 選択器 ２３ 選択器 ２４ 選択器 ２５ 論理積回路 ２６ 論理積回路 ２７ 論理１出力回路 ３１ 演算器 ３２ 反転論理和回路
Claims (5)
- 【請求項１】任意ビットの２数の加減算結果が零か否か
を検出する零検出回路において、前記２数を上位と下位
に分割し、それぞれについて下位からの桁上げがない場
合と桁上げがある場合での、加減算の結果が零か否かを
示す零信号と桁上げの有無を示す桁上げ信号を求め、前
記下位の下位からの桁上げ信号のない場合の桁上げ信号
がない場合は、前記上位の下位からの桁上げがない場合
の零信号と下位の下位からの桁上げ信号がない場合の零
信号の論理積を前記２数の加減算結果の下位からの桁上
げがない場合の零信号とし、前記上位の下位からの桁上
げがない場合の桁上げ信号を前記２数の加減算結果の下
位から桁上げ信号がない場合の桁上げ信号とし、前記下
位の下位からの桁上げ信号がある場合の桁上げ信号がな
い場合は、前記上位の下位からの桁上げがない場合の零
信号と下位の下位からの桁上げ信号がある場合の零信号
の論理積を前記２数の加減算結果の下位からの桁上げが
ある場合の零信号とし、前記上位の下位からの桁上げが
ない場合の桁上げ信号を前記２数の加減算結果の下位か
ら桁上げ信号がある場合の桁上げ信号とし、前記下位の
下位からの桁上げ信号がない場合の桁上げ信号がある場
合は、前記上位の下位からの桁上げがある場合の零信号
と前記下位の下位から桁上げ信号がない場合の零信号の
論理積を前記２数の加減算結果の下位から桁上げがない
場合の零信号とし、前記上位の下位からの桁上げがある
場合の桁上げ信号を前記２数の加減算結果の下位からの
桁上げ信号がない場合の桁上げ信号とし、前記下位の下
位からの桁上げ信号がある場合の桁上げ信号がある場合
は、前記上位の下位からの桁上げがある場合の零信号と
前記下位の下位から桁上げ信号がある場合の零信号の論
理積を前記２数の加減算結果の下位から桁上げがある場
合の零信号とし、前記上位の下位からの桁上げがある場
合の桁上げ信号を前記２数の加減算結果の下位からの桁
上げ信号がある場合の桁上げ信号とすることを特徴とす
る零検出回路。 - 【請求項２】任意ビットの２数の加減算結果が零か否か
を検出する零検出回路において、前記２数を上位と下位
に分割し、それぞれについて下位からの桁上げがない場
合と桁上げがある場合での、加減算の結果が零か否かを
示す零信号と桁上げの有無を示す桁上げ信号を求め、前
記下位の下位からの桁上げ信号のない場合の桁上げ信号
がない場合は、前記上位の下位からの桁上げがない場合
の零信号と下位の下位からの桁上げ信号がない場合の零
信号の論理積を前記２数の加減算結果の下位からの桁上
げがない場合の零信号とし、前記上位の下位からの桁上
げがない場合の桁上げ信号を前記２数の加減算結果の下
位から桁上げ信号がない場合の桁上げ信号とし、前記下
位の下位からの桁上げ信号がある場合の桁上げ信号がな
い場合は、前記上位の下位からの桁上げがある場合の零
信号と下位の下位からの桁上げ信号がある場合の零信号
の論理積を前記２数の加減算結果の下位からの桁上げが
ある場合の零信号とし、前記下位の下位からの桁上げ信
号がない場合の桁上げ信号がある場合は、前記上位の下
位からの桁上げがある場合の零信号と前記下位の下位か
ら桁上げ信号がない場合の零信号の論理積を前記２数の
加減算結果の下位から桁上げがない場合の零信号とし、
前記２数の加減算結果の下位からの桁上げ信号がない場
合の桁上げ信号を論理１とし、前記下位の下位からの桁
上げ信号がある場合の桁上げ信号がある場合は、前記上
位の下位からの桁上げがある場合の零信号と前記下位の
下位から桁上げ信号がある場合の零信号の論理積を前記
２数の加減算結果の下位から桁上げがある場合の零信号
とすることを特徴とする零検出回路。 - 【請求項３】前記任意ビットの２数を上位と下位に分割
したそれぞれの零信号を求めることを特徴とする請求項
１または２記載の零検出回路。 - 【請求項４】１ビットの２数の排他的反転論理和を下位
からの桁上げがない場合の零信号とし、前記２数の排他
的論理和を下位からの桁上げがある場合の零信号とし、
前記２数の一方を桁上げ信号とすることにより、１ビッ
トの加減算の結果が零か否かを検出することを特徴とす
る１ビット零検出回路。 - 【請求項５】１ビットの２数の加減算の結果が零か否か
を検出する零検出回路において、加算の時は前記２数の
排他的反転論理和を下位からの桁上げがない場合の零信
号とし、前記２数の排他的論理和を下位からの桁上げが
ある場合の零信号とし、前記２数の一方を桁上げ信号と
し、減算の時は前記２数の排他的反転論理和を零信号と
し、桁上げ信号を桁上げ無しとすることを特徴とする１
ビット零検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34590591A JP3335653B2 (ja) | 1991-12-27 | 1991-12-27 | 零検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34590591A JP3335653B2 (ja) | 1991-12-27 | 1991-12-27 | 零検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181643A true JPH05181643A (ja) | 1993-07-23 |
| JP3335653B2 JP3335653B2 (ja) | 2002-10-21 |
Family
ID=18379791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34590591A Expired - Lifetime JP3335653B2 (ja) | 1991-12-27 | 1991-12-27 | 零検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335653B2 (ja) |
-
1991
- 1991-12-27 JP JP34590591A patent/JP3335653B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3335653B2 (ja) | 2002-10-21 |
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