JPH05181742A - ストアマージ制御方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】主記憶装置の同一アドレスに対するストアアク
セスが２つ連続した場合、２つのデータを１つにまとめ
て主記憶装置に書きこむストアマージに関し、ストアマ
ージの期間とケースを増してアクセス性能を向上する。 【構成】（先行フルストアアクセス）＋（後続パーシャ
ルストア）以外のストアアクセスの連続関係、及び先行
ストアアクセスのアドレスを有効として後続アクセスの
アドレスと比較させる先行アドレス有効信号の３条件が
成立した時にストアマージの動作を起動する。バイトマ
ークの場合は、先行アクセスのバイトマークをレジスタ
に保持し、後続のバイトマークとの論理和を取って再度
保持する。データのマージは、インキューカウンタをカ
ウントした後にデータキューに書きこみ、ストア起動時
にインキュカウンタをカウントせずにバイトマークの有
効ビットで指定させてバイトデータを書きこむ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置の同一アド
レスに対するストアアクセスが２つ連続した場合に、２
つのストアデータを主記憶制御装置を１つのストアデー
タにまとめるマージを行った後に主記憶装置に書き込む
ストアマージ制御方式に関する。主記憶制御装置（ＭＣ
Ｕ）で処理装置から主記憶装置に対するストアアクセス
を受けた場合、ストアアクセスの動作中に同じアクセス
アドレスに対するストアアクセスを続けて受ける場合が
ある。

【０００２】このような場合に、１つずつストアアクセ
スを２回実行するよりは、同一アドレスに対する２つの
ストアデータを１つにまとめるストアマージを行えば１
回のストアアクセスの実行で済み、主記憶装置のアクセ
ス性能を向上できる。しかし、ストアデータをマージす
るためにはポート毎にデータのマージ機構を必要とする
ためにハード量の増加を招き、またプライオリティキュ
ー等に一時的に保持されたリクエストのプライオリティ
獲得までの短い時間に後続するストアアクセスが得られ
なければマージできず、先行アクセスに許容されるマー
ジ有効期間が短いためマージできる機会が少なく、更
に、従来は頻度の少ないパーシャルストア同志のマージ
を対象としていたため、それほどの性能向上は期待でき
ず、この点の改善が望まれる。

【０００３】

【従来の技術】図２０は従来のストアマージ制御方式が
行われる主記憶制御装置の説明図である。図２０におい
て、主記憶制御装置１２に対しては、図示しないＣＰＵ
を含む処理装置１４Ａ〜１４Ｄが接続され、この内、処
理装置１４Ａ〜１４Ｃの３つはプリポート部１６，１８
を介して接続され、残りの処理装置１２Ｄは直接ポート
に接続される。

【０００４】処理装置からのストアアクセスは、プライ
オリティ回路部２０に対するリクエストと、ストアデー
タ部２２に対するストアデータ及びバイトマークＢＭに
分けられる。ストアマージはプリポート１６，１８に接
続した処理装置１４Ａ〜１４Ｃからのストアアクセスに
対し行われる。

【０００５】プリポート部１６はプライオリティ回路部
２０内のポートフルによるビジィ状態で受けたリクエス
トを一時的に保持するためリクエストキュー２４を備え
ている。ストアマージはプリポート部１６でリクエスト
を保持している期間をマージ有効期間として行う。また
マージの対象とするのはパーシャルストア同志としてい
る。

【０００６】主記憶装置１０のストアアクセスには、フ
ルストアとパーシャルストア（部分ストア）２種類があ
る。図２１（ａ）はフルストアを示したもので、主記憶
装置１０のアクセスアドレスのデータが例えば８バイト
（＝６４ビット）であったとすると、処理装置としての
ＣＰＵでは１バイト単位を最小単位としてストアアクセ
スでき、８バイトのストアデータの内の全バイトを有効
としたストアデータによるアクセスをフルストアとい
う。フルストアの場合には、主記憶装置１０のアクセス
アドレスにストアデータをそのまま書き込むことにな
る。

【０００７】図２１（ｂ）はパーシャルストアを示した
もので、ＣＰＵは８バイトのストアデータの中の斜線で
示す一部のバイトを有効データとしたストアデータによ
るアクセスを行う。このパーシャルストアの場合には、
主記憶装置１０のアクセスアドレスをフェッチしてフェ
ッチデータを求め、フェッチデータとストアデータ（パ
ーシャル）とのマージを行って得たストアデータを主記
憶装置１０のアクセスアドレスに書き込み、斜線で示す
部分のみを書き換えるパーシャルストアを行う。

【０００８】再び図１９を参照するに、プライオリティ
回路部２０はプリポート部１６と処理装置１４Ｄとの間
のプライオリティを採ってアクセスパイプライン部２６
に出力し、アクセスパイプライン２６の処理に応じて主
記憶インタフェース部２８から主記憶装置１０を制御す
る。プライオリティ回路部２０及びアクセスパイプライ
ン部２６の動作に同期してプリポート部１８からのスト
アデータ及びバイトマークＢＭはストアデータ２２のデ
ータマージ部３０でパーシャルストア同志のマージが行
われた後、データキュー３２に格納され、アクセスパイ
プライン部２６の所定のタイミングでデータキュー３２
から主記憶装置１０に送られてアクセスアドレスに書き
込まれる。

【０００９】尚、３４はロードデータ部であり、ロード
アクセスのリクエストを受けた際に、プライオリティ回
路部２０からアクセスパイプライン部２６にリクエスト
を送出して主記憶装置１０のアクセスアドレスからのデ
ータを読み出して処理装置１４Ａ〜１４Ｄ側に送るロー
ドアクセスを行う。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のストアマージ制御方式にあっては、ストアデ
ータ部２２にデータマージ部３０を設け、マージしたス
トアデータをデータキュー３２へ書込むようにしていた
ため、８バイトで１バイト単位に最大８バイトまでマー
ジ処理を行うデータマージ機構のハードウェア量が大き
く、回路大型化とコストアップを招いている。

【００１１】また従来のストアマージ制御方式は、マー
ジ回路を用いてできるパーシャルストアアクセス同志の
マージであったため、ストアマージできるケースが少な
く、アクセス性能の向上に十分に繋がらない問題があっ
た。更に従来のストアマージ制御方式は、プリポート部
１６で先行するストアアクセスを保持している期間しか
ストアマージができないため、ストアマージできるタイ
ミング期間が短く、ストアマージの機会が少ないために
処理性能の改善が不十分であった。

【００１２】本発明は、このような従来の問題点に鑑み
てなされたもので、ハードウェア量を増加することなく
ストアマージの期間及びケースを増して主記憶アクセス
性能を向上するようにしたストアマージ制御方式を提供
することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、主記憶装置１０、主記憶制御
装置１２および複数の処理装置１４を備えた情報処理装
置のストアマージ制御方式を対象とする。このようなス
トアマージ制御方式として本発明にあっては、主記憶制
御装置１２に、先行するストアアクセスのアクセスアド
レスを保持し、後続するストアアクセスのアクセスアド
レスと比較してアドレス一致を検出するアドレス一致検
出部１と、ストアアクセスが主記憶アクセスアドレスの
全てのデータを書き換えるフルストアか主記憶アクセス
アドレスの一部分を書き換えるパーシャルアクセスか判
定し、先行するストアアクセスと後続するストアアクセ
スの間に予め定めたフルストアとパーシャルストアとの
連続関係が得られたことを判定するストアアクセス判定
部２と、アドレス一致検出部１に保持された先行するス
トアアクセスのアクセスアドレスを有効として後続する
ストアアクセスのアドレスと比較させる先行アドレス有
効信号を出力する有効信号制御部３と、後続するストア
アクセスを受けた際にアクセスアドレスの一致、フルス
トアとパーシャルストアの所定の連続関係及び先行アド
レス有効信号の３条件が成立した時にストアマージの動
作を起動するストアマージ起動部４とを設ける。

【００１４】ストアマージ起動信号はバイトマークマー
ジ部５に与えられ、先行するストアアクセス及び後続す
るストアアクセスの各ストアデータの有効バイトを示す
バイトマークをマージする。同時にストアデータマージ
部６で先行するストアアクセス及び後続するストアアク
セスの各ストアデータをマージする。このストアマージ
が済むと、先行するストアアクセスのプライオリティが
プライオリティ回路部２０で取られた後の所定のタイミ
ングでアクセス実行部９がマージされたバイトマーク及
びストアデータを主記憶装置１０に書き込む。

【００１５】ここでストアアクセス判定部２は、 先行ストアアクセスがフルストアで後続ストアアクセ
スもフルストアとなる第１条件、 先行ストアアクセスがパーシャルストアで後続ストア
アクセスもパーシャルストアとなる第２条件、及び 先行ストアアクセスがパーシャルストアで後続ストア
アクセスがフルストアとなる第３条件、 主記憶装置１０のストアアクセス単位とＥＣＣ単位が
同一で、且つ先行ストアアクセスがフルストアで後続ス
トアアクセスがパーシャルストアとなる第４条件、及び 主記憶装置１０のストアアクセス単位に対しＥＣＣ単
位が小さく、且つ先行ストアアクセスが前記ストアアク
セス単位に一致するフルストアで後続ストアアクセスが
前記ＥＣＣ単位以外のパーシャルストアとなる第５条
件、 のいずれかが成立した場合に、ストアマージを行うスト
アアクセスの連続関係が得られたものと判定する。

【００１６】一方、ストアアクセス判定部２は、主記憶
装置１０のストアアクセス単位に対しＥＣＣ単位が小さ
く、且つ先行ストアアクセスがＥＣＣ単位のフルストア
で後続ストアアクセスがＥＣＣ単位以外のパーシャルス
トアとなる第６条件が成立した場合には、ストアマージ
を行うストアアクセスの連続関係が得られなかったもの
と判定する。

【００１７】具体的には、主記憶装置１０のストアアク
セス単位が８バイトでＥＣＣ単位が４バイトであり、且
つ先行ストアアクセスが４バイトフルストアで後続スト
アアクセスが４バイト以外のパーシャルストアとなる第
５条件が成立した場合には、ストアマージを行うストア
アクセスの連続関係が得られなかったものと判定する。

【００１８】ストアアクセス判定部２は、ストアアクセ
スのリクエストから得られたオペコードからフルストア
かパーシャルストアかを判定する。有効信号制御部３
は、先行アドレス有効信号のリセット制御に使用するリ
セットフラグをストアアクセスのリクエストで得られた
アクセスアドレス、オペコード及び制御フラグと共に伝
播させ、該リセットフラグが所定の伝播位置に達した時
に前記先行アドレス有効信号をリセットして先行ストア
アクセスとのマージ有効期間を終了させる。

【００１９】バイトマークマージ部５は、マージ起動信
号がない場合は現在の保持データを出力した後に入力デ
ータを保持し、マージ起動信号を受けた場合には現在の
保持データを出力すると同時に現在の保持データと入力
データとの論理和を取った論理和データを保持するバイ
トマークマージ回路７８をデータキューの入力段に設
け、データキューによるマージを不要としている。

【００２０】この場合、バイトマークマージ部５は、バ
イトマークの入力毎に１つカウントアップしてデータキ
ューにおけるバイトデータの格納位置を指定するインキ
ューカウンタを備え、マージ起動信号がない場合はイン
キューカウンタをカウントアップ後にバイトマークの全
ビットを入力して書込み、マージ起動信号を受けた場合
にはインキューカウンタをカウントアップせずにバイト
マークの全ビットを入力して書込むことになる。

【００２１】またバイトマークマージ部５は、データキ
ューでバイトマークのマージを行うこともでき、この場
合にはバイトマークマージ回路を単なるシフトレジスタ
とし、マージ起動信号がない場合はインキューカウンタ
をカウントアップした後にバイトマークをデータキュー
に入力して書込み、マージ起動信号を受けた場合には、
インキューカウンタをカウントアップせずにバイトマー
クの有効ビットのみをデータキューに入力して書込むよ
うにすればよい。

【００２２】更にストアデータマージ部６は、ストアデ
ータを一時的に格納するデータキューと、ストアデータ
を受ける毎に１つカウントアップしてデータキューにお
けるストアデータの格納位置を指定するインキューカウ
ンタを備え、マージ起動信号がない場合はインキューカ
ウンタをカウントアップした後に全バイトデータをデー
タキューに入力して書込み、マージ起動信号を受けた際
にはインキューカウンタをカウントアップすることなく
バイトマークの有効ビットで指定されるバイトデータの
みを入力して書込むことで連続する２つのストアデータ
をマージする。

【００２３】このためバイトマーク用及びストアデータ
用の各データキューに設けられるアウトキューカウンタ
は、カウントアップした後にデータキューの格納データ
を読出すように制御される。

【００２４】

【作用】このような構成を備えた本発明のストアマージ
制御方式によれば次の作用が得られる。まずストアデー
タのマージについてもバイトマークのマージと同様に、
ストアデータを一時的に格納するデータキューを使用し
て行うことから、ポート毎にマージ機構を設ける必要が
なく、マージ機構のハードウェア量を大幅に低減するこ
とになる。

【００２５】またストアマージを行う先行ストアアクセ
スと後続ストアアクセスの関係を （１）先行フルストアアクセス＋後続フルストアアクセ
ス （２）先行パーシャルストアアクセス＋後続パーシャル
ストアアクセス （３）先行パーシャルストアアクセス＋後続フルストア
アクセス に拡大することにより、ストアマージできるケースが増
え、主記憶装置に対するアクセス性能を向上できる。

【００２６】更に、従来はプリポート部に先行ストアア
クセスのリクエストが保持されている間しかマージがで
きなかったが、このマージ可能期間を少なくとも先行ス
トアアクセスのプライオリティが取得され、且つストア
データがストアされるまで延ばし、ストアマージ可能な
タイミングを長くしてストアマージできる頻度を高め、
主記憶装置のアクセス性能を向上させる。

【００２７】

【実施例】

［目次］ １．全体構成及び主記憶制御装置の構成 ２．ストアマージ制御の構成 ３．ストアマージを行うアクセス条件 ４．ストアマージの具体例 ５．ストアマーシしないケース ６．ストアマージに伴なうオペコードの書替え ７．ストアマージの起動条件 ８．バイトマークとストアデータのマージ処理 ９．データキューの制御 １０．ストアマージの動作 １１．バイトマークの他のマージ処理 １．全体構成及び主制御装置の構成 図２は本発明のストアマージ制御方式が適用される情報
処理装置の実施例構成図である。

【００２８】図２において、１０は主記憶装置（ＭＳ
Ｕ）、１２は主記憶制御装置（ＭＣＵ）であり、主記憶
制御装置１２に対してはＣＰＵ１４Ａを含む処理装置１
４Ｂ〜１４Ｄが接続されている。図３は図２の主記憶制
御装置１２の実施例構成図である。図３において、１６
はリクエスト用のプリポート部であり、この実施例にあ
ってはＣＰＵ１２Ａ，処理装置１２Ｂ，１２Ｃからのリ
クエストを受け付けている。プリポート部１６は装置側
からの主記憶装置１０に対するリクエストを受けると直
接またはリクエストキューを介してプライオリティ回路
部２０に出力する。

【００２９】プライオリティ回路部２０にはプリポート
部１６からのリクエストと処理装置１２Ｄからのリクエ
ストが与えられ、同時に２つのリクエストを受けると所
定の手順に従って一方のリクエストのプライオリティを
取ってアクセスパイプライン部２６に出力する。リクエ
スト用のプリポート部１６に対応してデータ用のプリポ
ート部１８が設けられる。プリポート部１８に対しても
ＣＰＵ１２Ａ，処理装置１２Ｂ，１２Ｃからのデータが
与えられる。プリポート部１８はリクエスト用のプリポ
ート部１６に同期してプライオリティ回路部２０に出力
されたリクエストに対応する装置のデータをストアデー
タ部２２に出力する。ストアデータ部２２にはプリポー
ト部１８からのデータと処理装置１２Ｄからのデータが
与えられている。

【００３０】ここで、ＣＰＵ１２Ａ及び処理装置１２Ｂ
〜１２Ｄからのデータとしては、ストアデータ及びスト
アデータの有効バイトを示すバイトマークＢＭが与えら
れる。この実施例において、ＣＰＵ１２Ａ及び処理装置
１２Ｂ〜１２Ｄからのストアデータは８バイトのデータ
長をもっており、ストアアクセスの際には８バイトの全
データをストアデータとするフルストアアクセスまたは
８バイトのうちの１〜７バイト分のバイトデータのみを
有効とするパーシャルストアアクセスが行われる。

【００３１】バイトマークＢＭはストアアクセスではオ
ール１となってストアデータの全バイトが有効であるこ
とを示し、またパーシャルストアアクセスでは有効バイ
トに対応するビットが１、有効でないバイトに対応する
ビットが０となる。プライオリティ回路部２０でプライ
オリティが取られたアクセスはアクセスパイプライン部
２６に投入され、パイプラインサイクルを通じてストア
アクセスまたはロードアクセスを実行する。

【００３２】即ち、アクセスパイプライン部２６の所定
サイクルで得られた制御信号を主記憶アドレスインタフ
ェース部２８を介して主記憶装置１０に供給し、ストア
アクセスであればストアデータ部２２からのバイトマー
ク及びストアデータをアクセスアドレスに書き込む。一
方、ロードアクセスであれば主記憶装置１０のアクセス
アドレスを指定してロードデータ部３４にデータを読み
出し、ロードアクセスのリクエストを発行したＣＰＵ１
２Ａまたは処理装置１２Ｂ〜１２Ｃのいずれかに対しロ
ードデータを送出する。

【００３３】主記憶装置１０に対するストアアクセスに
はフルストアアクセスとパーシャルストアアクセスがあ
り、図２１に示したようにフルストアアクセスはストア
データを主記憶装置１０のアクセスアドレスにそのまま
書き込むが、パーシャルストアアクセスにあっては、主
記憶装置１０のアクセスアドレスのデータを主記憶装置
１０の内部レジスタにフェッチしてストアデータとのマ
ージを行い、このマージにより得られたストアデータを
主記憶装置１０に書き込むようになる。このパーシャル
ストアアクセス時におけるマージは本発明のストアマー
ジ制御とは異なり、パーシャルストアアクセスにおいて
当然に行われるマージ処理である。 ２．ストアマージ制御の構成 図４は図３の主記憶制御装置１２に設けられる本発明の
ストアマージ制御のための回路部を取り出して示した実
施例構成図である。尚、図４の実施例にあっては、ＣＰ
Ｕ１２Ａからのストアアクセスの回路系統を代表して示
している。

【００３４】図４において、まずリクエスト用のプリポ
ート部１６にはＣＰＵ１２Ａからのリクエストを格納す
るリクエスト入力レジスタ３６が設けられる。リクエス
ト入力レジスタ３６に対するＣＰＵ１２Ａからのストア
アクセスによるリクエストは図５に示すフォーマット構
成を有する。図５において、Ｖはリクエストバリッドで
あり、リクエストが有効になったことを示す。次のＡＤ
Ｒは主記憶装置１０のアクセスアドレスであり、例えば
主記憶装置１０が１Ｇバイトであった場合には２〜２８
ビットにパリティ４ビットＰ０〜Ｐ３を加えたアドレス
データとなる。

【００３５】次のＯＰＣはオペコードであり、本発明の
ストアマージ制御にあっては、オペコードが０１００で
フルストアアクセスを示し、０１０１でパーシャルスト
アアクセスを示す。更に、ＣＦＬＧはコントロールフラ
グである。再び図４を参照するに、リクエスト入力レジ
スタ３６に続いてはプリポートレジスタ３８が設けられ
る。また、リクエスト入力レジスタ３６とプリポートレ
ジスタ３８との間にはプリポートリクエストキュー４０
が設けられる。プリポートリクエストキュー４０はこの
実施例にあっては８つの格納エリアに分かれており、プ
リポートレジスタ３８に先行リクエストが格納されてい
る場合にはプリポートリクエストキュー４０に後続する
リクエストを格納する。

【００３６】プリポートリクエストキュー４０の格納位
置はインキューカウンタで指定される。即ち、プリポー
トリクエストキュー４０にリクエストを格納した後にイ
ンキューカウンタを１つカウントアップし、このインキ
ューカウンタで指定されるプリポートリクエストキュー
４０の格納位置にリクエストを格納する。また、プリポ
ートレジスタ３８の先行リクエストがプライオリティ回
路部２０側に出力されてプリポートリクエストキュー４
０より保持している後続リクエストを出力する際には、
リクエストの出力の後にアウトキューカウンタを１つカ
ウントアップすることで行う。

【００３７】プリポートレジスタ３８にはリクエスト入
力レジスタ３６の出力とプリポートリクエストキュー４
０の出力が入力され、更に他の処理装置からの入力ポー
トレジスタ出力及びプリポートリクエストキュー出力が
同様に与えられ、従ってプリポートレジスタ３８はプリ
ポート部１６にリクエストの優先順位決定選択の機能も
併せて有する。

【００３８】プリポートレジスタ３８から出力されたＣ
ＰＵ１２Ａからのリクエストはプライオリティ回路部２
０のポートレジスタ４２に保持される。ポートレジスタ
４２の前段にはリクエストキュー４４が設けられてお
り、ポートレジスタ４２に先行するリクエストが保持さ
れているときには後続するリクエストはリクエストキュ
ー４４に格納される。

【００３９】ポートレジスタ４２のリクエストのプライ
オリティが取られてアクセスパイプライン２６に出力さ
れると、リクエストキュー４４の後続リクエストがポー
トレジスタ４２に送られ、次のプライオリティ取得を待
つ。アクセスパイプライン部２６は、この実施例にあっ
ては、例えば７サイクルＣＹＣ１〜ＣＹＣ７で構成され
るが、この内のサイクルＣＹＣ１、ＣＹＣ２及びＣＹＣ
７の３サイクル分のレジスタ４６，４８，１０８を示し
ている。次の主記憶アドレスインタフェース２８にはス
トアアクセスレジスタ（ＳＡＲ）１１０が設けられ、プ
ライオリティ回路部２０でリクエストのプライオリティ
が取得されてから８サイクル目にストアアクセスが実行
されることになる。

【００４０】再びプリポート部１６を参照するに、本発
明のストアマージ制御を実現するため、先行アクセスの
アクセスアドレスを格納する先行アクセスアドレスレジ
スタ５０が設けられる。先行アクセスアドレスレジスタ
５０にはリクエスト入力レジスタ３６からプリポートレ
ジスタ３８にリクエストを転送する際に、図５に示した
リクエストの中のアクセスアドレスＡＤＲがセットされ
る。

【００４１】先行アクセスアドレスレジスタ５０にはバ
リッドビットＶが設けられており、このバリッドビット
Ｖが１であれば先行アクセスアドレスレジスタ５０に格
納されたアクセスアドレスＡＤＲが本発明のストアマー
ジ制御において有効であることを示し、バリッドビット
Ｖが０であればストアマージの先行アクセスアドレスと
して無視することを意味する。

【００４２】先行アクセスアドレスレジスタ５０に続い
ては比較部５２が設けられる。比較部５２は先行アクセ
スアドレスレジスタ５０に格納された先行するアクセス
のアクセスアドレスＡＤＲ１とリクエスト入力レジスタ
３６に保持された後続するアクセスのリクエストで与え
られるアクセスアドレスＡＤＲ２とを比較し、２つのア
クセスアドレスＡＤＲ１とＡＤＲ２が一致したときに一
致出力をストアマージ起動部５４に与える。

【００４３】ここで、先行アドレスアクセスレジスタ５
０と比較部５２によって図１の原理説明図に示したアド
レス一致検出部１が構成される。また、プリポート部１
６には本発明のストアマージを行うパーシャルストアと
フルストアの連続関係を判別する回路部としてオペコー
ドレジスタ５６とアクセス判定部５８が設けられる。

【００４４】オペコードレジスタ５６はリクエスト入力
レジスタ３６からプリポートレジスタ３８にリクエスト
を転送するタイミング、即ち、先行アドレスアクセスの
セットタイミングに同期して図５に示したリクエストの
中のオペコードをセットする。このため、アクセス判定
部５８はリクエスト入力レジスタ３６に次のリクエスト
をセットした状態でオペコードレジスタ５６より１つ前
の先行アクセスのリクエストにおけるオペコードＯＰＣ
１と後続するリクエストのオペコードＯＰＣ２を受ける
ことになる。 ３．ストアマージを行うアクセス条件 図４のアクセス判定部５８は先行アクセスのオペコード
ＯＰＣ１と後続アクセスのオペコードＯＰＣ２からスト
アアクセスがパーシャルストアアクセスであるかフルス
トアアクセスであるかを判定し、次の５つの関係が得ら
れたときにストアマージ起動部５４に対しストアマージ
を行わせるための判別信号を出力する。 （１）先行フルストアアクセス＋後続フルストアアクセ
ス； （２）先行パーシャルストアアクセス＋後続パーシャル
ストアアクセス； （３）先行パーシャルストアアクセス＋後続フルストア
アクセス； （４）主記憶装置１０のストアアクセス単位とＥＣＣ単
位が同一；先行フルストアアクセス＋後続パーシャルス
トアアクセス； （５）主記憶装置１０のストアアクセス単位に対しＥＣ
Ｃ単位が小さい；ストアアクセス単位の先行フルストア
アクセス＋ＥＣＣ単位以外の後続パーシャルストアアク
セス；これに対し、主記憶装置のストアアクセス単位と
ＥＣＣ単位との間に （６）主記憶装置１０のストアアクセス単位に対しＥＣ
Ｃ単位が小さい；ストアアクセス単位の先行フルストア
アクセス＋ＥＣＣ単位以外の後続パーシャルストアアク
セス；の条件が成立した場合には、本発明にあってはス
トアマージを行わず、アクセス判定部５８はストアマー
ジのための判定信号を出力しないようにする。例えばス
トアアクセス単位が８バイトであり、ＥＣＣ単位が４バ
イトと小さい場合であり、先行ストアアクセスが４バイ
トフルストアであり、後続アクセスが４バイト意外の１
〜７ハイトのハーシャルストアの場合、ストアマージを
行わない。

【００４５】このストアマージを行わない理由は、先行
するストアアクセスのリクエストを追跡してオペコード
を変更しなければならないためである。換言すると、前
記（１）〜（５）については、先行ストアアクセスのオ
ペコードをマージを行っても変更する必要がないからで
ある。これは、ストアマージの動作においてバイトマー
ク及びストアデータについては先行アクセスのデータを
後続アクセスのデータでマスクする形で１つにまとめる
が、リクエストに関しては後続アクセスのリクエストを
捨てて先行アクセスのリクエストを生かせば良いことに
基づく。 ４．ストアマージの具体例 まず、前記（１）〜（４）の先行アクセスのリクエスト
におけるオペコードの変更を必要としない場合を図６，
図７、図８及び図９を参照して説明する。

【００４６】図６は前記（１）の（先行フルストアアク
セス）＋（後続フルストアアクセス）の場合のマージ処
理を示す。図６において、先行フルストアアクセスによ
り全バイトを有効とした先行ストアデータが得られ、
続いて同一アクセスアドレスをもつ後続フルストアアク
セスにより同じく全バイトを有効とした後続ストアデー
タが得られると、に示すように後続ストアデータ
で先行ストアデータをマスクする形でのマージが行わ
れ、１つのストアデータにまとめられる。

【００４７】ここで、先行ストアデータの先行リクエ
ストと後続ストアデータの後続リクエストについては
後続リクエストを捨てるだけで良く、従って、先行リク
エストがプライオリティ回路部２０、更にパイプライン
部２６と伝達され、のマージ処理により１つにまとめ
られたストアデータは先行リクエストのオペコードで示
すフルストアアクセスに従ってに示すように主記憶装
置１０に書き込まれる。

【００４８】図７は前記（２）の（先行パーシャルスト
アアクセス）＋（後続パーシャルストアアクセス）の場
合のマージ処理を示した説明図である。まず、先行パー
シャルストアアクセスにより一部のバイトを有効とした
先行ストアデータが得られ、続いてアクセスアドレス
を同一とする後続パーシャルストアアクセスにり他の一
部のバイトを有効とした後続ストアデータが得られ
る。

【００４９】このような２つのパーシャルストアデータ
につき、で本発明のマージ処理により後続ストアデー
タで先行ストアデータをマスクする形で１つのストアデ
ータに取りまとめる。一方、リクエストのマージについ
ては、先行パーシャルストアアクセスのリクエストを伝
搬させ、後続パーシャルストアアクセスのリクエストは
捨てることになる。このため、でマージしたストアデ
ータの主記憶装置１０に対するアクセスは先行パーシャ
ルストアアクセスのリクエストのオペコードで指定され
るパーシャルアクセスを行うことになる。

【００５０】即ち、でマージが済んだストアデータが
得られると主記憶装置１０のアクセスアドレスをでフ
ェッチしてフェッチデータを求め、このフェッチデータ
をストアデータの有効バイトでマスクする形でのパー
シャルストアアクセスにおけるマージを行って１つのス
トアデータにまとめ、で主記憶装置１０のアクセスア
ドレスに書き込む。

【００５１】図８は前記（３）の（先行パーシャルスト
アアクセス）＋（後続フルストアアクセスのマージ処理
を示した説明図である。図８において、まず先行パーシ
ャルストアアクセスで一部のバイトを有効とした先行ス
トアデータが得られ、続いて同じアクセスアドレスを
もつ後続フルストアアクセスにより全バイトを有効とし
た後続ストアデータが得られる。これにより本発明の
マージ条件が成立し、で後続ストアデータで先行スト
アデータをマスクする形で１つのストアデータに取りま
とめる。

【００５２】このとき先行パーシャルストアアクセスと
後続フルストアアクセスのリクエストのマージについて
は、先行パーシャルストアアクセスのリクエストを伝搬
させ、後続フルストアアクセスについては捨てる。従っ
て、のマージにより得られたストアデータの主記憶装
置１０に対するストアアクセスは先行パーシャルストア
アクセスのリクエストのオペコードで指定されるパーシ
ャルアクセスとなる。

【００５３】即ち、主記憶装置１０のアクセスアドレス
をでフェッチしてフェッチデータを求め、このフェッ
チデータをのマージで得られたストアデータでマスク
する形で１つのストアデータに取りまとめるのマージ
を行い、最終的にで主記憶装置１０のアクセスアドレ
スに書き込む。この図８における（３）の（先行パーシ
ャルストアアクセス）＋（後続フルストアアクセス）
は、結局は後続フルストアアクセスの全バイトを有効と
した後続ストアデータを主記憶装置１０のアクセスア
ドレスに書き込むことから、図６に示した先行及び後続
共にフルストアアクセスの場合と実質的に同じである。

【００５４】図８のケースでは、ストアデータそのもの
はフルストアアクセスによるデータであるが、ストアア
クセスについては先行ストアアクセスのパーシャルスト
アアクセスで行っていることになる。そのため、のフ
ェッチ処理分だけ図６のフルストアアクセスに比べ処理
は多くなるが、先行パーシャルストアアクセスのリクエ
ストのオペコードを変更する処理に比べるとフェッチ分
だけ余計になる方が簡単であり、結局はパーシャルアク
セスと同じであることから、図８に示す（３）の（先行
パーシャルストアアクセス）＋（後続フルストアアクセ
ス）は本発明のストアマージの対象としている。

【００５５】図９は前記（４）のストアアクセス単位と
ＥＣＣ単位が同一でオペコードの書き換えを必要としな
い（先行フルストアアクセス）＋（後続パーシャルスト
アアクセス）のマージ処理を示した説明図である。図９
において、先行フルストアアクセスにより全バイトを有
効とした先行ストアデータが得られ、続いて同一アク
セスアドレスをもつ後続パーシャルストアアクセスによ
り一部のバイトを有効とした後続ストアデータが得ら
れると、に示すように後続ストアデータで先行スト
アデータをマスクする形でのマージが行われ、１つの
ストアデータにまとめられる。

【００５６】ここで、先行ストアデータの先行リクエ
ストと後続ストアデータの後続リクエストについては
後続リクエストを捨てるだけで良く、従って、先行リク
エストがプライオリティ回路部２０、更にパイプライン
部２６と伝達され、のマージ処理により１つにまとめ
られたストアデータは先行リクエストのオペコードで示
すフルストアアクセスに従ってに示すように主記憶装
置１０に書き込まれる。 ５．ストアマージしないケースとその理由 図１０は前記（６）のストアアクセス単位とＥＣＣ単位
が異なり、オペコードの書き換えを必要とする（先行フ
ルストアアクセス）＋（後続パーシャルストアアクセ
ス）のマージ処理を示した説明図である。

【００５７】いま主記憶装置１０のストアアクセス単位
が８バイトであり、誤り訂正制御のためのＥＣＣコード
を作るＥＣＣ単位が４バイトであった場合、フルストア
には、 ８バイトフルストア ４バイトフルストア の２種類が存在することになり、バイトマークにより４
バイト又は８バイトの切換えを行う。

【００５８】ここで先行アクセスが４バイトフルストア
で、後続アクセスが４バイトフルストアを除く１〜７バ
イトのパーシャルストアであった場合、ストアマージを
行った後にストアするバイトは、異なるＥＣＣ単位にス
トアする可能性があり、先行アクセスのオペコードの書
き換えが必要となる。図１０について具体的に説明する
と次のようになる。

【００５９】まず先行フルストアアクセスにより上位４
バイトを有効とした４バイトフルストアの先行ストアデ
ータが得られ、続いて同じアクセスアドレスをもつ後
続パーシャルストアアクセスにより一部のバイトを有効
とした後続ストアデータが得られると、先行ストアデ
ータを後続ストアデータの有効バイトでマスクする
形で１つのストアデータにまとめるのマージ処理が行
われる。

【００６０】一方、のマージ処理により得られたスト
アデータはパーシャルストアデータであるため、主記憶
装置１０に異なるＥＣＣ単位にストアする可能性があ
り、先行する４バイトフルストアのオペコードを書き換
える必要がある。従って、先行フルストアアクセスと後
続パーシャルストアアクセスの各リクエストのマージに
ついては、先行フルストアアクセスのリクエストを伝搬
させた後、後続パーシャルストアアクセスが得られた段
階で後続パーシャルストアアクセスのリクエストを捨て
ると同時に、既に伝搬している先行フルストアアクセス
を見つけてそのオペコードをフルストアアクセスからパ
ーシャルストアアクセスに切替える必要がある。このリ
クエストマージにおけるオペコードの書き換えをで示
す。

【００６１】このため、のマージで１つにまとめられ
たストアデータの主記憶装置１０に対するストアアクセ
スは、で書き替えられたオペコードで指定されるパー
シャルストアアクセスとなる。即ち、主記憶装置１０の
アクセスアドレスからのフェッチによりフェッチデー
タを求め、このフェッチデータをのマージで得られた
ストアデータの有効バイトでマスクする形でパーシャル
ストアアクセスにおけるマージをで行ってストアデー
タを求め、で主記憶装置１０のアクセスアドレスに書
き込む。

【００６２】尚、先行ストアデータが８バイトフルスト
アとなるケース（５）については、図９の場合と全く同
じでオペコードを換える必要はない。 ６．ストアマージに伴なうオペコードの書替え 図１０におけるのオペコードの書き替え、即ちリクエ
ストのマージはプリポートリクエストキュー４０で行う
場合とリクエストを伝搬させながらオペコードを書き替
える場合の２つの方法がある。

【００６３】図１１はプリポートリクエストキュー４０
でオペコードを書き替える場合の説明図である。今、プ
リポートリクエストキュー４０に先行フルストアアクセ
スのリクエストＲＱ１が格納され、この状態でリクエス
ト入力レジスタ３６に後続パーシャルストアアクセスの
リクエストＲＱ２がセットされたとする。尚、ポートレ
ジスタ３８は更に先行するリクエストがセットされた状
態にあるものとする。

【００６４】次のサイクルでは、プリポートリクエスト
キュー４０のインキューカウンタ６０をカウントアップ
した後に１つカウントダウンしてリクエスト入力レジス
タ３６の後続リクエストキューＲＱ２をリクエストキュ
ー４０に書き込む。即ち、後続リクエストキューＲＱ２
のプリポートリクエストキュー４０の格納につき、イン
キューカウンタ６０の現在値を用いずに先行リクエスト
ＲＱ１を書き込んだときの値に置き換えて先行リクエス
トＲＱ１の格納位置と同じ位置に後続リクエストＲＱ２
を格納する。

【００６５】これによって、先行リクエストＲＱ１は後
続リクエストＲＱ２に置き替えられるが、両者で異なる
のはオペコードだけであることから、実質的に先行リク
エストキューＲＱ１のオペコードをフルストアアクセス
からパーシャルストアアクセスに書き替えたことにな
る。しかしながら、このようなプリポートリクエストキ
ュー４０を用いたオペコードの書き替えにあっては、先
行リクエストＲＱ１を書き込んだインキューカウンタ６
０の値を記憶し、且つ置き換える処理サイクルが１サイ
クル増加する。このため、オペコードの書き替え処理中
に後続するアクセスがきた場合、これをセットするレジ
スタがないため、新たに増設ポートレジスタ１００を設
けなければならない。このため、ハードウエア量が増加
し、またインキューカウンタ６０についても置き換え動
作を行わなければならないため、制御が繁雑になる。

【００６６】図１２はプリポートリクエストキュー４０
に格納されていた先行リクエストＲＱ１がアウトキュー
カウンタ６２のカウントアップにより発進された後にリ
クエスト入力レジスタ３６に後続リクエストＲＱ２が得
られた状態でのオペコードの書き替えを示した説明図で
ある。図１２において、プリポートリクエストキュー４
０に格納されていた先行リクエストＲＱ１がアウトキュ
ーカウンタ６２のカウントアップにより発進されてプリ
ポートレジスタ３８，リクエストキュー４０、更にポー
トレジスタ４２と伝搬していく過程でリクエスト入力レ
ジスタ３６に後続リクエストＲＱ２が得られたとする。

【００６７】既に伝搬している先行リクエストＲＱ１の
オペコードを書き替えるためには先行リクエストＲＱ１
を常に追跡し、後続リクエストＲＱ２が得られたときに
先行リクエストＲＱ２を検出すると同時に先行リクエス
トＲＱ１のオペコードをフルストアアクセスからパーシ
ャルストアアクセスに書き替える処理を行う。この図４
に示すプリポートリクエストキュー４０から発信させた
先行リクエストＲＱ１の追跡とそのオペコードの書き替
えには、相当複雑な制御とハードウエアが必要となる。

【００６８】以上のような理由により、図１０に示した
オペコードの書き替えを伴う（６）の（ＥＣＣ単位の先
行フルストアアクセス）＋（後続パーシャルストアアク
セス）については、本発明のストアマージの対象から除
外する。 ７．ストアマージの起動条件 再び図４を参照してプリポート部１６の先行アクセスア
ドレスレジスタ５０に設けたバリッドビットＶの制御を
説明する。このバリッドビットＶは図１の原理説明図に
示した有効信号制御部３に対応するバリッド制御部６４
により行われる。

【００６９】図１３は図４のバリッド制御部の一実施例
を示した実施例構成図であり、セット信号を作り出すＯ
Ｒ回路６５と、リセット信号を作り出すＯＲ回路６６
と、ＯＲ回路６５の出力によりセットされＯＲ回路６６
の出力によりリセットされるＲＳフリップフロップ６８
を備える。ＲＳフリップフロップ６８の出力は図４の先
行アクセスアドレスレジスタ５０のバリッドビット、即
ち先行アドレス有効信号Ｖとなる。

【００７０】このバリッド制御部６４のセット信号Ｓ
１，Ｓ２で決まる先行アドレス有効信号Ｖのセット条件
は次のようになる。 （１）先行アドレス有効信号Ｖがオフで且つストアアク
セスがあった場合； （２）先行アドレス有効信号Ｖがオンで且つ異なるアド
レスのストアアクセスがあった場合；次にリセット信号
Ｒ１，Ｒ２で決まる先行アドレス有効信号Ｖのリセット
条件は次のようになる。 （１）リセットフラグがパイプライン部２６のサイクル
２のレジスタ４８より入力した場合； （２）先行アクセスアドレスレジスタ５０に保持されて
いるアドレスと同一アドレスのフェッチアクセスを受け
た場合；ここで、リセット条件の（１）はストアマージ
の有効期間の終了を意味する。またリセット条件（２）
については、先行するストアアクセスが後続する同一ア
ドレスのフェッチアクセスで見えることを保証するため
であり、この場合には先行アドレス有効信号Ｖをリセッ
トしてストアマージを行わないようにする。

【００７１】更に、先行アドレス有効信号Ｖのリセット
条件（１）で使用するリセットフラグを説明すると次の
ようになる。図４のバリッド制御部６４にあっては、ア
クセスによるリクエストが伝搬するプリポート部１６の
プリポートリクエストキュー４０とプリポートレジスタ
３８、またプライオリティ回路部２０のポートレジスタ
４２とリクエストキュー４４、更にアクセスパイプライ
ン２６のストアマージの終了までのサイクル１，２のレ
ジスタ４６，４８のそれぞれにつき、先行アドレス有効
信号Ｖのリセット制御に使用するリセットフラグを伝搬
させるためのフラグレジシスタ７０を設けている。

【００７２】このフラグレジスタ７０は、ストアマージ
の対象となる先行ストアアクセスによるリクエストにつ
いてはリセットフラグを伝搬させ、アクセスパイプライ
ン２６の２サイクル目のレジスタ４８に設けたフラグレ
ジスタ７０からリセットフラグが検出られたとき、スト
アマージ期間の終了を判別して先行アドレス有効信号Ｖ
をリセット制御する。このフラグレジスタ７０に格納さ
れるリセットフラグの消去条件は次の２つである。 （１）先行アクセスアドレスレジスタ５０に保持されて
いるアドレスと異なるアドレスのストアアクセスがあっ
た場合； （２）先行アクセスアドレスレジスタ５０に保持されて
いるアドレスと同一アドレスのフェッチアクセスがあっ
た場合；このリセットフラグ消去条件（１）は、先行ア
クセスのアクセスアドレスと後続アクセスのアクセスア
ドレスが異なった場合であり、この場合には当然にスト
アマージは行わないことからリセットフラグを消去し、
このリクエストがアクセスパイプライン部２６のレジス
タ４８に伝搬しても、フラグレジスタ７０よりリセット
フラグが得られないようにする。

【００７３】また、リセットフラグ消去条件（２）は、
前述した先行アドレス有効信号Ｖのリセット条件（２）
と同じであり、リセット条件（２）ではフェッチアクセ
スに対し先行アドレス有効信号Ｖをリセットした後、こ
れに加えてフェッチアクセスに対応するリセットフラグ
を消去し、フラグレジスタ７０を通じてフェッチアクセ
スのリクエストと共にリセットフラグが伝搬しないよう
にしている。即ち、先行ストアアクセスに続く同一アド
レスのフェッチアクセスでマージを行わないようにして
いる。

【００７４】以上の説明による比較部５２からのアドレ
ス一致出力、アクセス判定部５８による前記（１）〜
（３）のフルストアとパーシャルストアの組合せの判定
出力、更にバリッドビットのオンによる先行アドレス有
効信号の３条件が成立するとストアマージ起動部５４よ
り起動信号がプリポート部１８及びストアデータ部２２
に出力され、データ側のマージ処理が行われる。 ８．バイトマークとストアデータのマージ処理 プリポート部１８及びストアデータ部２２におけるデー
タ側のマージ処理はＣＰＵ１２Ａから送られてきたバイ
トマークＢＭとストアデータに分けて行われる。

【００７５】バイトマークＢＭは図１４に示すように、
バイトマーク信号線７２によって得られる。この実施例
にあっては、ＣＰＵ１２Ａより８バイトでフルストアと
なるストアデータが８バイトバス７４を通じて送られて
くることから、バイト数８に対応してバイトマーク信号
線７２は図示のように８本設けられる。尚、実際にはパ
リティ用の信号線を１本加えた９本の信号線となる。

【００７６】ＣＰＵ１２ＡからのバイトマークＢＭはデ
ータレジスタ７６にセットされ、一方、８バイトのスト
アデータはデータレジスタ８６にセットされる。図１５
はバイトマークとストアデータの対応関係を示した説明
図である。まず図１５（ａ）のフルストアにあっては、
ストアデータの８つのバイトＢ０〜Ｂ７は全て有効デー
タとなることから、対応するバイトマークＢＭのｂ０〜
ｂ７ビットはオール１となる。

【００７７】一方、図１５（ｂ）のパーシャルストアに
あっては、例えばストアデータのＢ５〜Ｂ７の３バイト
が有効バイトであったとすると、バイトマークの対応す
るｂ５〜ｂ７ビットが１でそれ以外のビットｂ０〜ｂ４
は０となる。このようにバイトマークはストアデータの
有効バイトの位置を示すこととなり、バイトマークを見
ることによってもフルストアかパーシャルストアか知る
ことができるが、本発明にあっては、リクエスト側でス
トアマージを起動することから、バイトマークによらず
オペコードからフルストアかパーシャルストアかを判別
している。

【００７８】再び図４を参照して、まずバイトマーク側
とデータ側を説明する。ＣＰＵ１２Ａからのバイトマー
クはバイトマーク入力レジスタ７６にセットされた後、
プリポート部１６のリクエスト側の伝搬に同期してバイ
トマークマージレジスタ７８、バイトマークレジスタ８
０、８２、更にデータキュー８４と伝搬される。

【００７９】プリポート部１８の２サイクル目に設けた
バイトマークマージレジスタ７８に対してはストアマー
ジ起動部５４より起動信号が与えられている。この起動
信号がオフのときバイトマークマージレジスタ７８は入
力したバイトマークをそのまま転送する。これに対しス
トアマージ起動部５４より起動信号を受けると、先行ス
トアアクセスのバイトマークに後続ストアアクセスのバ
イトマークを加算した論理和データとするマージ処理を
行ってストアデータ部２２に出力する。

【００８０】ストアデータ部２２のバイトマークレジス
タ８０はプリポート部１６の処理サイクルに続くＴ３サ
イクルのレジスタとして設けられ、また、バイトマーク
レジスタ８２は次のＴ４サイクルのレジスタとして設け
られる。即ち、バイトマーク入力レジスタ７６とデータ
入力レジスタ８６はリクエスト側の入力レジスタ３６に
対応して最初にＣＰＵ等の処理装置より入力するレジス
ダある。バイトマークマージレジスタ７８、バイトマー
クレジスタ８０、８２はデータレジスタ８８，９０，９
２に対応している。このためデータとバイトマークは４
サイクルの固定タイミングでデータキュー８４，９４に
入力される。

【００８１】アクセスパイプライン部２６のサイクルが
進んで主記憶装置１０に対するアクセス実行が行われる
と、対応するバイトマークとデータがデータキュー８
４、９４から読み出され、バイトマークレジスタ１０
０，１０２及びデータレジスタ９６，９８を介して主記
憶装置１０に書き込まれる。データキュー８４，９４に
は共通にインキューカウンタ１０４とアウトキューカウ
ンタ１０６が設けられ、データキュー８４、９４の書込
み制御と、インキューカウンタ１０４とアウトキューカ
ウンタ１０６の制御はデータキュー制御部１１２により
行われる。

【００８２】データキュー制御部１１２は、ストアマー
ジ起動信号が得られない場合は、インキューカウンタ１
０４をカウントアップした後にインキューカウンタ１０
４の値で指定されるデータキュー８４，９４の各位置に
バイトデータ及びデータを書き込む。即ち、バイトマー
クについては、バイトマークの全ビットのライトイネー
ブルＷＥをオンにしてバイトマークをデータキュー８４
に書き込む。またデータについては、バイトマークの有
効ビット１に対応するライトイネーブルＷＥのみをオン
にしてデータキュー９４にデータを書き込む。これはバ
イトマークの有効ビット１以外に対応するデータは、主
記憶装置１０では無効なデータとして扱われるためであ
る。

【００８３】これに対しストアマージ起動信号が得られ
た場合には、インキューカウンタ１０４をカウントアッ
プせずにデータキュー８４，９４における先行するバイ
トマーク及びストアデータの格納位置と同じ位置に書き
込む。この場合、バイトマークのデータキュー８４に対
する書き込みは、マージ起動信号が得られない場合と同
様に、バイトマークの全ビットのライトイネーブルＷＥ
をオンにしてバイトマークをデータキュー８４に書き込
む。これはバイトマークについてはプリポート部１８の
バイトマークマージレジスタ７８で既にマージ処理が済
んでいるからである。

【００８４】これに対しデータキュー９４については、
バイトマークの有効ビット１に対応するデータバイトの
ライトイネーブルＷＥのみをオンとして後続するストア
データを先行するストアデータと同じ格納位置に書き込
んでマージ処理を行う。データキュー８４，９４に格納
されたストアデータの出力はアウトキューカウンタを１
つカウントアップした後にデータを取り出すようにな
る。これはインキューカウンタ１０４でカウントアップ
した後にデータを入力することに対応している。

【００８５】このように本発明のマージ制御では、通
常、データを入力した後にカウントアップさせているイ
ンキューカウンタを、カウントアップした後にデータを
入力するという特殊な使い方によってデータキューによ
るマージ処理を可能とし、データキューの入力段に従来
設けていたデータマージ回路を不要にしたものである。 ９．データキューの制御 図１６は図４のデータキュー制御部１１２の実施例構成
図である。

【００８６】図１６において、インキューカウンタ１０
４に対するカウントアップ信号＋ＩＮＱ ＣＴＵＰ Ｃ
ＯＰＹはラッチ回路１１４、ＡＮＤ回路１１６、インバ
ータ１１８、ＯＰコードレジスタ３６ａ、ＯＰコードデ
コーダ１２０、ＯＲ回路１２２、ラッチ回路１２４，１
２６でなる回路部で作り出される。ラッチ回路１１４に
は入力レジスタ３６のセットタイミングＴ１でリクエス
トのバリッドビットがラッチされる。インバータ１１８
は図４のストアマージ起動部５４の出力を反転する。Ｏ
Ｐコードレジスタ部３６ａは図３６の入力レジスタ３６
のＯＰコードのセット部分を取り出して示している。

【００８７】ＡＮＤ回路１１６は、バリッドビットが
１、ストアマージ起動信号がオフ、アクセスがパーシャ
ルストア又はフルストアという３条件の成立で出力を１
とする。ＡＮＤ回路１１６の出力はラッチ回路１２４の
Ｔ２サイクルにおけるラッチでカウントアップ信号＋Ｉ
ＮＱ ＣＴ ＵＰとなり、次のラッチ回路１２６はＴ３
サイクルにおけるラッチでインキューカウンタ１０４に
対しカウントアップ信号＋ＩＮＱ ＣＴＵＰ ＣＯＰＹ
として出力され、次のＴ４サイクルでインキューカウン
タ１０４をカウントアップした後に次のＴ５サイクルで
データキュー８４，９４への書き込みが行われる。また
ストアマージ信号が得られた時にはカウントアップ信号
＋ＩＮＱ ＣＴＵＰ ＣＯＰＹは０であり、インキュー
カウンタ１０４のカウントアップは行われない。

【００８８】ストアデータ用のデータキュー９４に対す
るライトイネーブル信号＋ＷＥ３はバイトマークレジス
タ１２８，１３０及び１３２で作り出される。バイトマ
ークレジスタ１２８にはＴ２サイクルでバイトマーク入
力レジスタ７６に保持したバイトマークがセットされ、
Ｔ３，Ｔ４サイクルでバイトマークレジスタ１３０，１
３２と順次シフトされ、データキュー９４に対しバイト
マークの有効ビット１のみをオンとしたイネーブル信号
＋ＷＥ３として出力する。

【００８９】更に、バイトマーク用のデータキュー８４
に対するライトイネーブル信号＋ＷＥ１３は、ラッチ１
１４からのバリッドビットをラッチ１３４，１３６，１
３８で順次シフトしてバイトマークの全てビットのライ
トイネーブルをオンする共通イネーブル信号＋ＷＥ１３
として出力する。図１６は図４のデータキュー制御部１
１２に設けられるアウトキューカウンタ１０６の制御部
の実施例構成図であり、アクセスパイプライン部２６の
３サイクルＣＹＣ３のレジスタ１４０、ＯＰコードデコ
ーダ１４２、ＯＲ回路１４４、ＡＮＤ回路１４６、ラッ
チ回路１４８，１５０で構成される。即ち、３サイクル
目のレジスタ１４０のバリッドビットとＯＰコードから
ストアアクセスを判別してラッチ回路１４８に４サイク
ル目ＣＹＣ４のタイミングでビット１となるカウントア
ップ信号＋ＯＵＴＱ ＣＴＵＰをラッチし、次の５サイ
クル目ＣＹＣ５でラッチ回路１５０にラッチしてアウト
キューカウンタ１０６に対しカウントアップ信号＋ＯＵ
ＴＱ ＣＴＵＰ ＣＯＰＹとして出力する。 １０．ストアマージの動作説明 図１８は本発明のストアマージの動作を示したタイミン
グチャートである。このタイミングチャートにあって
は、クロックサイクルのＴ１〜Ｔ１１についてはストア
マージ無しの場合のストアアクセスを示し、Ｔ１３〜Ｔ
２３についてはストアマージ有りの場合のアクセスを示
している。

【００９０】まず、クロックサイクルＴ１〜Ｔ１１のス
トアマージ無しの場合のストアアクセスを説明する。サ
イクルＴ１で入力ポート３６にストアアクセスによるリ
クエスト、即ちストアリクエスト１がセットされ、続い
てサイクルＴ２でプリポートレジスタ３８に送られる。
このサイクルＴ１にあっては、図４のバリッド制御部６
４によりバリッドビットＶのセット条件が検出され、次
のＴ２サイクルで先行アクセスアドレスレジスタ５０の
バリッドビッドＶにセットされる。

【００９１】一方、Ｔ２サイクルからはストアリクエス
トＲＱ１と共にリセットフラグが伝搬し、Ｔ３サイクル
でプライオリティポート４２に伝搬し、プライオリティ
が取られてＴ４サイクルでパイプラインのサイクル１に
入る。本発明にあっては、パイプラインのサイクルＣＹ
Ｃ１とＣＹＣ２についてリセットフラグを設けている。
このリセットフラグはストアアクセスリクエストＲＱ１
と同期してＴ４サイクルでリセットフラグがセットされ
る。次のＴ５サイクルのパイプラインサイクルＣＹＣ２
でもリセットフラグがセットされる。

【００９２】このパイプラインサイクルのサイクルＣＹ
Ｃ２でリセットフラグがオンであるとバリッド制御部６
４は先行アドレス有効信号Ｖをオフとする。即ち、先行
アドレス有効信号がオンしているＴ２〜Ｔ５の４サイク
ルの期間がストアマージ有効期間となり、この有効期間
に同一アドレスの後続ストアアクセスが来なければスト
アマージは行われない。

【００９３】一方、バイトマークＢＭについてはＴ１サ
イクルでストアリクエストＲＱ１と同時にバイトマーク
入力レジスタ７６にセットされる。Ｔ２サイクルでは先
行アクセスアドレスレジスタ５０のバリッドビットがオ
フであるので、ストアマージ起動信号がオフとなり、入
力のバイトマークＢＭ１がバイトマークマージ回路７８
にそのままセットされ保持される。更にＴ３サイクルで
は、バイトマークレジスタ８０にシフトし、Ｔ４サイク
ルではバイトマークレジスタ８４にシフトする。Ｔ４サ
イクルではデータキューインキューカウンタ１つカウン
トアップし、同時にライトイネーブルＷＥ１をオンする
ことでデータキューにバイトマークＢＭ１の全ビットを
書込む。

【００９４】次に、ストアデータについては、バイトマ
ークＢＭ１と同様、Ｔ１〜Ｔ４サイクルの処理を通じて
データレジスタ８６〜９２を介して最終的にデータキュ
ー９４に格納される。この場合にも、データキュー９４
にストアデータＤ１を書込む前にインキューカウンタを
１つカウントアップしている。一方、パイプラインに投
入されたリクエストキューはパイプラインのサイクル６
のタイミングでデータキュー８４，９４のアウトキュー
カウンタＯＵＴＱのカウントアップが行われ、次のサイ
クル７のタイミングでデータキュー８４，９４に格納さ
れているバイトマークＢＭ１及びストアデータＤ１が読
み出され、Ｔ１１サイクルで主記憶装置に対するストア
実行が行われる。

【００９５】次に、ストアマージの処理を説明する。こ
のストアマージについては、Ｔ１３サイクルで先行する
ストアアクセスのストアリクエストＲＱ２が得られ、先
行するストアリクエストＲＱ２により先行アドレス有効
信号ＶがオンとなっているＴ１４〜Ｔ１７サイクルまで
のストアマージ有効期間の中のＴ１７サイクルで同じア
クセスアドレスをもつストアアクセスによるストアリク
エストＲＱ３が得られた状態を示す。

【００９６】先行するストアリクエストＲＱ２について
は、ストアマージ無しの場合と同じであるが、Ｔ１７サ
イクルで同一アドレスの後続ストアリクエストＲＱ３が
得られると、ストアマージ起動部５４よりストアマージ
起動信号が出力され、バイトマーク及びストアデータの
マージ処理が行われる。また、ストアリクエストＲＱ３
については、ストアリクエストＲＱ３のマージはストア
リクエストＲＱ３を捨てて伝搬させないようにする。

【００９７】ストアマージ起動信号をＴ１７サイクルで
受けたバイトマーク側は、Ｔ１４サイクルで保持されて
いる先行するストアリクエストＲＱ２のバイトマークＢ
Ｍ２に後続するストアリクエストＲＱ３のバイトマーク
ＢＭ３を加算するバイトマークのマージ、即ち、保持し
ているバイトマークＢＭ２と新たに入力されるバイトマ
ークＢＭ３の論理和を取るマージ処理を行い、このマー
ジを行ったバイトマークはＴ１９，Ｔ２０サイクルと伝
搬し、Ｔ２１でデータキュー８４に格納される。

【００９８】一方、ストアデータについては、先行する
ストアデータＤ２はＴ１７サイクルでデータキュー９４
に格納される。このときの格納位置はＴ１５サイクルか
らＴ１６に移行する際に１から２にカウントアップされ
たインキューカウンタＩＮＱ＝２で指定される。後続す
るストアデータＤ３については、Ｔ２１サイクルでデー
タキュー９４に格納されるが、本来、インキューカウン
タＩＮＱをカウントアップするＴ１８サイクルからＴ１
９サイクルについては、Ｔ１７サイクルでストアマージ
起動信号が得られているため、インキューカウンタＩＮ
ＱをカウントアップせずにＩＮＱ＝２としたまま先行ス
トアデータＤ２の格納位置に書き込むことでストアデー
タのマージを行う。

【００９９】パイプラインのサイクル７が済むとＴ２３
サイクルでストア実行となり、アウトキューカウンタＯ
ＵＴＱを１つカウントアップすることでデータキュー８
４から出力されたバイトマーク及びデータキュー９４か
ら出力されたストアデータを主記憶装置１０に書き込む
ようになる。 １１．バイトマークの他のマージ処理 図１９は図４の実施例におけるバイトマークマージ回路
部の他の実施例を示した実施例構成図であり、この実施
例にあっては、バイトマークのマージ処理をデータキュ
ー８４で行うようにしたことを特徴とする。

【０１００】図１９において、Ｔ２サイクルが図４では
バイトマークマージレジスタ７８であったものが、この
実施例では単なるバイトマークレジスタ７８ａに変更さ
れている。データキュー８４は図４のストアデータ用の
データキュー９４と同様にしてバイトマークのマージ処
理を行う。このためストアマージが起動された場合は、
データキュー制御部１１２からのライトイネーブル信号
として、バイトマークの有効ビット１のみをオンとした
ライトイネーブル信号が与えられる。

【０１０１】具体的には、図１６の実施例におけるスト
アマージが起動されない場合は、ラッチ１３８よりの＋
ＷＥ１３を使用し、ストアマージが起動された場合は、
バイトマークレジスタ１３２からのライトイネーブル信
号＋ＷＥ３をデータキュー８４に対しても使用する。即
ち、＋ＷＥ１３と＋ＷＥ３をストアマージ起動信号によ
り作成した制御信号により切り替えた＋ＷＥ信号を供給
する。

【０１０２】尚、上記の実施例は８バイトストアデータ
を対象としたストアマージ制御を例にとるものであった
が、データバイト数は必要に応じて適宜に定めることが
できる。

【０１０３】

【発明の効果】以上説明してきたように本発明によれ
ば、ストアデータのマージを行うハードウェアを低減で
き、また、ストアマージとなるフルストアとパーシャル
ストアの組合せを増やすことでストアマージの機会を増
やし、更にプライオリティが取られた後までまでストア
マージを可能とするようにストアマージのタイミングを
長くとることができ、ストアマージが頻繁に行われるこ
とで主記憶装置に対するアクセス性能をより一層向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明のストアマージ制御が適用される情報処
理装置の構成図

【図３】図２の主記憶制御装置の実施例構成図

【図４】本発明のストアマージ制御を行う主記憶制御装
置の回路部を示した実施例構成図

【図５】ストアアクセスによるリクエストのフォーマッ
ト構成図

【図６】ケース（１）の（先行フルトスア）＋（後続フ
ルストア）の説明図

【図７】ケース（２）の（先行パーシャルトスア）＋
（後続パーシャルストア）の説明図

【図８】ケース（３）の（先行パーシャルトスア）＋
（後続フルストア）の説明図

【図９】ケース（４）の（先行フルトスア）＋（後続パ
ーシャルストア）の説明図

【図１０】ストアマージを行わないケース（６）の（先
行フルトスア）＋（後続パーシャルストア）の説明図

【図１１】図１０のケース（６）でオペコードをリクエ
ストキューで書替える説明図

【図１２】図１０のケース（６）でキューから発進済み
のリクエストのオペコードを書替える説明図

【図１３】図４のバリッド制御部の実施例構成図

【図１４】ＣＰＵから送られるバイトマークの説明図

【図１５】バイトマークとストアデータの対応説明図

【図１６】図４のデータキュー制御部の実施例構成図

【図１７】図４のデータキュー制御部内のアウトキュー
カウンタ制御部分の実施例構成図

【図１８】本発明のストアマージ制御を示したタイミン
グチャート

【図１９】図４のバイトマークのマージ処理の他の実施
例を示した実施例構成図

【図２０】従来のストアマージ制御方式が行われる主記
憶制御装置の説明図

【図２１】フルストアとパーシャルストアの説明図

【符号の説明】 １：アドレス一致検出部 ２：ストアアクセス判別部 ３：有効信号制御部 ４：ストアマージ起動部 ５：バイトマークマージ部 ６：ストアデータマージ部 １０：主記憶装置（ＭＳＵ） １２：主記憶制御装置（ＭＣＵ） １４，１４Ｂ〜１４Ｄ：処理装置 １４Ａ：ＣＰＵ １６：プリポート部（リクエスト用） １８：プリポート部（データ用） ２０：プライオリティ回路部 ２２：ストアデータ部 ２６：アクセスパイプライン部 ２８：主記憶アドレスインタフェース部 ３４：ロードデータ部 ３６：リクエスト入力レジスタ ３８：プリポートレジスタ ４０：プリポートリクエストキュー ４２：プライオリティポートレジスタ ４４：リクエストキュー ４６，４８，１０８，１４０：レジスタ ５０：先行アクセスアドレスレジスタ ５２：比較部 ５４：ストアマージ起動部 ５６：オペコードレジスタ ５８：アクセス判別部 ６０：インキューカウンタ ６２：アウトキューカウンタ ６４：バリッド制御部 ６５，６６：ＯＲ回路 ６８：ＲＳフリップフロップ ７０：フラグレジスタ ７２：バイトマーク信号線 ７４：８バイトデータバス ７６：バイトマーク入力レジススタ ７８：バイトマークマージレジスタ ８０，８２，１００，１０２：バイトマークレジスタ ８６，８８，９０，９２，９６，９８：データレジスタ ８４，９４：データキュー １０４：インキューカウンタ １０６：アウトキューカウンタ １１０：ストアアクセスレジスタ（ＳＡＲ） １１２，１１２ａ：データキュー制御部 １１４，１２４，１２６，１３４，１３６，１３８，１
４８，１５０ ：ラッチ回路 １１６，１４６：ＡＮＤ回路 １１８：インバータ １２０，１４２：ＯＰコードデコーダ １２２，１４４：ＯＲ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】主記憶装置１０、主記憶制御装置１２およ
   び複数の処理装置１４を備えた情報処理装置に於いて、 前記主記憶制御装置１２に、 先行するストアアクセスのアクセスアドレスを保持し、
   後続するストアアクセスのアクセスアドレスと比較して
   アドレス一致を検出するアドレス一致検出部１と、 ストアアクセスが主記憶アクセスアドレスの全てのデー
   タを書き換えるフルストアか主記憶アクセスアドレスの
   一部分を書き換えるパーシャルアクセスか判定し、先行
   するストアアクセスと後続するストアアクセスの間に、 先行ストアアクセスがフルストアで後続ストアアクセ
   スもフルストアとなる第１条件、 先行ストアアクセスがパーシャルストアで後続ストア
   アクセスもパーシャルストアとなる第２条件、 先行ストアアクセスがパーシャルストアで後続ストア
   アクセスがフルストアとなる第３条件、及び 主記憶装置１０のストアアクセス単位とＥＣＣ単位が
   同一で、且つ先行ストアアクセスがフルストアで後続ス
   トアアクセスがパーシャルストアとなる第４条件、 主記憶装置１０のストアアクセス単位に対しＥＣＣ単
   位が小さく、且つ先行ストアアクセスが前記ストアアク
   セス単位に一致するフルストアで後続ストアアクセスが
   前記ＥＣＣ単位以外のパーシャルストアとなる第５条
   件、 のいずれかが成立した場合には、ストアマージを行うス
   トアアクセスの連続関係が得られたものと判定するスト
   アアクセス判定部２と、 前記アドレス一致検出部１に保持された先行するストア
   アクセスのアクセスアドレスを有効として後続するスト
   アアクセスのアドレスと比較させる先行アドレス有効信
   号を出力する有効信号制御部３と、 後続するストアアクセスを受けた際に前記アクセスアド
   レスの一致、フルストアとパーシャルストアの所定の連
   続関係及び先行アドレス有効信号の３条件が成立した時
   にストアマージの動作を起動するストアマージ起動部４
   と、 ストアマージ起動を受けて先行するストアアクセス及び
   後続するストアアクセスの各ストアデータの有効バイト
   を示すバイトマークをマージするバイトマークマージ部
   ５と、 ストアマージ起動を受けて先行するストアアクセス及び
   後続するストアアクセスの各ストアデータをマージする
   ストアデータマージ部６と、 先行するストアアクセスのプリオリティがプライオリテ
   ィ回路部２６で取られた後の所定タイミングでマージさ
   れたバイトマーク及びストアデータを主記憶装置１０に
   書き込むアクセス実行部９と、を備えたことを特徴とす
   るストアマージ制御方式。
2. 【請求項２】請求項１記載のストアマージ制御方式にお
   いて、 前記ストアアクセス判定部２は、主記憶装置１０のスト
   アアクセス単位に対しＥＣＣ単位が小さく、且つ先行ス
   トアアクセスが前記ＥＣＣ単位のフルストアで後続スト
   アアクセスが前記ＥＣＣ単位以外のパーシャルストアと
   なる第６条件が成立した場合には、ストアマージを行う
   ストアアクセスの連続関係が得られなかったものと判定
   することを特徴とするストアマージ制御方式。
3. 【請求項３】請求項２記載のストアマージ制御方式にお
   いて、 前記ストアアクセス判定部２は、主記憶装置１０のスト
   アアクセス単位が８バイトでＥＣＣ単位が４バイトあ
   り、且つ先行ストアアクセスが４バイトフルストアで後
   続ストアアクセスが４バイト以外のパーシャルストアと
   なる第６条件が成立した場合には、ストアマージを行う
   ストアアクセスの連続関係が得られなかったものと判定
   することを特徴とするストアマージ制御方式。
4. 【請求項４】請求項１記載のストアマージ制御方式に於
   いて、 前記ストアアクセス判定部２は、ストアアクセスのリク
   エストから得られたオペコードからフルストアかパーシ
   ャルストアかを判定することを特徴とするストアマージ
   制御方式。
5. 【請求項５】請求項１記載のストアマージ制御方式に於
   いて、 前記有効信号制御部３は、先行アドレス有効信号のリセ
   ット制御に使用するリセットフラグをストアアクセスの
   リクエストで得られたアクセスアドレス、オペコード及
   び制御フラグと共に伝播させ、該リセットフラグが所定
   の伝播位置に達した時に前記先行アドレス有効信号をリ
   セットして先行ストアアクセスとのマージ有効期間を終
   了させることを特徴とするストアマージ制御方式。
6. 【請求項６】請求項１記載のストアマージ制御方式に於
   いて、 前記バイトマークマージ部５は、マージ起動信号がない
   場合は現在の保持データを出力した後に入力データを保
   持し、マージ起動信号を受けた場合には現在の保持デー
   タを出力すると同時に現在の保持データと入力データと
   の論理和を取った論理和データを保持するバイトマーク
   マージ回路７８をデータキューの入力段に設け、データ
   キューによるマージを不要としたことを特徴とするスト
   アマージ制御方式。
7. 【請求項７】請求項６記載のストアマージ制御方式に於
   いて、 前記バイトマークマージ部５は、バイトマークの入力毎
   に１つカウントアップしてデータキューにおけるバイト
   データの格納位置を指定するインキューカウンタを備
   え、マージ起動信号がない場合はインキューカウンタを
   カウントアップ後にバイトマークの全ビットを入力して
   書込み、マージ起動信号を受けた場合にはインキューカ
   ウンタをカウントアップせずにバイトマークの全ビット
   を入力して書込むことを特徴とするストアマージ制御方
   式。
8. 【請求項８】請求項１記載のストアマージ制御方式に於
   いて、 前記バイトマークマージ部５は、バイトマークの入力毎
   に１つカウントアップしてデータキュにおけるバイトデ
   ータの格納位置を指定するインキューカウンタを備え、
   マージ起動信号がない場合はインキューカウンタをカウ
   ントアップした後にバイトマークをデータキューに入力
   して書込み、マージ起動信号を受けた場合には、インキ
   ューカウンタをカウントアップせずにバイトマークの有
   効ビットのみをデータキューに入力して書込み、データ
   キューにおいてバイトマークのマージ処理を行うことを
   特徴とするストアマージ制御方式。
9. 【請求項９】請求項１記載のストアマージ制御方式に於
   いて、 前記ストアデータマージ部６は、ストアデータを一時的
   に格納するデータキューと、ストアデータを受ける毎に
   １つカウントアップしてデータキューにおけるストアデ
   ータの格納位置を指定するインキューカウンタを備え、
   マージ起動信号がない場合はインキューカウンタをカウ
   ントアップした後に全バイトデータをデータキューに入
   力して書込み、マージ起動信号を受けた際には前記イン
   キューカウンタをカウントアップすることなくバイトマ
   ークの有効ビットで指定されるバイトデータのみを入力
   して書込むことで連続する２つのストアデータをマージ
   することを特徴とするストアマージ制御方式。
10. 【請求項１０】請求項７、請求項８及び請求項９記載の
    ストアマージ制御方式に於いて、 前記データキューはアウトキューカウンタを備え、該ア
    ウトキューカウンタをカウントアップした後にデータキ
    ューの格納データを読出すことを特徴とするストアマー
    ジ制御方式。