JPH05181745A - 二次レベルキャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵに関する平均キャッシュメモリ待ち時
間を短縮する。 【構成】 一次レベルキャッシュを有するＣＰＵと共に
使用し、ＣＰＵバスのその一次レベルキャッシュと主メ
モリバスとの間に位置し、キャッシュ読取り／書込みメ
モリと、メモリバス制御装置と、キャッシュ制御装置と
を具備する二次レベルキャッシュメモリシステムを開示
する。キャッシュ制御装置の好ましい実施例は、マイク
ロプロセッサシステムにおけるデータの一貫性と、ＣＰ
Ｕとメモリバスとの並行動作と、読取りに関して最も近
い時点で使用した方法の予測を利用する制御装置タグア
レイとデータアレイにおける並行ルックアップと、ＣＰ
Ｕ／主メモリライトスルー能力と、メモリバスサイクル
要求のパイプライン化とを維持する手段として、スヌー
ピングを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、マイクロプロ
セッサの分野に関し、特にコンピュータシステムにおい
て中央処理装置（ＣＰＵ）のキャッシュと、主メモリと
の間のメモリ階層のレベルを表す二次レベルキャッシュ
メモリに関する。

【０００２】

【従来の技術】歴史的に見れば、マイクロプロセッサ技
術への要求はＤＲＡＭやＴＬＬ／プログラマブルロジッ
クなどの支援技術より速い速度で増してきている。近
年、この不釣合いは一層顕著になっており、次のような
状況を生んでいる。まず第１に、マイクロプロセッサの
クロック速度は標準支援論理のクロック速度に急速に近
付き、場合によってはそれを追い抜いている。加えて、
命令ごとのクロック数は急速に減少しているので、メモ
リには非常に大きいな帯域幅という要求が課されること
になる。ＲＩＳＣアーキテクチャなどの新しいデザイン
では、同じ量の作業を実行するために尚一層大きなメモ
リ帯域幅が必要とされている。双対プロセッサや多重プ
ロセッサなどの装置による直接メモリアクセス（ＤＭ
Ａ）の必要があるときには、メモリの帯域幅要求はさら
に悪化する。最後に、新しい製品が市場にでる速度は増
しており、そのため、上記の状況は全て悪化してきてい
る。

【０００３】このような傾向が現れた結果、システムを
いかに設計するかということに影響を及ぼし続ける性能
上の重大な障害が２つ明らかになった。性能を制限する
１要素であるメモリの帯域幅は、既に、数多くのマイク
ロプロセッサシステムにいおてキャッシュメモリの使用
を余儀なくさせている。たとえば、Ｉｎｔｅｌ Ｃｏｒ
ｐｏｒａｔｉｏｎ製造の８０３８６^TM世代のマイクロプ
ロセッサでは、キャッシュメモリの利用はごく一般的で
ある。また、Ｉｎｔｅｌの８０４８６^TMプロセッサとｉ
８６０^TM（ｉ８６０ＸＰ^TMともいう）プロセッサは、性
能向上のために、オンチップキャッシュを含む。将来の
世代において性能向上を支援するためには、メモリ階層
（一次キャッシュ、二次キャッシュ、ＤＲＡＭアーキテ
クチャなど）の一層の変更が要求されることは明らかで
ある。（Ｉｎｔｅｌ、８０３８６、８０４８６、ｉ８６
０及びｉ８６０ＸＰ^TMは全てＩｎｔｅｌ Ｃｏｒｐｏｒ
ａｔｉｏｎの商標である。）

【０００４】性能に対するもう１つの障害はクロック速
度と、入出力（Ｉ／Ｏ）タイミングである。マイクロプ
ロセッサのクロック速度（そして、その結果としてのＩ
／Ｏタイミング）を増加させ続けるために必要とされる
出資をシステム中のあらゆる素子について維持できない
ことが明らかになっている。そのような出資ができたと
しても、数多くいると思われる売り手と協調してゆくこ
とのスケジュールの衝突によって、そのようなアーキテ
クチャは容易に競合できないものになってしまう。周波
数スケーリングの問題をシステム素子のサブセットに隔
離するための非同期インタフェースの利用が、それらの
要因によって既に余儀なくされている。将来、所望の性
能レベルに到達するために、より一層厳密に管理される
仕様を土台として高速ＣＰＵインタフェースを設計しな
ければならなくなることは明らかである。

【０００５】従来の技術の１例として、Ｉｎｔｅｌの８
０３８５キャッシュＳＲＡＭメモリは従来の方式の典型
的なものである。まず第１に、８０３８５に類似するＳ
ＲＡＭアレイと関連する主な欠点の１つは、ＣＰＵイン
タフェースとメモリインタフェースの双方で平行動作を
支援できないことである。すなわち、読取り／書込み記
憶アレイをアクセスするたびに、１つのデータのみが転
送されるにすぎない。そのため、たとえば、８０４８６
に結合した場合、１回のキャッシュ行読取り動作は４回
の別個の転送を要求する。言いかえれば、各キャッシュ
行を得るためにはＳＲＡＭアレイを繰返しアクセスしな
ければならず、それにより、メモリインタフェースで利
用できるクロックは厳しく制限されてしまう。あるい
は、幅広のＳＲＡＭのバンクを対応する外部マルチプレ
クサと共に採用することも可能であろうが、複雑さは増
し、コスト高になることを覚悟しなければならない。

【０００６】従来のキャッシュメモリに共通するもう１
つの欠点は、あらゆる転送を同期しなければならないこ
とである。言いかえれば、メモリバスからキャッシュに
データが到達するときに、そのデータをＣＰＵバスに転
送できるようになる前に、マイクロプロセッサとの間に
ハンドシェークを発生させなければならないのである。
メモリバスから取入れるべき次のデータセグメントにつ
いて、このプロセスを繰返すことが必要である。尚、こ
れを言いかえれば、単に、メモリバスとＣＰＵバスとの
間のデータの転送が同期動作を要求するということを表
している。ＣＰＵのクロック速度が増すにつれて、その
ような動作はコンピュータシステムの性能に重大な負担
を与えることになる。

【０００７】本発明は、多重プロセッサシステムの二次
レベルキャッシュメモリシステムの中で採用される統合
形キャッシュ制御装置を開示する。この装置は、本発明
の譲受人に譲渡された名称「Ｉｎｔｅｇｒａｔｅｄ Ｃ
ａｃｈｅ ＳＲＡＭ Ｄａｔａ Ｐａｔｈ」の同時係属
出願に記載されているようなキャッシュメモリと、二次
レベルキャッシュ制御装置を同様に本発明の譲受人に譲
渡された名称「Ｓｅｃｏｎｄ Ｌｅｖｅｌ Ｍｅｍｏｒ
ｙ Ｂｕｓ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ」の同時
係属出願に記載されているような広範囲にわたるメモリ
バスプロトコルに適応させるメモリバス制御装置（ＭＢ
Ｃ）、並びにＩｎｔｅｌ ８０４８６又はｉ８６０ＸＰ
^TMプロセッサと共に協動すべきものである。

【０００８】

【発明が解決しようとする課題】従って、本発明の１つ
の目的は、関連するＣＰＵと協動して、コンピュータシ
ステム全体の性能を向上させる目的で前記の欠点を克服
するキャッシュ制御装置、キャッシュメモリ装置及びメ
モリバス制御装置を提供することである。本発明の別の
目的は、局所キャッシュメモリによりサービスできる全
てのＣＰＵアクセスをサービスすることにより、ＣＰＵ
と主メモリバスとの間にゲートウェイを設け、それによ
り、メモリバスのトラフィックを減らし、要求されるメ
モリバス帯域幅を縮小することである。本発明の別の目
的は、ＣＰＵバスと主メモリバスの結合を解除して、Ｃ
ＰＵを主メモリバスを介して通常達成できるより速い速
度で効率良く動作させることである。

【０００９】本発明の別の目的は、タグ及び行状態の割
当てを含む主制御素子になることである。本発明の別の
目的は、ＣＰＵに対する上記の結合解除を実行しなが
ら、待ち状態なしでキャッシュメモリに対するＣＰＵア
クセスをサーブすることである。本発明の別の目的は、
ＣＰＵバス要求を完全に処理すると共に、アクセスがメ
モリバスを要求するときにはメモリバスと協調すること
である。

【００１０】本発明の別の目的は、クリティカルタイミ
ングの衝撃を最小限に抑えるように区分された正しいデ
ータをＣＰＵに提供するために、ヒットとミスの双方に
際してキャッシュメモリデータ経路を制御することであ
る。本発明のさらに別の目的は、ＣＰＵに関する平均キ
ャッシュメモリ待ち時間を短縮するために、最も近い時
点で使用した（ＭＲＵ）経路法則の予測に基づいてキャ
ッシュメモリ経路セレクタスイッチを動的に制御するこ
とである。

【００１１】本発明の別の目的は、多重プロセッサシス
テムにおいてデータの一貫性を得るために、他の装置が
メモリバスを使用している間にメモリバススヌープ動作
を制御することである。これは、この明細書で説明する
ような二次レベルキャッシュの一貫性を含むと共に、内
包の原理に基づいて、ＣＰＵ装置に統合されている一次
キャッシュをも含む。本発明のさらに別の目的は、広範
囲にわたるメモリバス転送プロトコル及びキャッシュ一
貫性プロトコルを支援するために、メモリバスアクセス
中にサイクルアドレスを駆動し且つサイクル状態、制御
属性及びＭＢＣに対する応答を提供することである。

【００１２】

【課題を解決するための手段】本発明の上記の目的及び
その他の目的に従って、一実施例において、ＣＰＵと、
ＣＰＵバスと両方向セットアソシエイティブキャッシュ
メモリと、メモリバス制御装置と、関連するメモリバス
を含めた主メモリとを具備する二次キャッシュメモリシ
ステムの制御装置を実現する集積回路を開示する。キャ
ッシュ制御装置はＣＰＵバスインタフェースと、ラッチ
を含めたメモリバスアドレス経路と、メモリバス待ち行
列と、メモリバス制御装置インタフェースと、スヌープ
ラッチと、キャッシュディレクトリと、キャッシュメモ
リインタフェースとをさらに具備する。本発明は以下の
詳細な説明と、本発明の好ましい実施例を示す添付の図
面から理解されるであろう。尚、ここに示す実施例は単
に理解を助ける説明のために挙げられているにすぎず、
本発明をその特定の実施例に限定するものとして解釈さ
れてはならない。

【００１３】

【実施例】

Ａ．はじめに 二次キャッシュシステムの制御装置を実現する集積回路
を説明する。以下の説明中、本発明の好ましい実施例を
完全に理解させるために、特定のバイト数、ビット数、
装置数などの特定の事項を数多く詳細に挙げるが、それ
らの特定の詳細な事項がなくとも本発明を実施しうるこ
とは当業者には自明であろう。また、本発明を無用にあ
いまいにするのを避けるために、周知の回路を詳細に示
さずブロック線図の形態で示した。

【００１４】本発明を説明してゆく中で、ある特定のＣ
ＰＵアーキテクチャ及び／又はＩｎｔｅｌ８０４８６マ
イクロプロセッサ、ｉ８６０ＸＰ^TMマイクロプロセッサ
などの特定のマイクロプロセッサの型と関連させた本発
明によるキャッシュ制御装置の利用を頻繁に挙げる。そ
のような実現形態は、単に、本発明の一般に好ましい実
施例を反映しているにすぎない。本発明で具現化する概
念を他の型のプロセッサ及び他のアーキテクチャにも適
用できるか又は拡張して良いことを理解すべきである。
さらに、本発明を説明する中で、一般に好ましい実施例
に特有の信号名に言及する。それらの信号については、
本文の中でそれぞれ説明してある。それらの特定の信号
名を挙げることを本発明の趣旨の限定であると解釈して
はならない。

【００１５】Ｂ．二次キャッシュシステムの概要 データキャッシュの使用は局所性の原理に基づいてい
る。この原理は、ある１つの項目を参照した場合、その
項目はそのすぐ後に再び参照されがちである（すなわ
ち、時間の上での局所性）ということを認めている。同
様に、ある１つの項目を参照した場合、その近傍の項目
がすぐその後に参照されがちである（すなわち、空間的
局所性）。従って、キャッシュメモリを使用する原理
は、頻繁に使用される情報に対し効率良くアクセスし、
それにより、処理速度を増すことである。

【００１６】図１は、本発明の基礎を成す二次キャッシ
ュシステムのブロック線図である。基本キャッシュシス
テムは、一般に好ましい実施例ではＩｎｔｅｌ８０４８
６又はｉ８６０ＸＰ^TMマイクロプロセッサのいずれかで
あるＣＰＵ１０と、キャッシュメモリ１３とを含み、キ
ャッシュメモリ１３は、キャッシュ制御装置１２及びメ
モリバス制御装置（ＭＢＣ）１１と共に、ＣＰＵバス１
４とメモリバス１５との間のゲートウェイを構成してい
る。ブロック１２，１３から成るキャッシュサブシステ
ムにより局所的にサービスできるＣＰＵアクセスの全て
は、メモリバストラフィックから除去される。従って、
局所サイクル（キャッシュをヒットするが、メモリバス
サイクルを要求しないＣＰＵサイクル）はメモリバス１
５には全く見えない。これにより、多重処理システムに
頻繁に要求されるメモリバス帯域幅の縮小が実現され
る。

【００１７】以下にさらに詳細に説明するが、二次キャ
ッシュシステムの別の重要な機能はＣＰＵバス１４と、
メモリバス１５との迅速な結合解除を行うことである。
図１のシステムは、非常に高い周波数（たとえば、７５
０ＭＨｚ）に至るまで待ち時間なしの状態でＣＰＵ１０
をサービスすると同時に、低速のメモリバスサイクルを
ランさせるために必要な結合解除を実行するように最適
化されている。

【００１８】メモリバス１５は、通常、３２ビット幅、
６４ビット幅又は１２８ビット幅のいずれかである。こ
れは、８０４８６マイクロプロセッサの場合には３２ビ
ット幅であるＣＰＵバスに匹敵する。従って、図１の二
次キャッシュシステムはＣＰＵバスの幅以上のメモリバ
ス幅を容易に支援する。ＣＰＵのバス幅より狭いメモリ
バス幅は外部バッファの使用により支援可能である。

【００１９】キャッシュ制御装置１２は二次キャッシュ
システムの主制御素子を構成し、タグと、信号線状態と
を含み、アクセス、ヒット又はミスに関する決定を実行
する（ＭＥＳＩプロトコルの変形に基づいて）。キャッ
シュ制御装置１２はＣＰＵバス要求を完全に制御し、ア
クセスがメモリバス１５の制御を要求するときにはＭＢ
Ｃ１１と協調する。キャッシュ制御装置１２はヒット
と、ミスの双方についてキャッシュスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）１３のデータ経路をさら
に制御して、正しいデータをＣＰＵに提供する。これ
は、最も近い時点で使用されたもの（ＭＲＵ）予測メカ
ニズム及びアクセスコンテンションに基づいて待ち状態
を動的に追加する。ＭＲＵメカニズムは時間的局所性を
利用する。詳細にいえば、ある１セットの最も近い時点
で使用されたものは再び使用される確率が最も高い。Ｍ
ＲＵの逆をいえば、同じ理由によって、置換えるべきも
のを選択するために近い時点で最も使用されないもの
（ＬＲＵ）を使用することになる。キャッシュ制御装置
１２は、キャッシュミスに際して、ＭＢＣ１１に対しサ
イクル要求を実行すると共に、メモリバス１５にアドレ
スを提供する。

【００２０】キャッシュ制御装置１２は、他の装置がメ
モリバス１５を利用している間にメモリバススヌープ動
作を実行することになる。スヌーピングとは、メモリバ
ス１５を共用している他の装置がアクセスされたキャッ
シュ行のコピーを有するか否かを判定するためにキャッ
シュ制御装置１２に共用メモリバス１５を監視させる動
作である。キャッシュ制御装置１２は、内包の原理に基
づいて、二次レベルキャッシュと、ＣＰＵ内の一次キャ
ッシュの双方についてスヌーピングする。

【００２１】二次キャッシュＳＲＡＭ１３の制御論理は
２つの重要な機能を実行する。第１の機能はＳＲＡＭ１
３のマルチプレクサにバーストアドレスを供給すると共
に、バースト転送のためにバッファ機能を実行すること
である。これは低速外部チップインタフェースを排除す
るので、バースト動作の転送速度を最大限に増すために
は不可欠である。第２の機能はＣＰＵバス１４のサイク
ルを追跡し、キャッシュヒットを予想する内部動作を実
行することである。この第２の能力は、キャッシュ制御
装置１２及びＳＲＡＭ１３のルックアップ機能を区分す
ることにより、ＣＰＵ１０によるＳＲＡＭ１３へのアク
セス時間を最短にする方法である。

【００２２】キャッシュＳＲＡＭ１３とキャッシュ制御
装置１２は共にＣＰＵバス１４のサイクルに応答するの
で、キャッシュ制御装置１２は、セグメント方式ではな
く、キャッシュＳＲＡＭ１３の対応するデータルックア
ップと並行してタグＲＡＭ３１におけるタグルックアッ
プを実行し、ＣＰＵ１０とＳＲＡＭ１３の双方に最後の
瞬間でタグルックアップの結果を報知することができ
る。タグＲＡＭ３１はアドレスタグ、ＭＲＵビット、キ
ャッシュ状態及び制御を記憶する全ての記憶装置と、Ｃ
ＰＵバス１４とメモリバス１５双方のスヌーピングのた
めにヒット／ミスを実行する比較器とを含む。これは、
待ち状態なし動作を実現するための二次キャッシュシス
テムの最大クリティカルパスを表す。内部では、タグル
ックアップ、比較及び状態更新を実行するためにほぼ１
クロックの間隔を利用できる。キャッシュ制御装置１２
とＳＲＡＭ１３のこの並列動作は、タグＲＡＭ３１ルッ
クアップと、その後に続くＳＲＡＭ１３クリティカルタ
イミングパスからのデータ取出しという逐次動作を排除
する。

【００２３】メモリバス制御装置（ＭＢＣ）１１はＣＰ
Ｕ／キャッシュコアをメモリバス１５と関連する特定の
メモリバスプロトコルに適応させる。この適応を行う中
で、ＭＢＣはキャッシュ制御装置１２、行充填、フラッ
シュ、戻し書込みなどと協調する。

【００２４】キャッシュ制御装置１２により制御される
外部ラッチであるバイトイネーブル（ＢＥ）ラッチ１７
は、制御装置１２を通過しないＣＰＵ１０信号のサブセ
ットを記憶するために使用され、機能の上ではキャッシ
ュ制御装置１２の一部として考えられても良いのである
が、一般に好ましい実施例に物理的に組込まれているの
ではない。

【００２５】キャッシュ制御装置１２は、ラッチと、マ
ルチプレクサ（ＭＵＸともいう）と、論理と、キャッシ
ュディレクトリアレイとして動作するランダムアクセス
メモリ（ＲＡＭ）とを含む単一の集積回路として実現さ
れる。これは、Ｉｎｔｅｌ８０４８６やｉ８６０ＸＰ^TM
をＣＰＵとするときの二次レベルキャッシュ制御装置で
ある。これはキャッシュメモリ１３の外部スタティック
ＲＡＭ装置に対してキャッシュディレクトリを構成する
と共に、制御信号を供給する。キャッシュ制御装置１２
とキャッシュメモリ１３のチップセットは、ＣＰＵシス
テムソフトウェアに見えない統合データ・命令キャッシ
ュを構成する。キャッシュ制御装置１２はタグと、行状
態とを含み、アクセスのヒット又はミスに関する決定を
実行する。

【００２６】オプションの外部トランシーバ（ＸＣＲ）
ラッチ１６は、キャッシュ制御装置１２のアドレスデー
タ及びキャッシュＳＲＡＭ１３のデータをメモリバス１
５との間でインタフェースするために使用されれば良
い。

【００２７】Ｃ．内部キャッシュ制御装置アーキテクチ
ャ 図２は、二次キャッシュメモリシステムのキャッシュ制
御装置１２の詳細なブロック線図である。この装置は図
１に示したあらゆる素子とインタフェースする。特定の
インタフェースはＣＰＵバスインタフェース３０、ＭＢ
Ｃインタフェース３５、キャッシュデータインタフェー
ス３７、メモリバスアドレス経路３４及びスヌープイン
タフェース３３である。

【００２８】ＣＰＵバスインタフェース３０はＣＰＵバ
ス１４に入出力ピン接続している。このインタフェース
は、キャッシュＳＲＡＭ１３及びメモリバス１５との間
にデータの流れを形成するためにＣＰＵバス１４におい
て可能な限りの最高速度を達成するように設計されてい
る。ＣＰＵバスインタフェースの信号は、３０本のアド
レス信号線（ＣＦＡ０〜６、ＳＥＴ０〜１０、ＴＡＧ０
〜１１）と、５本のサイクル定義信号線（Ｗ／Ｒ＃、Ｄ
／Ｃ＃、Ｍ／ＩＯ＃、ＣＡＣＨＥ＃、ＬＥＮ）と、２本
のページ属性信号線（ＰＣＤ、ＰＷＴ）と、原子アクセ
ス信号線（ＬＯＣＫ＃）と、５本のバスサイクル制御信
号線（ＡＤＳ＃、ＢＲＤＹＣ１＃、ＢＲＤＹＣ２＃、Ｂ
ＬＡＳＴ＃、ＮＡ＃）と、５本のキャッシュスヌープ一
貫性信号線（ＡＨＯＬＤ、ＥＡＤＳ＃、ＩＮＶ、ＨＩＴ
Ｍ＃、ＢＯＦＦ＃）から成る。

【００２９】加えて、好ましい実施例では、クロック
（ＣＬＫ）、リセット（ＲＥＳＥＴ）、９本の構成用ピ
ン（ＣＦＧ０〜３、ＣＰＵＴＹＰ、ＳＮＰＭＤ、ＦＰＦ
ＬＤＥＮ＃、ＮＣＰＦＬＤ＃、ＰＬＯＣＫＥＮ、ＷＷＯ
Ｒ＃、ＭＥＭＬＤＲＶ）及び４本の試験用ピン（ＴＣ
Ｋ、ＴＤ０、ＴＤ１、ＴＭＣ）という１７本の初期設定
・実行制御ピンが設けられている。

【００３０】ＭＢＣインタフェース３５は、メモリバス
１５を制御すると共に、キャッシュ制御装置１２及びキ
ャッシュＳＲＡＭ１３を特定のメモリバスプロトコルに
適応させるために、ＭＢＣ１１との間で信号を伝送し合
う。ＭＢＣ１１とＭＢＣインタフェース３５との間の信
号は、制御装置１２によるメモリバス１５サイクル要
求、又は、バーストレディ（ＢＲＤＹ＃）、３つのアド
レス及びデータストローブ（ＣＡＤＳ＃、ＳＮＰＡＤＳ
＃、ＣＤＴＳ＃）、９つのサイクル制御（ＣＷ／Ｒ＃、
ＣＤ／Ｃ＃、ＣＭ／ＩＯ＃、ＭＣＡＣＨＥ＃、ＣＰＬＯ
ＣＫ＃、ＫＬＯＣＫ＃、ＲＤＹＳＲＣ、ＣＬＥＮ０〜
１）、４つのメモリサイクル属性（ＮＥＮＥ＃、ＳＭＬ
Ｎ＃、ＰＡＬＬＯＣ＃、ＣＷＡＹ）、４つのメモリバス
アドレスラッチ３４イネーブル（ＭＡＯＥ＃、ＭＢＡＯ
Ｅ＃、ＭＡＬＥ、ＭＢＡＬＥ）、５つのサイクル進行信
号（ＢＧＴ＃、ＫＷＥＮＤ＃、ＳＷＥＮＤ＃、ＣＲＤＹ
＃、ＣＮＡ＃、ＭＢＣ１１関連ＢＥラッチ１７制御信号
（ＢＬＥ＃）、並びにキャッシュディレクトリアレイ又
はタグＲＡＭ３１タグ制御（ＦＬＵＳＨ＃、ＳＹＮＣ
＃、ＦＳＩＯＵＴ＃）の各信号から成るＭＢＣ１１サイ
クル進行信号を表す。

【００３１】キャッシュインタフェース３７はキャッシ
ュＳＲＡＭ１３に結合して、二方向キャッシュに関して
キャッシュ入出力サイクルの制御を実現する。インタフ
ェース信号には方向制御（ＷＡＹ）、２つのアレイ制御
（ＷＲＡＲＲ＃、ＭＡＷＥＡ＃）及び５つのキャッシュ
ＳＲＡＭ１３バッファ制御（ＭＣＹＣ、ＢＵＳ＃、ＷＢ
ＷＥ＃、ＷＢＡ、ＷＢＴＹＰ）がある。

【００３２】メモリバスアドレス待ち行列３６は、メモ
リバス１５サイクルについてＣＰＵ１０又はキャッシュ
制御装置１２で始まった要求をスケジューリングするた
めに使用される内部待ち行列である。この待ち行列３６
の重要な特徴は、次の係属中のアクティビティを処理す
る方法である。待ち行列３６の最終段は、メモリバス制
御装置インタフェース３５と、ＭＢＣ１１からメモリバ
ス制御装置インタフェース３５を介して供給されるラッ
チイネーブル（ＭＡＬＥ、ＭＢＡＬＥ）及び出力イネー
ブル（ＭＡＯＥ＃、ＭＢＡＯＥ＃）の各信号を伴う論理
的に透過的なアドレスラッチであるメモリバスアドレス
ラッチ３４とに接続している。

【００３３】図３は、内部キャッシュ制御装置１２のア
ドレスラッチ、すなわち、スヌープラッチ３３及びメモ
リバスラッチ３４をさらに詳細に示す。メモリバス待ち
行列３６はＴＡＧ、ＳＥＴ及びＣＰＵ部分行（ＣＦＡ
ｘ）の各信号を供給する。制御信号ＭＡＬＥ（キャッシ
ュ行アドレス）及びＭＢＡＬＥ（キャッシュ部分行アド
レス）は、ＴＡＧ、ＳＥＴ及び構成可能アドレス信号
（ＣＦＡｘ）のそれぞれについてラッチ２１を制御す
る。ラッチ２１の出力は、ＭＡＯＥ＃（キャッシュ行ア
ドレス）及びＭＢＡＯＥ＃（キャッシュ部分行アドレ
ス）によりそれぞれ制御される３状態出力バッファ２２
及び２３によってイネーブル／ディスエーブルされる。
両方向アドレス情報は、ＭＴＡＧ、ＭＳＥＴ及びＭＣＦ
Ａｘの信号線を介してメモリバス１５との間で伝送され
てゆく。

【００３４】キャッシュ制御装置１２は、要求に応じて
スヌープを実行することにより、メモリバス１５を介し
てキャッシュ一貫性を処理する。スヌープ要求に応答し
てスヌープ制御装置３９はタグアレイ３１に対する即時
アクセスを獲得し、ルックアップを実行する。決定的期
間の中で、装置３９はスヌープの結果をもってＭＢＣ１
１に再び応答する。有効タグにヒットしたか否かを指示
し、ヒットであれば、対応するデータが修正〔Ｍ〕状態
であるか否かを指示する信号が供給される。ＭＢＣ１１
はそれらの信号を特定のメモリバスプロトコルの要求に
応じて変換する。

【００３５】ヒットが検出されると、スヌープ制御装置
３９はさらに別のアクションを実行する。ＣＰＵキャッ
シュ一貫性プロトコルは、一次キャッシュ（すなわち、
ＣＰＵキャッシュ）にある全ての行は二次キャッシュ
（すなわちキャッシュ制御装置１２）にも存在していな
ければならないという包含の原理に基づいている。その
結果、二次キャッシュで１つの行が変更された場合に
は、一次キャッシュでアクションを実行しなければなら
ない。二次キャッシュのいずれかの行が無効化されたな
らば、無効化サイクルをランすることにより、一次キャ
ッシュでその行を無効化しなければならない。二次キャ
ッシュの行が修正〔Ｍ〕状態にある場合、問合わせ（二
次キャッシュを無効化する場合には、おそらく無効化を
伴うと考えられる）サイクルをランしなければならず
（ＣＰＵキャッシュがライトバックプロトコルを実現す
る場合）、メモリバス制御装置インタフェースには、ス
ヌープライトバックサイクルが要求されていることを報
知しなければならない。尚、構成によっては、キャッシ
ュ制御装置１２の１つのキャッシュ行に複数のＣＰＵキ
ャッシュ行が相当することもありうるので、キャッシュ
制御装置１２は複数の無効化又は問合せサイクルをラン
する場合もある。このパラメータを行比ともいう。

【００３６】スヌープ制御装置３９からメモリバス１５
へのインタフェースはキャッシュ制御装置１２の一部で
あるので、メモリバス１５で許容されるあらゆる信号モ
ードを支援することが必要である。詳細にいえば、クロ
ック方式とストローブ方式のメモリバスプロトコルにつ
いてはスヌープを認識しなければならず、同期環境と非
同期環境の双方においてスヌープは作用しなければなら
ない。非同期環境を支援するために、スヌープインタフ
ェースは組込みシンクロオナイザを有する。これは、キ
ャッシュ制御装置１２において、正規動作中に使用され
る唯一のシンクロナイザである。このシンクロナイザ
は、外部シンクロナイザについて要求されると思われる
余分のクロックサイクルをセーブするために含まれてい
る。

【００３７】２段アドレスラッチであるスヌープラッチ
３３を図４にさらに詳細に示す。スヌープラッチ３３
は、メモリバス１５のアドレス信号線に接続する入力非
同期ラッチ４１と、このラッチ４１からデータを受信
し、アドレスデータをＭＵＸ３２へ供給する出力同期ラ
ッチ４３とから構成される。透過的なラッチ４１は通常
は開成している。メモリバス１５において別のＭＢＣス
ヌーピングによりスヌープ事象が起動されると、スヌー
プアドレスはラッチ４１によってラッチされる。同期ラ
ッチ４３が閉成すると、ラッチ４１は再び開成する。ラ
ッチ４３はスヌープ要求後に閉成し（ＳＮＰＳＴＢ＃同
期）、スヌープルックアップが完了したときに開成す
る。また、ラッチ４１はタグＲＡＭ３１に関わる制御信
号、すなわち、スヌープヒットを無効〔Ｉ〕の状態にさ
せるスヌープ無効化（ＳＮＰＩＮＶ）と；活動状態であ
るときにスヌープをイネーブルするメモリバス出力イネ
ーブル（ＭＡＯＥ＃）と；バスマスターが直接メモリア
クセス（ＤＭＡ）装置などの非キャッシングエージェン
トであることを指示するスヌープ非キャッシング装置ア
クセス（ＳＮＰＮＣＡ）の各信号を通過させる（〔Ｅ〕
状態は許容される）。

【００３８】スヌープラッチ３３は、スヌープを開始し
且つラッチ４１及び４２を制御するために、ストローブ
非同期、クロック非同期及び同期の３つの信号モードを
支援する。ストローブ非同期モードはＳＮＰＳＴＢ＃の
立下り端を使用する。クロック非同期モードは、スヌー
プ事象として、ＳＮＰＣＬＫの立上り端における活動状
態ＳＮＰＳＴＢ＃を使用する。選択したモードに基づい
て、ＭＵＸ４４はラッチ４１を閉成し、信号をシンクロ
ナイザ４５に供給する。シンクロナイザ４５はその信号
をＭＵＸ４２に供給する。同期モードは、スヌープ事象
として、ＣＬＫの立上り端における活動状態ＳＮＰＳＴ
Ｂ＃を使用する。ＳＮＰＳＴＢ＃はＭＵＸ４２にも接続
して、ラッチ４３の閉成を制御するための追加モード選
択を実行させると共に、スヌープサイクルを開始させ
る。尚、ラッチ４１は同期スヌープモードでは開成した
ままである。モードの選択はＳＮＰＣＬＫで行われる。
すなわち、ハイのときはストローブ非同期、ローのとき
は同期、トグル状態のときにはクロック非同期となる。

【００３９】ＭＵＸ３２は、タグＲＡＭ３１により使用
されるべきアドレスソース、すなわち、ＣＰＵ１０によ
りＣＰＵバスインタフェース３０を介して供給されるア
ドレス又はスヌープラッチ３３を介して供給されるアド
レスのいずれかを選択する手段を構成している。

【００４０】タグＲＡＭ３１はキャッシュＳＲＡＭ１３
と共に二方向セットアソシエイティブキャッシュを実現
している。キャッシュメモリサイクルを開始するため
に、タグＲＡＭ３１はラッチ５１の１２（１１）ビット
セットアドレスビットを使用して、図５に示すような４
Ｋ（２Ｋ）セットの中の１つを選択する。２つのタグキ
ャッシュディレクトリ５２及び５３においてストローブ
された２つのタグは、比較器５４及び５５により、一致
を見出すためにアドレスのタグビットと同時に比較され
る。

【００４１】読取りサイクルの場合、キャッシュＳＲＡ
Ｍ１３はセットビットによりアドレス指定されたセット
を同時にルックアップし、ＭＲＵ５９に基づくデータを
ＭＵＸ６３を介して供給する。比較器５４及び５５が一
致を検出し、それがＬＲＵ／ＭＲＵディレクトリ５８が
指示した方向でない場合、そのデータを使用する。比較
器５４又は５５が一致を検出し、ディレクトリ５８が一
致したならば、ＳＲＡＭ１３のＭＵＸ６３切換えにより
ディレクトリ５８及び５９を更新する。比較器５４，５
５がいずれも一致を検出しない場合には、サイクルはメ
モリバス１５へ移行する。

【００４２】書込みサイクルでは、ヒット／ミスを検出
すると共に、ヒットの場合にどの方向で書込むべきかを
ＳＲＡＭ１３に報知するために、比較器５４及び５５を
使用する。また、書込みヒットはディレクトリ５８及び
５９を一貫して更新させるが、それが同一のクロックサ
イクルで起こるとは限らない。

【００４３】スヌープ及び置換えは、アクセスすべき方
向を識別するために、キャッシュ制御装置１２からキャ
ッシュＳＲＡＭ１３の方向の修正類似書込みを使用す
る。ＳＲＡＭ１３のデータに対するアクセス時間を統計
的に短縮するために、タグＲＡＭ３１は、さらに、アク
セスが与えられるたびに選択すべき方向の予測選択を実
現する。この予測は最も近い時点で使用した方向（ＭＲ
Ｕ）の規則に基づいている。読取り動作では、ＭＲＵ規
則は、最も近い時点で使用した方向が所要データを提供
するものと予測し、そのため、ＳＲＡＭ１３のＭＵＸ６
３（図５）はＭＲＵディレクトリ５９のビットにより指
示されるＭＲＵ方向を選択するように設定される。予測
が正しければ、要求されたデータは即時に利用可能であ
る。予測論理５６は比較器５４及び５５からの出力をＬ
ＲＵ／ＭＲＵディレクトリ５８に記憶されているＭＲＵ
ビットと比較する。この予測論理５６が予測は正しくな
いと判定したならば、ＭＵＸ６３を他方の方向へ切換え
るための予測修正信号５７を与える時間をとるために、
待ち状態を導入する。その結果、ディレクトリ５８及び
５９でＭＲＵビットが更新される。

【００４４】ＬＲＵビットも、キャッシュメモリ置換え
のために、最も近い時点で使用されたデータが最も遠い
時点で使用されたデータより再び要求される確率が高い
という前提に基づいて使用される。タグＲＡＭ３１は各
キャッシュエントリの４つの一貫性状態を４ビットフィ
ールドにさらに記憶している。４つの状態は、行が有効
（ヒット又はミス）であるか、他のキャッシュと共用で
あるか、所定のキャッシュについて排他的であるか、又
は主メモリの内容に対して修正されているかを定義す
る。

【００４５】Ｄ．入力ピン及び出力ピン 図６は、Ｉｎｔｅｌ８０４８６プロセッサと共に使用す
るための本発明の好ましい一実施例のピンアウト構成の
底面図である。４つの面の入出力信号は、主に、左側面
及び底面に沿ったＣＰＵバスインタフェースと、右側面
に沿ったメモリバスインタフェースと、メモリバス制御
装置インタフェースと、上面に沿った試験用ピンとして
グループ分けされる。キャッシュメモリ（Ｃ８）インタ
フェースピンは底面を共用している。図７は、信号名を
場所座標と相互参照するテーブルである。電源ピン（Ｖ
ｃｃ及びＶｓｓ）は４つの面全ての中央に配分されてい
る。

【００４６】Ｄ．１．ＣＰＵバスインタフェースピン システムはＣＰＵクロック信号ＣＬＫと、ＲＥＳＥＴ信
号と、行比、タグサイズ、行／セクター、バス幅及びキ
ャッチサイズを表す一連の９つの構成信号とにより初期
設定される。クロック信号ＣＬＫはキャッシュ制御装置
１２の実行速度とタイミングを確定する。ＲＥＳＥＴ入
力は非同期であり、制御装置１２を既知の状態にさせ
る。構成信号はＲＥＳＥＴの立下り端でサンプリングさ
れ、機能の上で他のピンと多重化される。図８は、構成
入力サンプリングに関するタイミング関係を示す。通
常、セットアップ時間は３クロックサイクルであり、そ
の後、ＲＥＳＥＴ信号の立下り端に続いて１クロック未
満の保持がある。

【００４７】構成信号ＣＦＧ０〜ＣＦＧ３は、行比、行
／セクター及びタグ数を含むキャッシュパラメータを構
成する。キャッシュ制御装置１２はそれらの信号を復号
し、関連情報を、ピンＭＣＹＣ＃、ＢＵＳ＃及びＷＢＡ
において多重化されるキャッシュメモリインタフェース
信号線ＬＲ０、ＬＲ１及びＳＥＣ２＃を介してキャッシ
ュメモリ１３に供給する。図９は、Ｉｎｔｅｌ８０４８
６ＣＰＵと共に使用するときに信号ＣＦＧ０〜ＣＦＧ３
により指定される８つの構成オプションを示す。制御さ
れる構成パラメータは行サイズ比（１；２；４又は８）
と、行／セクター（１又は２）と、タグ数（４Ｋ又は８
Ｋ）とを含む。

【００４８】行サイズ比はキャッシュ行サイズと、ＣＰ
Ｕオンチップ行サイズとの相対サイズである。キャッシ
ュ制御装置１２はこの情報を使用して、ＣＰＵ一次キャ
ッシュをアクセスするときに完了に至るために要求され
る逆無効化又は問合せサイクルの数を確定する。行／セ
クターはキャッシュ制御装置１２により支援される１行
分又は２行のキャッシュメモリセクターを表し、各セク
ター行は単一のタグと関連し、各行は単一の状態と関連
している。タグ置換え中、セクター全体（１行又は２
行）が修正されていれば、それを主メモリにライトバッ
クする。図９は、先に論じた信号ＬＲ０、ＬＲ１及びＳ
ＥＣ２＃の状態をさらに示している。さらに、最後の欄
に挙げてあるフラグＴＡＧ８の状態は、４Ｋのタグを支
援しているか又は８Ｋのタグを支援しているかをキャッ
シュ制御装置１２に指示する。

【００４９】残る５つの構成パラメータ信号のうち３つ
は、ピンＨＩＴＭ＃と共用され、ＣＰＵの型（８０４８
６又はｉ８６０ＸＰ^TM）を支持するＣＰＵＴＹＰと；ピ
ンＳＮＰＣＬＫ＃と共用され、スヌープモードが同期で
るか又はクロック／ストローブ非同期であるかを指示す
るＳＮＰＭＤと；ＣＰＬＯＣＫ＃と多重化され、８０４
８６ＣＰＵのみと共に使用され、８０４８６ＣＰＵＰＬ
ＯＣＫ＃機能を強制することによりＣＰＵ１０からの６
４ビット原子書込みを処理するＰＬＯＣＫＥＮとであ
る。ＲＥＳＥＴでＰＬＯＣＫＥＮをサンプリングしてハ
イであれば、ＰＬＯＣＫ＃機能をイネーブルし、ＰＬＯ
ＣＫ＃要求は制御装置１２のピンＣＰＬＯＣＫ＃により
表される。ローであれば、制御装置１２は８０４８６Ｃ
ＰＵ ＰＬＯＣＫ＃要求を無視し、ＣＰＬＯＣＫ＃はデ
ィスエーブルされる。

【００５０】残る２つの構成信号は、ピンＳＹＮＣ＃と
共用され、ＲＥＳＥＴでローであれば高キャパシタンス
メモリバスドライバの選択を指示し、ＲＥＳＥＴでハイ
であれば底キャパシタンスドライバの選択を指示するＭ
ＥＭＬＤＲＶと；ピンＭＡＬＥ＃と共用され、ＲＥＳＥ
Ｔでローであれば弱い書込み順序付けの選択を指示し、
ＲＥＳＥＴでハイであれば強い書込み順序付けの選択を
指示するＷＷＯＲ＃とである。強い書込み順序付けはキ
ャッシュ制御装置１２が通知書込みの係属中（すなわ
ち、ＢＧＴ＃によってメモリバス１５を許可されていな
い）場合に〔Ｍ〕状態になると考えられる書込みサイク
ルを完了するのを阻止する。従って、強い順序付けは、
ＣＰＵ１０からの書込みサイクルが同じ順序でメモリに
書込まれることを保証する。

【００５１】キャッシュ制御装置１２の好ましい実施例
は、先に説明した構成オプションピンに従って機能を変
化させる７本の構成可能アドレス信号線を有する。これ
らの多重機能ピンを設けた理由は、キャッシュメモリ１
３が大きく（幅広く）なればなるほど、要求されるタグ
ビットの数は少なくなるためにピンの個数を減らすこと
である。信号線の機能はＣＦＧ０〜ＣＦＧ３及びＣＰＵ
ＴＹＰ信号線に従って変化する。図１０は、アドレス信
号線ＣＦＡ０〜ＣＦＡ６の機能を示すと共に、８０４８
６ＣＰＵを使用するときにどのＣＰＵアドレス信号線
（Ａ２〜Ａ６、Ａ２８〜Ａ３１）をそれらの信号線に接
続すべきかを指示する。

【００５２】ＳＥＴ０〜ＳＥＴ１０は、キャッシュ制御
装置１２のタグアレイ３１と、アクセスすべきキャッシ
ュメモリセットを選択するために使用されるＣＰＵアド
レス信号線とに直接接続するアドレスピンのセットであ
る。ところが、８Ｋタグモードの場合、ピンＣＦＡ６が
ＳＥＴ１１として機能する。

【００５３】ＴＡＧ０〜ＴＡＧ１１は、ヒットが起こっ
たか否かを判定するために使用される連想メモリの二方
向タグ比較器に接続する固定タグ信号線である。さら
に、未使用のＣＦＡｘ信号線が選択した構成に応じてＴ
ＡＧビットとして機能しても良い。最大限で１５本のＴ
ＡＧ信号線を支援して、大半の動作モードについて全体
として４ギガバイトのアドレススペースのキャッシング
をイネーブルする。キャッシュ制御装置１２は、８０４
８６ＣＰＵのデータシートに従って、Ｗ／Ｒ＃、ＤＣ＃
及びＭＩＯ＃の３つのバスサイクル定義ピンを支援す
る。それら３本のピンは実行すべきバスサイクルの型を
定義する。すなわち、Ｗ／Ｒ＃は書込みサイクルと読取
りサイクルとを区別し、ＤＣ＃はデータサイクルと制御
サイクルとを区別し、ＭＩＯ＃はメモリサイクルと入出
力サイクルとを区別する。ｉ８６０ＸＰ^TMのデータシー
トによれば、ＣＡＣＨＥ＃とＬＥＮというさらに別の２
つのピンが規定されている。ＣＡＣＨＥ＃はＣＰＵの意
図をキャッシュに知らせる（８０４８６の場合には使用
されない）。ＬＥＮは、２回のデータ転送を要求するＣ
ＰＵバスデータ型を識別するために使用される。８０４
８６におけるＰＬＯＣＫ＃信号はキャッシュ制御装置１
２と共に使用するためのこの信号として再定義される。

【００５４】ＰＣＤとＰＷＴは、ＣＰＵ１０によりペー
ジごとに起動されるページ属性ピンである。ＰＣＤは非
キャッシュ可能アドレスであり、ＰＷＴは、主メモリへ
の同一データの書込みを起こさせるようにアクセスされ
た行にライトスルー属性を付着させることをキャッシュ
制御装置１２に命令する。ところが、制御装置１２のキ
ャッシュ状態はＰＣＤ属性とＰＷＴ属性を変更させるこ
とがある。（たとえば、ＰＣＤが活動状態であるときに
１つのキャッシュ行をいずれかの有効（〔Ｓ〕、
〔Ｅ〕、〔Ｍ〕）状態でアクセスすると、制御装置はＰ
ＣＤを無視し、その行がキャッシュされたと考える。Ｐ
ＷＴが活動状態であるときに排他状態（〔Ｅ〕、
〔Ｍ〕）で行をアクセスすると、ＰＷＴは無視され、行
の状態は排他のままである。Ｅ．１の章を参照。）

【００５５】キャッシュ制御装置１２は、要求されたサ
イクルのキャッシュ可能性を指示するために、ＣＰＵ１
０にＫＥＮ＃信号を供給する。この信号は通常は活動状
態であり、読取り専用アドレスに対する読取りヒット
と、あらゆるロックされたサイクルとにおいて非活動状
態になる。サイクルがヒットでない場合、メモリバスに
よりキャッシュ可能性を指示できるので、キャッシュ制
御装置１２は、メモリバスインタフェースのキャッシュ
可能性ピンＭＫＥＮ＃及びメモリバス読取り専用ピンＭ
ＲＯ＃を参照することによりキャッシュ可能性を解決す
るために、キャッシュ可能性ウィンドウ（ＫＷＥＮＤ
＃）の閉鎖を待つ。

【００５６】ＣＰＵバスサイクルロッキング信号ＬＯＣ
Ｋ＃と、２つのＭＢＣ１１バスロッキング信号がある。
ＡＬＯＣＫ＃信号は、読取り−修正−書込みシーケンス
を要求するときに使用される。キャッシュ制御装置１２
は、無停止メモリバスシーケンスを実行するために、こ
の要求をＫＬＯＣＫ＃ピンを介してＭＢＣ１１へ送り出
す。ＰＬＯＣＫ＃は８０４８６ＣＰＵの６４ビット書込
み要求を表すために使用される。ＣＰＬＯＣＫ＃が活動
状態である現在サイクルと、次のサイクルは２つの３２
ビット語（６４ビット浮動小数点オペランド）の原子転
送として扱われる。最悪の場合にスヌープ待ち時間を短
縮するために、キャッシュ制御装置１２は原子６４ビッ
ト書込み機能性をディスエーブルしても良い。

【００５７】ＣＰＵバスインタフェースはＡＤＳ＃、Ｂ
ＲＤＹＣ１＃、ＢＲＤＹＣ２＃、ＢＬＡＳＴ＃及びＮＡ
＃の５つのバスサイクル制御ピンを支援する。ＣＰＵ１
０は、バスサイクルの第１のクロックで活動状態にな
り、第２のクロックで非活動状態になることによりアド
レス／状態バスにおける新たなアドレス及び状態語のア
ベイラビリティを指示するＡＤＳ＃アドレス状態信号を
供給する。ＢＲＤＹＣ１＃とＢＲＤＹＣ２＃は論理的に
は同等であり、ローディング効果を減少させるため、並
びにデータピンのデータが有効であり、次のバーストの
シーケンスを開始して良いことをＣＰＵ１０及びキャッ
シュＳＲＡＭ１３に指示するために供給する。これらの
信号は、主メモリアクセスが要求されないときにキャッ
シュ制御装置１２により発生される。キャッシュ制御装
置１２により供給されるＢＬＡＳＴ＃はバーストの完了
を指示し、ＣＰＵ１０及び制御装置１２によりＢＲＤＹ
と関連して、バスサイクルを完了するために使用され
る。ＮＡ＃は制御装置１２からの次アドレス要求信号で
あり、現在サイクルの終了に至っていない場合に制御装
置１２が次のサイクル事象を受入れる準備をしているこ
とを指示することにより、パイプラインプロセスを指示
する。ＮＡ＃がローであれば、次アドレスは利用可能に
なったときのＣＰＵバス１４へ送り出される。

【００５８】キャッシュ制御装置１２は、ＣＰＵに対し
てスヌーピングサイクルを開始するために、ＨＩＴＭ
＃、ＢＯＦＦ＃、ＩＮＶ、ＡＨＯＬＤ及びＥＡＤＳ＃と
いう５本のキャッシュ一貫性信号線を有する。ＡＨＯＬ
ＤはＣＰＵにそのアドレス信号線を浮動させ、それによ
り、ＣＰＵバス１４におけるスヌーピングアドレスを駆
動するためにＣＰＵバスインタフェース３０をイネーブ
ルする。ＥＡＤＳ＃は、スヌープアドレスが有効であ
り、それをストローブすべきであることを指示する。８
０４８６ＣＰＵの場合、スヌーピングに要求されるのは
それら２つの信号である。ところが、スヌープされたア
ドレスがＣＰＵの内部キャッシュをヒットした場合、Ｃ
ＰＵはそのキャッシュ行を無効化する。この事象は逆無
効化サイクルと呼ばれる。ｉ８６０ＸＰ^TMＣＰＵはＨＩ
ＴＭ＃を使用して〔Ｍ〕状態行に対するヒットを指示
し、ＩＮＶを使用して書込みに関する無効化を要求し、
ＢＯＦＦ＃を使用してデッドロックを終了させる。

【００５９】尚、キャッシュ制御装置１２は包含の原理
に基づいてＣＰＵキャッシュをスヌープする。ｉ８６０
ＸＰ^TMＣＰＵの場合、二次レベルキャッシへのヒットは
一次キャッシュにおいて二次レベルキャッシュの〔Ｍ〕
状態行によってスヌープされ、一次キャッシュにおいて
は〔Ｍ〕状態にあると想定される。先に挙げたピンや信
号に加えて、３本の入力試験用ピンＴＣＫ、ＴＤＩ及び
ＴＭＳと、１本の出力ピンＴＤＯを使用して、ＩＥＥＥ
Ｐ１１４９．１推奨規格のサブセットに従ってキャッ
シュ制御装置チップの境界走査試験を支援する。

【００６０】Ｄ．２．メモリバス制御装置インタフェー
スピン ＭＢＣ１１は適正な量のデータ、すなわち、全Ｃ５キャ
ッシュ制御装置行又はＣＰＵ１０により要求される量の
データをメモリバスを介して確実に転送してゆく。ＭＢ
Ｃ１１はバーストレディ信号ＢＲＤＹ＃をキャッシュ制
御装置１２、キャッシュメモリ１３及びＣＰＵ１０に対
して発生する。ＢＲＤＹ＃は、読取りに応答して有効デ
ータが存在していること又は主メモリバスが書込みに応
答してデータを受入れたことを指示する。バーストサイ
クルの第２のクロック及びその後に続くクロックでサン
プリングされるＢＲＤＹ＃は、バースト追跡を目的とし
て制御装置１２により使用される。

【００６１】メモリバス制御装置インタフェース３５
は、ＣＡＤＳ＃、ＳＮＰＡＤＳ＃及びＣＤＴＳ＃という
３つのアドレス／データストローブを提供する。ＣＡＤ
Ｓ＃（アドレスストローブ）はメモリバスサイクルが要
求されるたびに活動状態になり、先に説明したＣＰＵ
ＡＤＳ＃信号と全く同様である。これは、新たなサイク
ル制御情報（後述する）及び属性信号が有効であること
を指示する。ＳＮＰＡＤＳ＃は、修正（〔Ｍ〕状態）行
に対するスヌープヒットについてのメモリバスサイクル
要求を指示する。この別個のアドレスストローブは介入
スヌープサイクルを支援するときにＭＢＣ１１の実現を
容易にするために実行される。ＳＮＰＡＤＳ＃を起動す
ると、ＭＢＣ１１は係属中の、しかし委託されてはいな
い全てのサイクルを打ち切る。サイクルが委託されてい
れば、完了までＳＮＰＡＤＳ＃は遅延する（この点につ
いては後述する）。係属中のサイクルは、適切なＣＡＤ
Ｓ＃信号を発行するキャッシュ制御装置１２により再開
される。キャッシュデータストローブＣＤＴＳ＃は、読
取りサイクルについて次のクロックでＣＰＵデータ経路
がＭＢＣ１１に対して利用可能であることを指示する。
書込みサイクルの場合、これはメモリバスに対しデータ
を利用できることを指示する。この実現形態は、アドレ
スストローブ（ＣＡＤＳ＃又はＳＮＰＡＤＳ＃）とデー
タストローブとを完全に独立させる。このように、キャ
ッシュ制御装置１２は、アドレスが利用可能になると、
直ちに、データがレディ状態になる前に、ＭＢＣ１１で
新たなサイクルを自由に開始できる。

【００６２】キャッシュ制御装置１２により発生される
サイクル制御信号は９つである。キャッシュ制御装置１
２がＣＡＤＳ＃によってメモリバスサイクルを開始する
と、要求されるサイクルの型はキャッシュ書込み／読取
り（ＣＷ／Ｒ＃）、キャッシュデータ／制御（ＣＤ／Ｃ
＃）及びキャッシュメモリ入出力（ＣＭ／ＩＯ＃）とい
う３つのサイクル定義信号の状態により定義される。Ｍ
ＢＣ１１によるこれらのピンの復号は、ＣＰＵ１０のＷ
／Ｒ＃、ＤＣ＃及びＭ／ＩＯ＃信号と同様である。サイ
クルのそれ以上の仕様は信号ＣＬＥＮ０、ＣＬＥＮ１、
ＣＰＬＯＣＫ＃、ＫＬＯＣＫ＃、ＭＣＡＣＨＥ＃及びＲ
ＤＹＳＲＣによって実行される。

【００６３】ＣＰＬＯＣＫ＃は、８０４８６ＣＰＵにつ
いて６４ビット原子書込みを識別するために使用され
る。スヌープ待ち時間を短縮するために、ＣＰＬＯＣＫ
＃をディスエーブルしても良い。ＫＬＯＣＫ＃は、キャ
ッシュ制御装置１２がＭＢＣ１１にＣＰＵ１０のＬＯＣ
Ｋ＃要求の結果として起こる原子読取り−修正−書込み
サイクルを実行することを要求するための信号である

【００６４】ＭＣＡＣＨＥ＃は、ＭＢＣ１１に、アクセ
スされたデータの行をキャッシュ制御装置１２によりキ
ャッシュすべきであることを命令し、そこで、メモリバ
スサイクルへのバースト転送の回数を暗黙に指示する。
また、他のエージェントにメモリバス１５を介してキャ
ッシュ可能性情報を提供する働きもする。ＭＣＡＣＨＥ
＃が活動状態である場合、ＭＢＣ１１はメモリバスキャ
ッシュイネーブルピンであるＭＫＥＮ＃を復帰させるこ
とにより行をキャッシュ可能にすることができる。ＲＤ
ＹＳＲＣは、ＭＢＣ１１にＣＰＵ１０へバーストレディ
パルス（ＢＲＤＹ＃又はＢＲＤＹＣ１＃／ＢＲＤＹＣ２
＃）を発生するのがＭＢＣであるか又はキャッシュ制御
装置１２であるかを指示する。バーストサイクル長さ情
報は、ＣＰＵバスインタフェースにあるＣＬＥＮ０及び
ＣＬＥＮ１の各信号線（ＢＯＦＦ＃及びＩＮＶとそれぞ
れ共用している）を介してＭＢＣ１１に供給される。図
１１は、８０４８６ＣＰＵと共に使用するためのキャッ
シュ制御装置サイクルのＭＢＣ１１による復号を示す。
メモリサイクル長さと符されている欄は、ＭＢＣ１１が
発生するバーストレディパルスの数を示す。（尚、記号
（Ｘ）は「関係なし」を表す。）

【００６５】ＮＥＮＥ＃、ＳＭＬＮ＃、ＰＡＬＬＣ＃及
びＣＷＡＹは、ＭＢＣ１１がバス実現を最適化するため
に使用しうる４つの汎用属性である。ＮＥＮＥ＃は「次
に近い」の意味であり、現在アドレスが主メモリの先の
アドレスと同一のＤＲＡＭページにあることを示す。こ
の情報を使用して、ページドＤＲＡＭメモリシステムの
実現を容易にすることができる。キャッシュ制御装置１
２は２ＫアドレスのＤＲＡＭページサイズを有する。Ｓ
ＭＬＮ＃、すなわち、「同一行」信号は、現在サイクル
アドレスが先のアドレスと同一のキャッシュ行にあるこ
とを示す。制御装置１２はこの情報を使用して、システ
ム内の他のキャッシュに対してそのＳＮＰＳＴＢ＃信号
を選択的に起動することによりスヌープストローブをメ
モリバスへ条件付きで発生することができる。ＰＡＬＬ
Ｃ＃は、現在書込みサイクルが潜在的に割当て可能であ
ることを示すためにキャッシュ制御装置１２によりＭＢ
Ｃ１１へ送信される。すなわち、この信号は書込みミ
ス、ＬＯＣＫ＃＝１、ＰＣＤ＝０、ＰＷＴ＝０の条件を
満たす。制御装置１２はこの情報を使用して、希望に応
じてオーナシープサイクルについて読取りを実現するこ
とができる。キャッシュ方向信号であるＣＷＡＹは、要
求されたサイクルが使用する（又は使用すべき）方向を
ＭＢＣ１１に指示する。外部論理装置はこの信号を使用
して、キャッシュ制御装置タグ内容を完全に追跡するこ
とができる。

【００６６】ＭＢＣ１１が供給するＢＧＴ＃、ＫＷＥＮ
Ｄ＃、ＳＷＥＮＤ＃、ＣＲＤＹ＃及びＣＮＡ＃は、キャ
ッシュ制御装置１２によりメモリバスサイクルを追跡す
るために使用される。ＢＧＴ＃はスヌーピングウィンド
ウの終わりまで制御装置１２へのスヌープを禁止するこ
とにより、要求サイクルが保証された転送であることを
示す。ＫＷＥＮＤ＃はキャッシュ可能性ウィンドウの閉
鎖、すなわち、キャッシュ可能性指示が解決されるまで
のメモリバス１５における１サイクルの開始からの時間
の量を示す。キャッシュ可能性ウィンドウの閉鎖時に、
ＭＢＣ１１はＫＷＥＮＤ＃信号を起動し、それにより、
制御装置１２にＭＫＥＮ＃属性ピン及びＭＲＯ＃属性ピ
ンをサンプリングさせることによって、制御装置１２に
報知する。ＭＫＥＮ＃（メモリバスキャッシュイネーブ
ル）ピンは、現在メモリバスサイクルのキャッシュ可能
性を指示する制御装置１２への入力である。ＭＲＯ＃
（メモリバス読取り専用）ピンは、アクセスされた行
に、１次レベルキャッシュ不可能と、二次レベルキャッ
シュにおける書込み保護とを保証する読取り専用属性を
割当てるべきであることを示す。また、ＭＲＯ＃は各Ｃ
５タグエントリの１ビットである。ＳＷＥＮＤ＃はスヌ
ープウィンドウの閉鎖を示し、キャッシュ制御装置１２
にメモリ制御装置インタフェース３５のＭＷＢ／ＷＴ＃
ピン及びＤＲＣＴＭ＃ピンをサンプリングさせる。メモ
リバス１５は、ライトバック／ライトスルー信号である
ＭＷＢ／ＷＴ＃を使用して、使用すべき書込みポリシー
を制御装置１２に動的に報知する。ＤＲＣＴＭ＃は、制
御装置１２に〔Ｅ〕状態を飛び越し、直接に〔Ｍ〕状態
へ移行することを報知するメモリバス〔Ｍ〕状態指示信
号である。ＭＷＢ／ＷＴ＃及びＤＲＣＴＭ＃は、共に、
制御装置１２により、タグ状態（行充填、割当て及び
「Ｓ］状態への書込み）を更新するために使用される。
ＳＷＥＮＤ＃の後ＭＢＣ１１はＣＰＵ１０へのデータ供
給を安全に開始することができる。ところが、スヌーピ
ングをキャッシュＳＲＡＭ１３の行充填バッファの充填
と並行して実行できるように、サイクルのまさに最後の
瞬間に、制御装置１２はスヌーピング情報を供給させ
る。キャッシュレディ信号のＣＲＤＹ＃は、ＭＢＣ１１
から制御装置１２とキャッシュメモリ１３の双方に向か
う入力信号であり、メモリバス１５の１サイクルが完全
に終了したことを指示して、次のサイクルに対応するた
めに制御装置１２とキャッシュメモリ１３を解放する。
ＣＲＤＹ＃が印加されると、キャッシュ制御装置１２
は、パイプライン化を使用している場合、次のサイクル
に備えてサイクル進行信号（ＢＧＴ＃、ＫＷＥＮＤ＃、
ＳＷＥＮＤ＃）をサンプリングする。ＣＲＤＹ＃は、ス
ヌープサイクルを含むあらゆるメモリバスサイクルにつ
いて要求される。ＭＢＣ１１から制御装置１２への入力
であり、バス制御サイクルのパイプライン化を容易にす
るために使用されるＣＮＡ＃は、外部アドレスラッチ３
４の内容が使用され終わっており、新たなアドレスをロ
ードできることを制御装置１２に命令する。

【００６７】図２を参照すると、キャッシュ制御装置１
２は、ＣＰＵ１０によるメモリバスサイクル要求、すな
わち、割当てと、制御装置１２により生成されるライト
バック要求とをスケジューリングするために、内容メモ
リバス待ち行列３６を有する。待ち行列３６を使用する
重要な特徴は、次の係属中のアクティビティのアドレス
の使用と関連してそれが使用されていることである。制
御装置１２は、ＭＢＣ１１により供給されるラッチイネ
ーブル信号及び出力イネーブル信号と共に、論理的に透
過的なアドレスラッチによってＭＢＣ１１に待ち行列３
６の最終段を制御させる。ＭＡＬＥ、ＭＡＯＥ＃と、Ｍ
ＢＡＬＥ及びＭＢＡＯＥという２組の制御信号が供給さ
れる。メモリバス待ち行列３６はＭＢＣ１１によりＣＡ
ＤＳ＃アドレスストローブと関連して、パイプライン化
されても良い。

【００６８】ＭＡＬＥとＭＡＯＥ＃は、制御装置１２の
行アドレスラッチ３４のタイミングを制御する。ＭＡＬ
Ｅ（メモリバスラッチイネーブル）の起動によってラッ
チ３４は開成し、次の行アドレスをＭＢＣ１１へ送り出
す。メモリバスアドレス出力イネーブルであるＭＡＯＥ
＃はメモリバスアドレスラッチ３４の出力バッファを制
御し、活動状態であるとき、制御装置１２にメモリバス
アドレスを駆動させるが、非活動状態である場合には、
高インピーダンス状態になる。ＭＡＯＥ＃が非活動状態
であるときにのみ、スヌープサイクルは起こって良い。

【００６９】ＭＢＡＬＥとＭＢＡＯＥ＃は、制御装置１
２の行アドレスを制御するＭＡＬＥ及びＭＡＯＥ＃と同
じように制御装置１２の部分行（バースト）アドレスを
制御するラッチイネーブルと、出力イネーブルである
が、ＭＢＡＯＥ＃は、ＭＡＯＥ＃とは異なり、スヌープ
修飾子としては機能しない。ＭＢＡＯＥ＃は、スヌープ
中、部分行アドレスを修飾する。ＭＢＡＯＥ＃が活動状
態である場合、部分行は０に設定される。ＭＢＡＯＥ＃
が非活動状態であれば、メモリバス１５から部分行をサ
ンプリングする。

【００７０】ＭＳＥＴ０〜１０、ＭＴＡＧ０〜１１及び
ＭＣＦＡ０〜６は、キャッシュ制御装置１２からメモリ
バス１５に至る完全３０ビットアドレス入出力インタフ
ェースを構成する。これらの信号は出力ラッチ３４を通
過しなければならない。図１２は、どの組の制御装置に
よりどのメモリバス線が制御されるかを定義している。
初めの欄は、図９に定義したような構成番号（１〜８）
を表わし、それに続く欄は、ＭＡｘｘにより指示する制
御信号ＭＡＬＥ及びＭＡＯＥ＃又はＭＢｘｘにより指示
する制御信号ＭＢＡＬＥ及びＭＢＡＯＥ＃によってどの
アドレス信号線ＭＣＦＡ０〜ＭＣＦＡ６、ＭＴＡＧ
（０：１０）又はＭＳＥＴ（１：１０）が制御されるか
を示している。

【００７１】バイトイネーブルラッチイネーブル信号の
ＢＥＬ＃はキャッシュ制御装置１２により発生され、制
御装置１２を通過しないＣＰＵ１０の信号、すなわち、
ＢＥ０＃〜ＢＥ３＃、ＰＷＴ及びＰＣＤを捕獲するため
に使用されるクロック端トリガのＭＢＣ１１ＢＥラッチ
１７のイネーブルを制御するために使用される。ＢＥ０
＃〜ＢＥ３＃は、読取りサイクル及び書込みサイクルの
間に、ローであるとき、活動中のＣＰＵバスバイトを指
示するバイトイネーブル信号である。ＢＥ０＃、ＢＥ１
＃、ＢＥ２＃及びＢＥ３＃はＣＰＵのデータバイトＤ０
〜７、Ｄ８〜１５、Ｄ１６〜２３、Ｄ２４〜３１にそれ
ぞれ適用される。ページライトスルー信号のＰＷＴと、
ページキャッシュディスエーブル信号のＰＣＤは、ＣＰ
Ｕのページ属性ビットの状態を表す。通常、ＢＥラッチ
１７はブロックされないＣＰＵサイクルのＡＤＳ＃の１
クロック後に閉成し、新たな有効アドレスとサイクル定
義情報が、その時点で、ＣＰＵ１０によりＣＰＵバス１
４のアドレス、バイトイネーブル及びサイクル定義信号
線へ送り出されていることを示す。ＢＥラッチ１７は、
ヒットサイクルの場合には、閉成し、直ちに再び開成す
るが、ミスサイクルの場合には、ＣＮＡ＃又はＣＲＤＹ
＃のいずれかによって再び開成する。

【００７２】ＦＬＵＳＨ＃、ＳＹＮＣ＃及びＦＳＩＯＵ
Ｔ＃はキャッシュ同期信号である。ＦＬＵＳＨ＃とＳＹ
ＮＣ＃はＭＢＣ１１で発生する。ＦＬＵＳＨ＃は、活動
状態であるとき、制御装置１２にその修正行の全てを主
メモリに完全にライトバックさせ、次に、全てのタグ記
憶場所を無効化させる。８０４８６ＣＰＵと共に使用す
る場合、キャッシュ制御装置１２は、ＦＬＵＳＨ＃がＣ
ＰＵフラッシュの完了と共に又はその後に起動されるも
のと仮定し、制御装置１２が逆無効化サイクルを実行す
ることを不要にする。ＦＬＵＳＨ＃の後、ＣＰＵ１０と
制御装置１２の全てのキャッシュ行は〔Ｉ〕状態となっ
ているべきである。ＭＢＣ１１により供給される制御装
置１２キャッシュ同期信号であるＳＹＮＣ＃は、全ての
修正エントリを主メモリにライトバックすることによ
り、制御装置１２のタグアレイ３１を主メモリと同期さ
せる。同期プロセスが完了したとき、制御装置１２とＣ
ＰＵ１０のあらゆる行は修正なしの状態にある。ＦＬＵ
ＳＨ＃とＳＹＮＣ＃の相違点は、ＳＹＮＣ＃がタグアレ
イ３１のエントリを無効化しないということである。全
ての有効エントリは保持され、全ての修正行は排他
（〔Ｅ〕状態）行になる。ＦＬＵＳＨ＃とＳＹＮＣ＃は
制御装置１２に対しては非同期入力である。ＦＬＵＳＨ
＃シーケンスとＳＹＮＣ＃シーケンスの間、共に、制御
装置１２はＣＰＵインタフェース３０でＡＨＯＬＤを起
動して、ＣＰＵ１０をアドレス保持要求モードに入らせ
るが、制御装置１２はデーター貫性を得るためにメモリ
バス１５をスヌープし続ける。制御装置１２の出力であ
るＦＳＩＯＵＴ＃は、ＦＬＵＳＨ＃、ＳＹＮＣ＃及びＲ
ＥＳＥＴの各シーケンスの始まりと終わりを指示する。

【００７３】Ｄ．３．メモリバスインタフェース信号 メモリバスインタフェース３８は、先に論じた行制御ピ
ン及び部分行制御ピン（ＭＡＬＥ、ＭＡＯＥ＃、ＭＢＡ
ＬＥ及びＭＢＡＯＥ＃）に加えて、スヌープクロック、
メモリバスアドレス、スヌーピングモード選択及びメモ
リ属性定義に関するピンを含む。ＳＮＰＣＬＫは、クロ
ックされるメモリバスと共に使用するためのスヌープク
ロック信号入力ピンである。このモードでは、制御装置
１２はスヌープ関連信号がＳＮＰＣＬＫと同期している
ものと仮定する。

【００７４】ＭＣＦＡ０〜ＭＣＦＡ６、ＭＳＥＴ０〜Ｍ
ＳＥＴ１０及びＭＴＡＧ０〜ＭＴＡＧ１１は、ＣＰＵバ
スの対応する信号線ＣＦＡ０〜ＣＦＡ６、ＳＥＴ０〜Ｓ
ＥＴ１０及びＴＡＧ０〜ＴＡＧ１１と同一の機能性を有
するメモリバスアドレス線であり、メモリバス１５のＡ
２〜Ａ３１信号（６４ビットバスの場合にはＡ３〜Ａ３
１）に接続しているべきである。これらの信号は、バイ
トイネーブルと共に、メモリの物理領域を規定するか又
は入出力アクセスされる。これらの信号はキャッシュサ
イズ、ＣＰＵの行比及び行／セクターの数を含む制御装
置１２の構成を定義するので、それらはＣＰＵバス１４
のそれぞれ対応する信号と全く同じように接続されなけ
ればならない。これらのピンは両方向性である。すなわ
ち、正規メモリバスサイクルでは、制御装置１２のメモ
リバスアドレスラッチ３４は、それらの信号を駆動し、
スヌーピング中には、制御装置１２のスヌープラッチ３
３が信号を入力として受信する。先の章で述べた通り、
ＭＡＯＥ＃及びＭＢＡＯＥ＃はメモリバスアドレス行を
イネーブルするが、部分行（バースト）アドレスイネー
ブルを制御するのはＭＢＡＯＥ＃のみである。

【００７５】制御装置１２はストローブ非同期モード、
クロック非同期モード、同期モードという３つのスヌー
ピングモードを支援し、その中の１つのモードが選択さ
れる。モードは、リセット時に、ＳＮＰＣＬＫ信号をス
トローブ非同期のときはハイ、同期のときはロー、クロ
ック非同期のときにはトグルにそれぞれ構成することに
より選択される。ストローブモードでは、制御装置１２
はスヌープストローブＳＮＰＳＴＢ＃の立下り端に対し
てアドレス／属性信号をサンプリングする。クロックを
モードでは、制御装置１２は、ＳＮＰＳＴＢ＃をサンプ
リングして活動状態であったときに、入力スヌープクロ
ック信号ＳＮＰＣＬＫの立上り端の間にアドレス／属性
信号をサンプリングする。同期モードにおいては、制御
装置１２は、ＳＮＰＳＴＢ＃をサンプリングして活動状
態であったときに、ＣＬＫのアドレス／属性信号をサン
プリングする。出力ＳＮＰＣＹＣ＃は、スヌープが実際
にタグルックアップを実行しているときに、クロックの
間に起動される。

【００７６】先にＭＢＣ１１インタフェースに関連して
説明したメモリバスアドレス出力ラッチイネーブルＭＡ
ＯＥ＃は、スヌーピング要求を可能にするためには、非
活動状態でなければならない。ＳＮＰＮＣＡ及びＳＮＰ
ＩＮＶはＳＮＰＳＴＢ＃と共にサンプリングされるスヌ
ーピングサイクル属性信号である。ＳＮＰＮＣＡは、現
在メモリバスマスターが非キャッシングアクセスを実行
しており、そのため、制御装置１２は行を読取りに対し
て排他的なままに保持することを指示する。ＳＮＰＩＮ
Ｖは、スヌープの完了時にスヌーピングされた行を無効
化しなければならないことを指示する。

【００７７】スヌープ要求に対して、制御装置１２はア
ドレス及びスヌープ属性信号をラッチし、キャッシュル
ックアップを実行する。スヌーピングサイクルは常にタ
グアレイ３１について優先権を得ており、競合時にはＣ
ＰＵを待ち状態にさせる。制御装置は、キャッシュＳＲ
ＡＭ１３中の排他行、共用行又は修正行のいずれかにヒ
ットするスヌープサイクルに際して、ＭＴＨＩＴ＃を起
動する。ＭＨＩＴＭ＃は、修正行に対するヒットを指示
するために、スヌープサイクルの間に起動される。活動
状態である場合、制御装置１２はメモリバス１５に対す
るライトバックを自動的にスケジューリングする。制御
装置１２がＭＨＩＴＭ＃を起動すると、制御装置１２
は、要求側のＭＢＣ１１に、修正行をメモリバスに書込
めるようにＭＨＩＴＭ＃が起動されているスヌーパにバ
スを一時的に与えなければならないことを警告する。ス
ヌープヒットが修正行に対して実行された場合又は既に
進行中であるときに逆無効化が必要とされる場合に、ス
ヌープ使用中標識のＳＮＰＢＳＹ＃を起動しても良い。
いずれの場合にも、ＳＮＰＢＳＹ＃が非活動化されるま
で、制御装置１２は係属中のスヌープについてルックア
ップを実行しない。ＳＮＰＢＳＹ＃は、制御装置１２が
別のスヌープサイクルを受信可能になったときに非活動
化される。同期モードでは、最大スヌープ速度は２クロ
ックごとに１回のスヌープという速度である。

【００７８】制御装置１２に対する入力であるＭＫＥＮ
＃は、活動状態であるとき、制御装置１２におけるメモ
リバスキャッシュ可能性をＣＰＵ１０に指示する。非活
動状態、すなわち、キャッシュ不可能であるときには、
制御装置１２は行充填又は割当てを実行しない。読取り
専用行属性のＭＲＯ＃は、アドレス指定行を書込み保護
させる制御装置１２への入力である。この行への書込み
は、いずれも、割当て不可能（ＰＡＬＬＯＣ＃は非活動
状態）な書込みミスである。読取り専用行は、ＭＫＥＮ
＃が活動状態である場合に限ってキャッシュ可能であ
る。この属性はＲＯＭ（読取り専用）デバイスの内容の
キャッシングに有用である。

【００７９】ＭＷＢ／ＷＴ＃は、ライトバック属性又は
ライトスルー属性のいずれかを指示するメモリバス入力
属性であり、スヌープウィンドウの閉鎖ＳＷＥＮＤ＃に
伴ってサンプリングされる。メモリバス入力属性信号の
ＤＲＣＴＭ＃は、活動状態であるとき、〔Ｍ〕状態への
直接転送を指示し、制御装置１２に〔Ｅ〕状態を飛び越
させて、行を〔Ｍ〕状態に置く。この属性は汚れたデー
タへのスヌープヒットの間にオーナーシップ交換を可能
にするため及び／又は制御装置キャッシュの外部追跡を
可能にするために有用である。これは、制御装置１２に
より、スヌープウィンドウの閉鎖ＳＷＥＮＤ＃に伴って
サンプリングされる。

【００８０】Ｄ．４．キャッシュメモリインタフェース
ピン 制御装置１２は、方向制御（ＷＡＹ）、アレイ制御（Ｗ
ＲＡＲＲ＃、ＭＡＷＥＡ＃）及びバッファ制御（ＭＣＹ
Ｃ、ＢＵＳ＃、ＷＢＷＥ＃、ＷＢＡ、ＷＢＴＹＰ）の目
的のために、９つのキャッシュメモリインタフェースピ
ンを支援する。出力信号ＷＡＹは、書込みサイクル、行
充填及びライトバックバッファのロードの間にキャッシ
ュメモリ１３が使用すべき正しい方向を指示するために
使用される。ＭＲＵ（最も近い時点で使用した方向の規
則）のミスが読取りヒット時に起こったときには、ＷＡ
Ｙを使用して、キャッシュ制御装置１２及びキャッシュ
メモリ１３にある、最も近い時点で使用した方向を指示
するＭＲＵビットを更新する。出力信号ＷＲＡＲＲ＃
は、ＣＰＵバス１４から発してキャッシュメモリＲＡＭ
に至るキャッシュメモリ書込みを制御するために使用さ
れる。この信号は、キャッシュメモリ１３に、その内部
方向マルチプレクサ（ｍｕｘ）をＷＡＹが指示する方向
を選択し且つ必要に応じてキャッシュメモリＭＲＵを更
新するように設定させる。読取りミスサイクルの場合、
ＭＲＵビットを更新する目的のためにＷＲＡＲＲ＃を起
動する。

【００８１】メモリバスアレイ書込みイネーブル／割当
て信号のＭＡＷＥＡ＃は、活動状態であるとき、キャッ
シュメモリ１３に、ＭＢＣ１１が発生するキャッシュメ
モリバスレディ信号ＣＲＤＹ＃に続くクロックで、その
メモリバッファに記憶されている行をＲＡＭに書込むべ
きであることを指示する。書込みサイクルの場合、活動
状態のＭＡＷＥＡ＃は、サイクルが新たなタグの割当て
を要求していることを指示する。キャッシュ制御装置１
２により発生されるメモリバスサイクル指示信号である
ＭＣＹＣ＃は、キャッシュメモリ１３に、現在ＣＰＵサ
イクルがメモリバッファを使用することを指示する。現
在サイクルが読取りであり且つＭＣＹＣ＃が活動状態に
なった場合には、そのサイクルはメモリバス１５の読取
りになる。現在ＣＰＵサイクルが書込みであれば、起動
されるＭＣＹＣ＃はメモリバス１５の書込みサイクルを
指示する。ＣＲＤＹ＃の起動前にＣＰＵ書込みサイクル
が終了した場合には、メモリバッファは一杯であるとマ
ークされ、メモリバスサイクルを終了させるＣＲＤＹ＃
が起動されるまで、書込みを通知する。

【００８２】制御装置１２により発生されるバス／アレ
イ選択信号のＢＵＳ＃は、読取り動作中のＣＰＵバッフ
ァデータの選択を制御する。活動状態であるとき、キャ
ッシュメモリ１３は、そのＲＡＭアレイの代わりにメモ
リバス１５がソースとなるように内部ｍｕｘを設定す
る。ロックされた読取りサイクル（リードスルー）につ
いては、サイクルがキャッシュメモリ１３の〔Ｍ〕状態
をヒットした場合、サイクルがメモリバス１５を要求し
たとしてもＢＵＳ＃は起動されない。その代わりに、デ
ータはアレイから供給される。

【００８３】制御装置１２によりＷＢＡ（ライトバック
バッファアドレス信号）と関連して発生されるライトバ
ックバッファ書込みイネーブル信号であるＷＢＷＥ＃
は、セクターの行ごとに１つずつある２つのキャッシュ
メモリライトバックバッファをロードするために使用さ
れる。ＷＢＡは、ＷＢＷＥ＃が活動状態であるときにサ
ンプリングされると、ライトバックバッファにおける第
１の行を指示し、非活動状態であるときには第２の行を
指示する。ライトバックサイクル型信号のＷＢＴＹＰ
は、制御装置１２によりＷＢＡと関連して発生される。
ハイであるとき、この信号はスヌープライトバックサイ
クルを示し、キャッシュメモリ１３の２つのスヌープバ
ッファを指示し、そうでない場合には、ＦＬＵＳＨ＃又
はＳＹＮＣ＃による置換え又は明示ライトバックサイク
ルを示し、キャッシュメモリ１３の２つのライトバック
バッファを指示する。これはキャッシュメモリ１３によ
りＷＢＷＥ＃又はＨＩＴＭ＃と、ＡＤＳ＃を起動させる
ことによってサンプリングされる。従って、ＷＢＴＹＰ
は、ＷＢＡと共に、スヌープバッファ又はライトバック
バッファのいずれかの第１の行又は第２の行を指定する
ために使用される。

【００８４】Ｅ．キャッシュ一貫性プロトコル 多重プロセッサシステムにおいてデータの一貫性を維持
するために、キャッシュ制御装置１２は、データ一貫性
を多重処理する全支援を伴う「ライトバック」キャッシ
ュを実現する。どのキャッシュ制御装置も、ある所定の
時点で、メモリ内で更新されていないデータを含んでい
るので、どのシステムバスマスターが読取るデータも正
しく且つ適時であるように保証するために、ライトバッ
クメカニズムが設けられている。多重処理システムに関
する重大な特徴は、メモリバスの利用が減少することで
ある。メモリバスは、複数のプロセッサの追加によっ
て、急速に資源障害になる。キャッシュ一貫性メカニズ
ムはメモリバス帯域幅の使用を最小限に抑える。

【００８５】キャッシュ制御装置１２は主メモリの一部
分をキャッシュ不可能でるとして規定させる。キャッシ
ュ可能領域については、選択された部分をライトスルー
位置として規定させる。このプロトコルは、キャッシュ
制御装置１２において、キャッシュされる行ごとに状態
ビットを割当てることにより実現される。それらの状態
は、バスマスターとしての制御装置１２により実行され
るデーテ転送アクティビティと、他のメモリバスマスタ
ーにより発生されるスヌープ要求に応答して実行される
スヌーピングアクティビティの双方によって決まる。

【００８６】一貫性プロトコルは、キャッシュ制御装置
１２に主メモリで更新されていないデータを記憶させる
一方、他の装置によるメモリアクセスはステール（ｓｔ
ａｌｅ）データを受信しないように保証する１組の規則
である。この一貫性は制御装置１２のキャッシュエント
リ（行）ごとに特殊な一貫性状態を割当てることにより
実行される。下記の規則はメモリ読取りサイクルと、メ
モリ書込みサイクルとに適用される。入出力サイクルと
特殊サイクルは全てキャッシュをバイパスする。キャッ
シュ制御装置１２の一貫性プロトコルは４つの状態を有
する。それらの状態は行が有効であるか否か（ヒット又
はミス）、その行が他のキャッシュで利用可能であるか
否か（共用又は排他）及び行が修正されているか（修正
されていたか）否かを定義する。４つの状態について以
下に説明する。

【００８７】〔Ｉ〕−ＩＮＶＡＬＩＤ 行がキャッシュ
で利用可能でないことを指示する。この行に対する読取
りはミスになり、キャッシュ制御装置１２に行充填（行
の全体を取出し、それをキャッシュＳＲＡＭ１３に保管
させる）を実行させる。この行への書込みはＣ５にメモ
リバス１５に対するライトスルーサイクルを実行させ、
また、状況によっては、割当て（タグへの新たな値の割
当て）を開始させる。

【００８８】〔Ｓ〕−ＳＨＡＲＥＤ この状態は、この
行が他のキャッシュと潜在的に共用されていることを指
示する（２つ以上のキャッシュに同一の行が存在してい
ると考えられる）。共用されている行は、主メモリのア
クセスなしでキャッシュＳＲＡＭ１３から読取り可能で
ある。共用行への書込みはキャッシュを更新するが、制
御装置１２にメモリバス１５に対するライトスルーサイ
クルを発生することも要求する。主メモリを更新するこ
とに加えて、ライトスルーサイクルは他のキャッシュに
おけるこの行を無効化する。共用行への書込みはライト
スルーサイクルを発生させるので、システムは選択され
たアドレスを強制的に〔Ｓ〕状態とすることにより、そ
れらのアドレスに「ライトスルーポリシー」を実行する
ことができる。これは、アドレスが参照されるたびにＣ
ＰＵページテーブルのＰＷＴ属性を設定するか又はＭＷ
Ｂ／ＷＴ＃ピンを起動することにより実行可能である。

【００８９】〔Ｅ〕−ＥＸＣＬＵＳＩＶＥ この状態
は、このキャッシュでのみ排他的に利用可能である行を
指示し、この行が修正されていない（主メモリも有効コ
ピーを有する）ことを示す。排他行への書込みはその行
を修正状態に変化させ、他のキャッシュへの報知なしに
書込みを実行できるので、メモリバスアクティビティは
生成されない。

【００９０】〔Ｍ〕−ＭＯＤＩＦＩＥＤ この状態はこ
のキャッシュでのみ排他的に利用可能である行を指示
し、修正される（主メモリのコピーはステール状態であ
る）。修正行は、メモリバスを獲得せずに、キャッシュ
で局所的に更新可能である。ＭＥＳＩは以上説明した４
つの状態を表すために使用される頭文字であり、便宜
上、状態遷移を説明するのに使用する。

【００９１】Ｅ．１．基本状態遷移 キャッシュ行の基本状態遷移は２つの部分に分類できる
であろう。その第１の部分は、ＣＰＵ／キャッシュコア
でそれ独自のアクションのために起こるＭＥＳＩ状態の
変化を対象とし、第２の部分は、他の外部装置のアクシ
ョンが原因となって起こるＣＰＵ／キャッシュコアのＭ
ＥＳＩ状態遷移を表す。図１３は、それらの基本遷移を
含むＭＥＳＩコヒーレンシープロトコルの部分状態図で
ある。各キャッシュ行のＭＥＳＩ状態は、制御装置１２
及びキャッシュメモリ１３がＣＰＵ１０により生成され
た読取り要求と書込み要求をサービスした結果として変
化する。ところが、キャッシュ行の状態（Ｍ，Ｅ又は
Ｓ）はキャッシュメモリ１３をヒットする読取り動作に
より変化しないままである。

【００９２】ＣＰＵ１０がＣＰＵバス１４に読取りサイ
クルを生成し、そのデータがキャッシュメモリ１３に存
在していないときには、読取りミスが発生する。また、
一致は見出されるが、データが状態〔Ｉ〕（無効）であ
る場合にも読取りミスは起こる。そこで、制御装置１２
は要求されたデータ（キャッシュ可能であると想定され
る）と、キャッシュ行を充填するために必要とされる周
囲のデータとを取出すために主メモリアクセスを生成す
る。ＰＣＤ（ページキャッシングディスエーブル）ピン
は、記憶場所の仮想アドレスのページテーブルエントリ
にあるキャッシュ可能性ビットに対応するＣＰＵのＰＣ
Ｄ出力により駆動される制御装置１２の入力である。Ｃ
ＰＵがメモリアドレスを提示するときにＰＣＤビットが
印加される場合、その記憶場所は制御装置１２又はＣＰ
Ｕ１０のいずれにもキャッシュされない。制御装置１２
はページごと、行ごとの２つの方式でキャッシュ可能性
を確定させる。ページキャッシュ可能性機能はソフトウ
ェアにより確定されるが、行ごとのキャッシュ可能性は
ハードウェアにより駆動される。ＭＫＥＮ＃は、メモリ
バス制御装置又はメモリバスに接続する制御装置１２の
入力である。非活動状態のＭＫＥＮ＃は制御装置１２と
ＣＰＵ１０の双方における記憶場所のキャッシングを阻
止し、現在アドレスにのみ影響を及ぼす。それらの信号
のいずれかにより読取りミスがキャッシュ不可能である
と指示されれば、その行はキャッシュメモリ１３又はＣ
ＰＵ１０のキャッシュに記憶されず、キャッシュの状態
は全く修正されない。書込みミスの場合、それらの入力
のいずれかからのキャッシュ不可能指示は割当てなしに
書込みミスを強いる。尚、キャッシュメモリ１３が既に
行の有効コピーを有しているならば、ＣＰＵ１０からの
ＰＣＤ属性と、メモリバス１５からのＭＫＥＮ＃属性と
を無視する。

【００９３】ＤＲＣＴＭ＃（修正指向）ピンは、制御装
置１２に排他状態〔Ｅ〕を飛び越し、行を修正状態
〔Ｍ〕に直接導入することを報知する入力である。オー
ナーシップの読取りや、キャッシュ間転送などの特殊な
キャッシュメモリ１３のデータアクセスについては、主
メモリの読取り中に信号を起動することができる。書込
み中にも、キャッシュ追跡と、〔Ｓ〕状態行の〔Ｍ〕状
態行への更新を目的として、この信号を起動することが
できる。新たなデータは無効行と置換えられるか、又は
最も遠い時点で使用された（ＬＲＵ）行と置換えられ
る。置換えられたＬＲＵ行が修正〔Ｍ〕状態にある場
合、それはメモリにライトバックされる。行が置換えら
れると、キャッシュ制御装置１２は、さらに、一次キャ
ッシュの同じ行を無効化して、包含の原理を維持する。
無効化は一次キャッシュの複数の行を含んでいても良
く、データが修正されていれば、一次キャッシュからの
ライトバックを含むことも可能であろう。

【００９４】ＣＰＵ１０がＣＰＵライトスルー要求を指
示するＰＷＴ（ページライトスルー）ピンを印加する
か、又はメモリバス１５がＭＷＢ／ＷＴ＃（メモリバス
ライトスルー）ピンを起動する−その場合には、新たな
行は制御装置１２により共用状態〔Ｓ〕とされる−こと
がない限り、新たな行は排他状態〔Ｅ〕に入る。ＤＲＣ
ＴＭ＃が起動された場合には、新たな行は排他状態
〔Ｅ〕ではなく、修正状態〔Ｍ〕に入る。ＣＰＵ１０が
書込みサイクルを生成し、そのデータがキャッシュメモ
リ１３に存在しているときには、そのデータは更新さ
れ、ＭＥＳＩ状態変化を受けても良い。書込みヒット行
が、元来、排他状態〔Ｅ〕にある場合には、その行は、
書込み時に、修正状態〔Ｍ〕に変化する。ヒットされた
行が修正状態〔Ｍ〕にあれば、行はその状態のままであ
る。それらの場合、いずれにおいても、バスアクティビ
ティは生成されない。

【００９５】共用状態〔Ｓ〕にある行への書込みは、制
御装置１２に主メモリへデータを書込ませると共に、キ
ャッシュメモリ１３を更新させる。主メモリへの書込み
は、さらに、別のキャッシュにあるデータのコピーを全
て無効化する働きもする。キャッシュ行の状態はＰＷＴ
ピン及びＭＷＢ／ＷＴ＃ピンへのアクティビティに従っ
て変化する。それらのピンのいずれもが起動されない場
合には、書込みヒット行が排他〔Ｅ〕になる。それらの
ピンのいずれかが起動されると、行がライトスルーのま
まに保たれ、従って、状態は共用〔Ｓ〕のままである。
ＣＰＵ１０が書込みサイクルを生成し、データがキャッ
シュメモリ１３に存在していない場合には、書込みミス
が起こる。単純な書込みミスでは、キャッシュ制御装置
１２はメモリへデータを送り出すことによりＣＰＵ１０
を補助するが、データはキャッシュメモリ１３には導入
されない。キャッシュ行には影響は及ばないので、状態
の変化は起こらない。

【００９６】割当てを伴う書込みミスは書込みミスの特
殊なケースである。このミスは、ＣＰＵにより書込まれ
る記憶場所は現在はキャッシュメモリ１３にはないが、
キャッシュメモリ１３に導入され、更新されるときに起
こる。正規の書込みミスと同様に、制御装置１２はデー
タを主メモリへ書込む際にＣＰＵ１０を補助する。メモ
リにデータが書込まれた後、制御装置１２は上記の読取
りミスの規則に従って同一のデータをリードバックす
る。キャッシュメモリ１３はこのデータ組合わせを内部
で発生させるので、メモリバス１５に対する書込み要求
は不要になる。この場合、修正状態〔Ｍ〕を強制するた
めにＤＲＣＴＭ＃を使用しなければならない。

【００９７】割当てを実行する能力は次に示す条件の全
てが満たされているか否かによって決まる。その条件と
は、書込みがキャッシュ可能であること；ＰＷＴが起動
されず、ライトスルーを強制すること；書込みがＬＯＣ
Ｋされていないこと；書込みが（Ｉ／Ｏではなく）メモ
リに対してであること；及び書込みが読取り専用として
キャッシュされないことである。これらの条件はＰＡＬ
ＬＯＣ＃の起動によりＭＢＣ１１へ報知される。

【００９８】１つのコアの制御装置１２及びキャッシュ
メモリ１３におけるＭＥＳＩ状態遷移は、他のコア又は
装置により開始されるアクションにより共用メモリバス
１５を介して誘起できる。以下の説明中、他の装置のア
クションに応答している制御装置１２は現時点ではメモ
リバス１５を所有しておらず、従って、「スレーブ」、
スヌーピングの場合には「スヌーパ」と呼ばれても良い
と想定する。現時点でバスを所有している制御装置は
「マスター」である。主メモリからメモリバス１５を介
してデータをアクセスしているマスターは、アクセス中
のデータのより近い時点で更新されたバージョンを求め
てキャッシュを検査、すなわち、スヌープするために、
バスを介する全てのキャッシュ装置（スヌーパ）に対し
て要求を送信する。

【００９９】スヌープヒットが検出されたときには、キ
ャッシュ制御装置１２はＳＮＰＩＮＶ及びＳＮＰＮＣＡ
により指定される通りに行状態を更新しなければならな
い。さらに、制御装置１２は、ＣＰＵ１０に含まれてい
る一次キャッシュの一貫性を包含の原理に基づいて維持
する働きをする。詳細にいえば、一次キャッシュに存在
している全ての行は二次キャッシュにもなければなら
ず、Ｅ．３．状態テーブルの章で詳細に説明するよう
に、一次キャッシュの〔Ｅ〕又は〔Ｍ〕状態の行は、二
次レベルキャッシュではいずれも〔Ｍ〕状態でなければ
ならない。スヌーパは、修正バージョンのデータを有し
ている（「修正行に対するスヌープヒット」）場合、次
に、ＣＰＵ１０に対して「問い合せサイクル」を生成し
て、ＣＰＵ１０もその行の修正コピー、すなわち、より
近い時点で修正された行を有しているか否かを問い合わ
せる。最新の行はスヌーピングエージェントである制御
装置によりメモリバス１５に書込まれ、さらには、主メ
モリに書込まれるか又は要求を発しているマスターに直
接書込まれるので、マスターはその行を利用することが
できる。

【０１００】スヌープヒットを有するスヌーピングキャ
ッシュにおけるＭＥＳＩプロトコルの状態変化は、マス
ターにより駆動されるＳＮＰＩＮＶ及びＳＮＰＮＣＡの
属性入力によって決まる。ＳＮＰＩＮＶ入力は、スヌー
ピングする制御装置に、ヒットがあればスヌープ中の行
を無効化するように知らせる。そのスヌープを要求する
マスターはこの行のコピーを書込もうとしており、従っ
て、最新のコピーを有することになる。スヌープ要求時
にＳＮＰＩＮＶが起動されると、スヌープヒットはいず
れも無効状態〔Ｉ〕にされ、ＣＰＵにそのキャッシュを
検査し、同様に行のコピーを無効化することを命令する
「戻し無効化」が生成される。スヌーピングしている制
御装置が修正行に対してスヌープヒットを起こし且つバ
スマスターによりＳＮＰＩＮＶが印加されたときには、
戻し無効化と問い合せサイクルとを組合わせる。問い合
せサイクルはｉ８６０ＸＰ^TMＣＰＵの場合に限られ、８
０４８６はライトスルーキャッシュであり、決して修正
データを含んでいないため、制御装置１２は８０４８６
ＣＰＵに対しては「戻し無効化」を実行する。

【０１０１】ＳＮＰＮＣＡ入力は、スヌーピングしてい
る制御装置に、要求しているマスターが非キャッシング
アクセスを実行しているか否かを知らせる。要求してい
るマスターがデータをキャッシングしていない場合、修
正〔Ｍ〕又は排他〔Ｅ〕行に対するスヌープヒットを排
他状態に置くことができる。要求側装置が行をキャッシ
ングしていないので、無効化を同報通信する必要はな
い。要求しているマスターがデータをキャッシングして
いる場合には、修正行又は排他行に対するスヌープヒッ
トを共用状態に置かなければならない。それにより、将
来に起こる書込みヒットは他のキャッシュに対し確実に
無効化を生じさせる。尚、共用行に対するスヌープヒッ
トはＳＮＰＮＣＡとは無関係に共用状態にとどまらなけ
ればならない。また、起動されたＳＮＰＩＮＶは常にＳ
ＮＰＮＣＡをオーバーライドする。

【０１０２】主メモリを二次キャッシュシステムに関し
て最新のものとするために、キャッシュ同期を実行す
る。これを実行するための制御信号はＦＬＵＳＨ＃と、
ＳＹＮＣ＃とを含む。制御装置１２へＦＬＵＳＨ＃ピン
を起動することにより、キャッシュフラッシュは開始さ
れる。開始後、制御装置１２は全ての修正行を主メモリ
に書込み、再びＣＰＵ１０に対して戻し無効化及び問い
合せサイクルを実行する。完了したときには、二次キャ
ッシュのタグＲＡＭ３１の全てのエントリは無効状態に
なる。ＳＹＮＣ＃ピンが起動されると、全ての修正行は
メモリに書込まれる。ＦＬＵＳＨ＃ピンとは異なり、Ｓ
ＹＮＣ＃が完了した後、キャッシュ行は有効なままであ
り、修正行は排他状態に変化する。

【０１０３】Ｅ．２．追加状態遷移 以上説明した基本状態遷移に加えて、キャッシュ不可
能、読取り専用、ロック及び状態〔Ｍ〕への強制直接転
送のアクセスサイクルを含むいくつかの他の事象もＭＥ
ＳＩ状態に影響を及ぼす。制御装置１２に対するＭＲＯ
＃（メモリ読取り専用）入力は、メモリの記憶場所が読
取り専用であることを指示するために、メモリバスによ
り駆動される。読取りミス行充填中に印加されると、Ｍ
ＲＯ＃は行をキャッシュメモリ１３で共用状態〔Ｓ〕に
させると共に、キャッシュタグＲＡＭ３１の読取り専用
ビットを設定する。ＭＲＯ＃アクセスはＣＰＵ１０では
キャッシュされない。その後に続く読取り専用行に対す
る書込みヒットに際して、書込みは、読取り専用ビット
が設定されている状態で、共用状態〔Ｓ〕にとどまって
いるキャッシュメモリ１３の行を更新することなく実際
にメモリにライトスルーされる。

【０１０４】ＣＰＵ１０により駆動されるＬＯＣＫ＃信
号は、要求されたサイクルが原子メモリアクセスに対し
て記憶場所をロックすべきであることを指示する。ロッ
クされたサイクルはプロセッサ間及びタスク間の同期の
ために使用されるので、ロックされた全てのサイクルは
メモリバス１５に現れなければならない。ロックされた
書込みに際しては、制御装置１２はそのアクセスをライ
トスルーサイクルとして取扱い、データをメモリバスへ
送信して、メモリを更新すると共に、他のキャッシュコ
ピーを無効化する。データがキャッシュメモリ１３にも
存在している場合には、そのデータは更新されるが、そ
のＭ，Ｅ又はＳ状態は変化しないままである。ロックさ
れた読取りの場合には、制御装置１２はキャッシュミス
を想定して、メモリ読取りサイクルを開始する。そのデ
ータがキャッシュメモリ１３にある場合には、データの
Ｍ，Ｅ，Ｓ状態は変化しないままである。要求されたデ
ータがキャッシュメモリ１３にあり且つ修正状態〔Ｍ〕
にある場合、メモリバスがデータを戻すと、制御装置１
２はキャッシュメモリ１３のデータを使用し、メモリバ
スのデータを無視する。キャッシュメモリ１３をミスす
るロックされた読取りサイクル及びロックされた書込み
サイクルは、キャッシュメモリ１３とＣＰＵ１０の双方
にキャッシュ不可能である。ロックされたサイクルの間
に行をキャッシュさせ且つ特定の行に対するスヌープを
阻止させることにより、キャッシュ行内部におけるＬＯ
ＣＫについての実現を向上させることは可能である。こ
の向上はアクセスをキャッシュに対する多くのセミフォ
アに制限することによって、メモリバスのトラフィック
をさらに減少させるであろう。

【０１０５】Ｅ．３．状態テーブル 制御装置１２によりキャッシュされる行は、ＣＰＵバス
１４のアクティビティ（制御装置１２がメモリバスマス
ターになることを要求するときがある）の結果として、
あるいは他のシステムマスターにより生成されるメモリ
バス１５のアクティビティ（スヌーピング）の結果とし
て、状態を変えることができる。状態の遷移はＣＰＵ１
０とメモリバス１５とのトランザクションの型（読取
り、書込み）と、先に挙げた一連の外部入力信号及び後
述するように内部で生成される変数とにより影響を受け
る。さらに、制御装置１２は一貫性プロトコルの結果と
していくつかのＣＰＵ／メモリバス信号を駆動する。Ｃ
ＰＵバス１４のアクティビティの結果として発生する内
部生成変数は次の通りである：

【０１０６】ＰＷＴ（ページライトスルー、ＰＷＴ入力
ピン）：ＣＰＵバス１５のライトスルー要求を指示す
る。８０４８６又はｉ８６０ＸＰ^TMＣＰＵのＰＷＴ入力
ピンにより起動される。この信号は行充填に影響を与
え、活動状態である場合、行を〔Ｓ〕状態にさせる。制
御装置１２はライトスルー行については書込み割当てを
実行しない。ＰＷＴが印加されると、それはＭＷＢ／Ｗ
Ｔ＃ピンにおいてライトバック指示をオーバーライドす
る。ＰＣＤ （ページキャッシュ可能性ディスエーブル、ＰＣ
Ｄ入力ピン）：アクセスされた行がキャッシュ不可能で
あることを指示する。ＰＣＤが起動されると、それはＭ
ＫＥＮ＃の起動から発するキャッシュ可能指示をオーバ
ーライドする。ｉ８６０ＸＰ^TM／４８６（８０４８６又
はｉ８６０ＸＰ^TMＣＰＵ指示、ＣＰＵＴＹＰ入力ピン、
リセット立下がり端の間にサンプリングされる）：この
信号は、現時点でキャッシュ制御装置１２に接続してい
るＣＰＵの型を指示する（一次キャッシュプロトコル及
び行サイズ）。

【０１０７】ＮＷＴ（ｉ８６０ＸＰ^TMライトスルー指
示、Ｃ５のＷＢ／ＷＴ＃出力ピン）：ローであるとき、
ｉ８６０ＸＰ^TMにアクセスされた行をＳＨＡＲＥＤ状態
に保持させる。ライトバックモード（ＷＢ＝１）は！Ｎ
ＷＴ表記法により指示される。それらの場合、ｉ８６０
ＸＰ^TMは排他状態〔Ｅ〕、〔Ｍ〕に移行できるようにな
る。明示して記述されない限り、ＮＷＴは通常は活動状
態である。ＫＥＮ （ＣＰＵキャッシングイネーブル、ＫＥＮ＃出力
ピン）：活動状態であるとき、要求された行をＣＰＵ１
０の一次キャッシュによりキャッシングできることを指
示する。明示して記述されない限り、ＫＥＮは通常は活
動状態である。

【０１０８】メモリバス１５のアクティビティは次に挙
げる内部変数に影響を及ぼす：ＭＷＴ （メモリバスライトスルー指示、ＭＷＢ／ＷＴ＃
入力ピン）：活動状態であるとき、制御装置１２にアク
セスされた行を共用状態〔Ｓ〕に保持させる。ライトバ
ックモードは！ＭＷＴ表記法により指示される。それら
の場合、制御装置１２は排他状態〔Ｅ〕，〔Ｍ〕へ移行
することができる。ＤＲＣＴＭ （メモリバス〔Ｍ〕指向指示、ＤＲＣＴＭ＃
入力ピン）：活動状態であるとき、〔Ｅ〕状態の飛び越
しを強制し、〔Ｍ〕へ直接に移行させる。ＭＫＥＮ （メモリバスキャッシュ可能性イネーブル、Ｍ
ＫＥＮ＃入力ピン）：活動状態であるとき、メモリバス
サイクルがキャッシュ可能であることを指示する。ＭＲＯ （メモリバス読取り専用指示、ＭＲＯ＃入力ピ
ン）：活動状態であるとき、行を読取り専用にさせる。ＭＴＨＩＴ （タグヒット、ＭＴＨＩＴ＃出力ピン）：ス
ヌープサイクルの間に制御装置１２により起動され、現
在スヌープアドレスが制御装置１２又はキャッシュ１３
の有効行（〔Ｅ〕，〔Ｓ〕又は〔Ｍ〕）をヒットするこ
とを指示する。ＭＨＩＴＭ （〔Ｍ〕状態の行に対するヒット、ＭＨＩＴ
Ｍ＃出力ピン）：制御装置１２のスヌープサイクルによ
り起動され、現在スヌープアドレスが制御装置１２のタ
グアレイの修正行をヒットすることを指示する。ＳＮＰＮＣＡ （非キャッシング装置アクセス）：活動状
態であるとき、制御装置１２に、現在バスマスターが非
キャッシングアクセスを実行していることを指示する。ＳＮＰＩＮＶ （無効化）：活動状態であるとき、制御装
置１２に、現在スヌープサイクルがアドレス指定された
キャッシュ行を無効化しなければならないことを指示す
る。

【０１０９】その他の内部変数には次のようなものがあ
る：ＴＲＯ （タグ読取り専用タグビット）：このビットは、
セットされると、このタグと関連する１つ又は２つの行
が読取り専用行であることを指示する。ＢＩＮＶ ：一次キャッシュにおいて包含の原理を維持す
るためのＣＰＵ戻し無効化サイクルの実行（ＩＮＶが活
動状態であるときのスヌープ又はＷＴキャッシュを伴う
８０４８６ＣＰＵ）。ＩＮＱＲ ：一次キャッシュにおいて包含の原理を維持す
るためのｉ８６０ＸＰ^TM問い合せサイクルの実行（ＩＮ
Ｖが活動状態であるときに実行されても良く、同時に戻
し無効化を実行する）。ＷＢＣＫ （制御装置１２のライトバックサイクル）：こ
れは、制御装置１２にキャッシュされている〔Ｍ〕状態
のデータを主メモリに戻しコピーすべき場合に生成され
るメモリバス１５の書込みサイクルである。ライトバッ
クサイクルは制御装置１２の１行全体に影響を与える。ＷＴＨＲ （Ｃ５ライトスルーサイクル）：これはＣＰＵ
書込みに応答したシステム書込みサイクルである。キャ
ッシュＳＲＡＭに影響を及ぼしても良く、及ぼさなくと
も良い（更新）。ライトスルーサイクルでは、制御装置
１２は、ＣＰＵ１０がＣＰＵバス１４に対して実行する
のと同一のアドレス信号、データ信号及び制御信号によ
ってメモリバス１５を駆動する。主メモリは更新され、
他のキャッシュはそれらのコピーを無効化する。

【０１１０】ＲＴＨＲ（制御装置１２のリードスルーサ
イクル）：これは、制御装置１２をヒットする行に対す
るロックされた読取りを支援するための特殊なサイクル
である。制御装置１２はロック同期のためにメモリバス
１５のサイクルを要求し、データは、データをキャッシ
ュメモリ１３から供給させる〔Ｍ〕状態を除いてメモリ
バス１５から供給される。ＬＦＩＬ （行充填）：制御装置１２に、新たな行を取出
し且つそれをキャッシュメモリ１３に預けるために、メ
モリバス１５サイクルを生成させる。ＲＮＲＭ （制御装置１２の読取り正規サイクル）：これ
は、キャッシュ不可能アクセスに対して制御装置１２に
より実行される正規読取りサイクルである。ＳＲＵＰ （キャッシュ１３ＳＲＡＭ ＵＰＤＡＴＥ）：
新たな情報がキャッシュメモリ１３に導入されるたびに
起こる。ＬＦＩＬサイクルで更新が示唆される。 ＡＬＬＯＣ （制御装置１２のＡＬＬＯＣＡＴＩＯＮ）：
キャッシュ可能である書込みミスサイクルで、制御装置
１２に行読取りを発行させる。

【０１１１】図１４から図１９は、第１の欄に示す現在
状態からの状態遷移を定義し、第２の欄は既存の条件
と、その結果生じる次の状態を示し、第３の欄と第４の
欄はメモリバスのアクティビティと、ＣＰＵのアクティ
ビティ（好ましい実施例の先に定義した変数に関連し
て）をそれぞれ示している。便宜上、図１４から図１９
において、記号「ＸＰ」はｉ８６０ＸＰ^TMＣＰＵを表す
ために使用され、「ＣＣ」はキャッシュ制御装置１２を
表すために使用されている。

【０１１２】Ｆ．プロトコルの基本タイミング 二次キャッシュシステムの動作は、主メモリとの間のメ
モリバス１５を介するデータの流れを制御する２つの素
子であるキャッシュ制御装置１２及びＭＢＣ１１、並び
に他のキャッシュシステム及びバスマスターの対話によ
って大きく作用される。図２０は、二次キャッシュシス
テムのさらに詳細なブロック線図であり、ＣＰＵ１０
と、ＣＰＵバス１４と、Ｃ５制御装置１２と、Ｃ８キャ
ッシュＳＲＡＭ１３と、オプションのメモリバストラン
シーバ（ＸＶＲ）又はラッチ装置１６と、ＭＢＣ１１
と、メモリバス１５との間のアドレス及びデータの流れ
の制御についてさらに詳細に示されている。制御装置１
２はＭＢＣ１１に報告することによりメモリバス１５の
制御を要求する。ＭＢＣ１１は制御装置１２に対してバ
スを順序指定し、許可する。許可後、ＭＢＣ１１は要求
されたサイクルを実行し、その他のキャッシュをスヌー
ピングし且つサイクルを終了させる。制御装置１２は様
々に異なるスヌーピングのモードと、さまざまに異なる
メモリバス動作のモードと、様々なキャッシュ一貫性プ
ロトコルのオプションを支援する。ＭＢＣ１１の構成は
それらの機能のどれを使用するかを指示し、厳密にそれ
らをどのようにして使用するかを指示する。

【０１１３】Ｆ．１．サイクルの属性と進行 メモリバスサイクルは、キャッシュ制御装置１２がキャ
ッシュアドレスストローブＣＡＤＳ＃を起動することに
より開始される。印加されると、この信号はキャッシュ
サイクル制御信号及び属性信号がＭＢＣ１１に対して有
効であることを指示する。制御装置１２はＭＢＣ１１に
キャッシュデータストローブ信号ＣＤＴＳ＃をさらに供
給する。ＣＤＴＳ＃はＣＡＤＳ＃を追跡し、サイクルデ
ータ段階の開始を指示する。読取りサイクルの場合、信
号は、次のＣＬＫで始まるとき、ＣＰＵバス１４は最後
のＢＲＤＹ＃が起動される（ＭＢＣ１１に対してサイク
ル長さ及びキャッシュ可能性の属性により指定され、キ
ャッシュ制御装置１２によりＣＰＵバス１４を介してＢ
ＬＡＳＴ＃印加によって報知される）まで、ＭＢＣ１１
の制御の下で読取りモードに入っている。読取りサイク
ルでは、ＭＢＣ１１が既にＣＰＵバス１４を所有してい
る場合、ＣＤＴＳ＃はＣＡＤＳ＃によって起動される。
割当てサイクルの場合、ＭＢＣ１１はＣＰＵバス１４を
必要とせず、従って、ＣＤＴＳ＃はＣＡＤＳ＃と共に起
動される。書込みサイクルの場合、ＣＤＴＳ＃はメモリ
バス１５で第１のデータのピースを利用可能であること
を指示する。８０４８６ＣＰＵの書込みサイクルにおい
ては、これはＣＡＤＳ＃と共に印加される。ライトバッ
クサイクルでは、ＣＤＴＳ＃は全てのデータが利用可能
であること、すなわち、ライトバックバッファ又はスヌ
ープバッファに正しいライトバックデータがロードされ
ることを指示する。

【０１１４】サイクル要求に対する応答として、メモリ
バス制御装置１１はサイクル進行信号によって応答す
る。あらゆるサイクル進行信号は先行サイクルに関わる
ＣＤＴＳ＃及びＣＲＤＹ＃の後に一度サンプリングさ
れ、次に、対応するサイクルのＣＲＤＹ＃が現れるまで
無視される。ＢＧＴ＃は、メモリバス１５におけるサイ
クルの実行を完了するためのメモリバス制御装置１１に
よる委託を指示する。この時点に至るまで、キャッシュ
制御装置１２がサイクルを所有している。すなわち、介
在するスヌープライトバックはそれを打切り、制御装置
１２は必要に応じてＭＢＣ１１に対してサイクルを再発
行する働きをする。キャッシュ制御装置１２が、新しい
が再発行されたのではないサイクルを発行する１つのケ
ースは次の通りである：元来のＣＡＤＳ＃動作がライト
バックサイクルであり且つ割込みスヌープサイクルがそ
のライトバックバッファをヒットした場合、後続するＣ
ＡＤＳ＃は全く新しいサイクル（割込まれたＣＡＤＳ＃
動作の再発行ではない）に対するものとなる。

【０１１５】ＭＢＣ１１が制御装置１２へＢＧＴ＃信号
を送信して、メモリバス１５におけるサイクルを完了す
るためのＭＢＣ１１による保証を指示した後、ＭＢＣ１
１はそのサイクルを所有する。制御装置１２はサイクル
が終了すると想定し、何らかのタグ変化が解決されるま
でスヌープを許容しない。ＢＧＴ＃に続いて現れるＫＷ
ＥＮＤ＃は、キャッシュ可能性ウィンドウが閉鎖し、制
御装置１２がキャッシュ可能性と、読取り専用とをそれ
ぞれ制御装置１２に指示するＭＫＥＮ＃、ＭＲＯ＃の属
性をサンプリングしなければならないことを指示する。
（それらの属性は制御装置アドレスを復号することによ
り確定できる。）それらの属性に基づいて、制御装置１
２は割当て，行充填，置換えなどを実行する。

【０１１６】ＫＷＥＮＤ＃に続いて、ＳＷＥＮＤ＃が起
動される。これは、スヌープウィンドウが閉鎖したこと
を指示する。制御装置１２はこの時点でＭＷＢ／ＷＴ＃
及びＤＲＣＴＭ＃の各属性をサンプリングする。それら
の属性はシステム内のその他のキャッシュをスヌーピン
グすることにより確定される。この時点で、制御装置１
２は進行中の行アクセスに関連するタグＲＡＭ３１の状
態を更新する。最後に、ＭＢＣ１１は、バスサイクルの
終了を指示するＣＲＤＹ＃をキャッシュ制御装置１２へ
発行する。制御装置１２は、ＢＧＴ＃とＣＲＤＹ＃との
間でＣＮＡ＃を起動して、現在データ段階の終結に先立
ってＭＢＣ１１に新たなアドレス段階を要求させること
により、メモリバスのパイプライン化を可能にする。キ
ャッシュ制御装置１２はメモリバス１５において１レベ
ルの深さのアドレスパイプラインを支援する。これらの
動作を図２１に象徴的に表している。

【０１１７】Ｆ．２．スヌープ動作 キャッシュ制御装置１２はキャッシュの一貫性を確保す
るために、メモリバスにおいてスヌーピング動作を実行
する。スヌープ動作は開始段階と、応答段階という２つ
の段階から構成されている。開始段階の間、ＭＢＣ１１
は制御装置１２にスヌープアドレス情報を与える。応答
段階の間には、キャッシュ制御装置１２はスヌープ状態
情報を提供する。

【０１１８】スヌープを開始するモードは、 １．ストローブ：ＳＮＰＳＴＢ＃の立下り端を使用； ２．クロック：ＳＮＰＣＬＫによってＳＮＰＳＴＢ＃を
サンプリング； ３．同期：ＣＬＫによってＳＮＰＳＴＢ＃をサンプリン
グの３つである。これら３つのスヌーピングモードは次
のように構成される： １．ストローブ：ＳＮＰＣＬＫ信号はハイにストラップ
されなければならない。 ２．クロック：ＳＮＰＣＬＫ信号をスヌープクロック源
に接続しなければならない。 ３．同期：ＳＮＰＣＬＫ信号はローにストラップされな
ければならない。

【０１１９】図２２は、ストローブ方式のスヌープ開始
を示す。ＳＮＰＳＴＢ＃の立下り端に伴って、メモリア
ドレスＳＮＰＮＣＡ，ＳＮＰＩＮＶ及びＭＢＡＯＥ＃を
ラッチする。ＭＡＯＥ＃をサンプリングして活動状態
（ロー）であれば、ＳＮＰＳＴＢ＃はスヌープを発生さ
せない。スヌープ開始は制御装置１２により認識され、
次のクロックで同期されて、それに続くクロックにおい
てスヌープを発生させる。図２３は、クロック方式のス
ヌープ開始を示す。ＳＮＰＳＴＢ＃を初めにサンプリン
グしてローであるとき、ＳＮＰＣＬＫの立上がり端に伴
ってメモリアドレスＳＮＰＮＣＡ，ＳＮＰＩＮＶ及びＭ
ＢＡＯＥ＃をラッチする。再度のスヌープの準備を整え
るためには、少なくとも１つのＳＮＰＣＬＫについてＳ
ＮＰＳＴＢ＃はハイ状態でサンプリングされなければな
らない。ＭＡＯＥ＃をサンプリングして活動状態（ロ
ー）であれば、ＳＮＰＳＴＢ＃はスヌープを発生させな
い。スヌープ開始は制御装置１２により認識され、次の
クロックで同期され、それに続くクロックにおいてスヌ
ープを発生させる。

【０１２０】図２４は、同期スヌープモードを示す。Ｓ
ＮＰＳＴＢ＃を初めにサンプリングしてローであると
き、ＣＬＫの立上がり端に伴ってメモリアドレスＳＮＰ
ＮＣＡ，ＳＮＰＩＮＶ及びＭＡＢＯＥ＃をラッチする。
再度のスヌープの準備を整えるためには、少なくとも１
つのＣＬＫについてＳＮＰＳＴＢ＃はハイ状態でサンプ
リングされなければならない。ＭＡＯＥ＃をサンプリン
グして活動状態（ロー）であれば、ＳＮＰＳＴＢ＃はス
ヌープを発生させない。スヌープ開始はＣ５，キャッシ
ュ制御装置１２により認識され、次のクロックでスヌー
プを発生させる。キャッシュ制御装置１２によるスヌー
プ応答段階は状態指示と、スヌープ処理完了信号という
２つの段階から構成されている。応答段階は常にＣＰＵ
ＣＬＫと同期する。状態指示はＭＨＩＴＭ＃及びＭＴＨ
ＩＴ＃に提示され、次のスヌープまで安定したままであ
る。これらの信号は、スヌープ動作の直前のキャッシュ
制御装置の行の状態を指示する。ＭＢＣ１１はキャッシ
ュ制御装置の行の初期状態と、ＳＮＰＩＮＶ及びＳＮＰ
ＮＣＡ入力とを知って、行の最終状態を予測することが
できる。スヌープ完了情報はＳＮＰＢＳＹ＃出力によっ
て確定される。ＳＮＰＢＳＹ＃出力が非活動状態である
とき、それはキャッシュ制御装置１２が次のスヌープサ
イクルを受入れできる状態にあることを指示する。

【０１２１】図２５は、無効化を伴わないスヌープに対
するキャッシュ制御装置１２の応答を示す。第１回のス
ヌープはキャッシュにはその時点で記憶されない〔Ｉ〕
状態の行に対するものである。次のスヌープは〔Ｅ〕又
は〔Ｓ〕状態の行に対するものであり、続くスヌープは
〔Ｍ〕状態の行に対するものである。図２６は、無効化
を伴うスヌープに対する制御装置１２を示す。ＳＮＰＢ
ＳＹ＃信号は、修正行に対するスヌープヒットが起こっ
た（ＳＮＰＢＳＹ＃は修正行がライトバックされ終わる
まで活動状態のままである）か、あるいは、戻し無効化
が必要であり、戻し無効化が進行中であるといういずれ
かの理由によって起動される。ＳＮＰＢＳＹ＃の最短活
動時間はＣＬＫ周期２回である。これにより、外部論理
は非同期クロックに伴って活動状態のＳＮＰＢＳＹ＃を
捕獲し且つ保持することができる。外部論理は、まず、
制御装置１２がスヌープ実行中を指示するために使用す
る活動状態のＳＮＰＣＹＣ＃を求め、次にＳＮＰＢＳＹ
＃を捕獲し且つ保持しなければならない。

【０１２２】キャッシュ制御装置１２はＭＢＣ１１にス
ヌープ動作をパイプライン化させる。また、最前のスヌ
ープが完了する前に次のスヌープアドレスを供給させ、
次のスヌープを要求させる。パイプライン化スヌープの
動作を統制する規則は次の通りである： １．ストローブモードのスヌープの場合、ＭＢＣ１１は
ＳＮＰＣＹＣ＃の立下がり端の後までＳＮＰＳＴＢ＃の
第２の立下がり端を発生させることができない。 ２．クロックモードのスヌープの場合、ＭＢＣ１１はＳ
ＮＰＣＹＣ＃の立下がり端の後まで第２に起動されるＳ
ＮＰＳＴＢ＃をＳＮＰＣＬＫによりサンプリングさせる
ことができない。 ３．同期モードのスヌープの場合、ＭＢＣ１１は、ＳＮ
ＰＣＹＣ＃が活動状態になった後のＣＬＫまでＳＮＰＳ
ＴＢ＃の第２の立下がり端をＣＬＫによりサンプリング
させることができない。

【０１２３】図２７及び図２８は、同期の場合と非同期
の場合にそれぞれ実行しうる最高速パイプライン化スヌ
ープ動作を示す。キャッシュ制御装置１２は、メモリバ
スを図２９に示すような４つのセクターに分割すること
により、スヌープを主メモリとの間のデータ転送と重複
させる。セクター１は先行メモリバスサイクルに続き
（すなわち、ＣＲＤＹ＃の後）、新たなメモリバスサイ
クルが開始するまで（ＣＡＤＳ＃の前）続く。この領域
におけるスヌープは直ちにルックアップされ、直ちにサ
ービスされる。セクター２はメモリバスサイクルの開始
（ＣＡＤＳ＃）に続き、制御装置１２がバスを許可され
る（ＢＧＴ＃）前に終了する。この領域におけるスヌー
プは直ちにルックアップされ、直ちにサービスされる。
ＣＡＤＳ＃は、必要に応じて、スヌープの完了後に打切
りサイクルに関して再発行される。

【０１２４】セクター３は制御装置１２がバスを許可さ
れた後に始まり、ＳＷＥＮＤ＃が完了するまで続く。こ
の領域におけるスヌープはＳＷＥＮＤ＃の後までルック
アップを阻止される。この時点でスヌープ応答が与えら
れるが、ＣＲＤＹ＃の後までライトバックは開始されな
い。セクター４はＳＷＥＮＤ＃の後に始まり、ＣＲＤＹ
＃の前に終了する。この領域におけるスヌープは直ちに
ルックアップされるが、ＣＲＤＹ＃の後にサービスされ
る。このスヌープは、論理的には、ＣＲＤＹ＃の後で起
こったかのように取扱われる。（修正データに対するス
ヌープヒットはライトアップバックをスケジューリング
し、ライトバックは現在メモリバスサイクルの終結後に
実行される。）尚、スヌープの結果（ＭＨＩＴＭ＃，Ｍ
ＴＨＩＴ＃）はルックアップに伴って直ちに利用可能と
なる。

【０１２５】キャッシュ制御装置１２は、適正なセクタ
ーの中でスヌープが識別されるように保証するために、
２つのインタロックメカニズムを使用する。第１のイン
タロックは、ＢＧＴ＃が与えられた後、スヌープはＳＷ
ＥＮＤ＃の後まで阻止されるということを保証する。第
２のインタロックは、スヌープが開始されたならば、ス
ヌープのサービスが終了するまでＢＧＴ＃を与えること
はできないということを保証する。図３０は、ＢＧＴ＃
が活動状態になれば、制御装置１２はＳＷＥＮＤ＃の後
まで全てのスヌープを阻止することを示す。スヌープが
開始され、ＢＧＴ＃の起動前にＳＮＰＣＹＣ＃が発行さ
れなかった場合には、スヌープは阻止される。図３１
は、ＢＧＴ＃の前に起こるスヌープを示す。制御装置１
２は、スヌープを許可したならば、スヌープのサービス
が終了するまでＢＧＴ＃を無視しても良い。ＳＮＰＣＹ
Ｃ＃が活動状態であるとき、制御装置は常にＢＧＴ＃を
無視する。スヌープの結果が修正行に対するヒット（Ｍ
ＨＩＴＭ＃は活動状態）であれば、ＳＮＰＢＳＹ＃とＭ
ＨＩＴＭ＃の双方が活動状態のままである限り、ＢＧＴ
＃を無視する。この場合、ＳＮＰＢＳＹ＃が非活動状態
になるまでＢＧＴ＃を保持する又はＳＮＰＢＳＹ＃が非
活動状態になった後にＢＧＴ＃を再び起動する働きをす
るのはＭＢＣ１１である。スヌープの結果が修正行に対
するヒットではない（ＭＨＩＴＭ＃は非活動状態）場合
には、制御装置１２はＳＮＰＢＳＹ＃が活動状態である
ときでもＢＧＴ＃を受入れることができる。これによ
り、制御装置１２が戻し無効化を実行している間にＭＢ
Ｃ１１はＢＧＴ＃を起動することによりメモリバスサイ
クルを進行させてゆくことができる。スヌープが遅延し
たときでも、ＳＮＰＳＴＢ＃の起動に伴ってアドレスラ
ッチングは実行される。これら２つのインタロックメカ
ニズムは、重複するスヌープの予測可能処理を柔軟性を
もって保証する方法を提供する。

【０１２６】行充填／割当てと同時に起こるスヌープの
間に、データの一貫性を確保するためには、次のような
規則を守らなければならない： １．ＢＧＴ＃に先立ってスヌープが起こった場合、すな
わち、ＢＧＴ＃の前にＳＮＰＣＹＣ＃が活動状態である
場合、行充填／割当ての中でステールデータを戻さない
のはシステムの働きである。 ２．ＢＧＴ＃の後でスヌープが起こった場合、すなわ
ち、ＢＧＴ＃の後でＳＮＰＣＹＣ＃が活動状態である場
合には、Ｃ５はステールデータのキャッシングを回避す
るＣＰＵとのインタロックを実行することによりデータ
の一貫性を確保する。

【０１２７】Ｆ．３．メモリバス制御装置（ＭＢＣ）イ
ンタフェースの規則 図３２は、メモリバスサイクルの進行をキャッシュ制御
装置１２の入力信号及び出力信号に関連して示す。キャ
ッシュサイクルを開始するために、制御装置１２はＣＡ
ＤＳ＃信号を発生する。キャッシュアドレスと他のサイ
クルパラメータは、そのサイクルのＣＮＡ＃又はＣＲＤ
Ｙ＃の起動まで、ＣＡＤＳ＃の起動に伴って安定するよ
うに保証される。ＣＮＡ＃又はＣＲＤＹ＃が起動された
後には、これらのパラメータは定義されない。ＣＡＤＳ
＃の起動中又は起動後に、データが安定していること又
はデータ経路を利用可能であることを保証するＣＤＴＳ
＃信号が起動される。ＢＧＴ＃，ＫＷＥＮＤ＃，ＳＷＥ
ＮＤ＃及びＣＲＤＹ＃はＣＤＴＳ＃に応答してＭＢＣ１
１により発生される。ＢＧＴ＃とＣＲＤＹ＃はあらゆる
（非スヌープ）サイクルについて要求される。行充填及
び潜在的割当てを伴う書込みサイクルに要求されるＫＷ
ＥＮＤ＃と、メモリバススヌープの完了を指示するＳＷ
ＥＮＤ＃は、それらをサンプリングするサイクルについ
てのみ要求される。

【０１２８】一旦、ピンをサンプリングしてしまえば、
そのサイクルのＣＲＤＹ＃に至るまで、ピンは「ドント
ケア」である。さらに、これらの信号並びに属性ＭＲＯ
＃，ＭＫＥＮ＃，ＭＷＢ／ＷＴ＃及びＤＲＣＴＭ＃は、
サンプリングされているとき、セットアップ時間及び保
持時間に従うだけで良い。パイプライン化サイクルの場
合、サイクル属性（ＢＧＴ＃，ＫＷＥＮＤ＃等）は先行
サイクルのＣＲＤＹ＃の後に始めてサンプリングされ
る。

【０１２９】スヌープ−ライトバックサイクルは正規サ
イクルのサブセットである。スヌープ−ライトバックサ
イクルは修正〔Ｍ〕状態の行に対するスヌープヒットの
結果として要求される。それらは介入サイクルであり、
ＣＡＤＳ＃でなくＳＮＰＡＤＳ＃を起動することにより
要求される。図３３に示す通り、それらのサイクルで
は、制御装置１２はＣＲＤＹ＃の応答のみをサンプリン
グする。介入ライトバックを実行ためにＭＢＣ１１がバ
スを所有しており且つ他のエージェントはいずれもこの
サイクルをスヌープしないものと仮定する。また、スヌ
ープ−ライトバック中、制御装置１２はＣＮＡ＃を無視
する。

【０１３０】Ｆ．４．ＬＯＣＫ＃プロトコル ＬＯＣＫ＃は、要求されたメモリサイクルが原子トラン
ザクションに対してメモリバスをロックすべきであるこ
とを指示するＣＰＵバス１４からの入力信号である。ロ
ックサイクルはプロセッサ間のタスク同期のために使用
され、従って、ロック要求はメモリバス１５へ伝播す
る。ＣＰＵ ＬＯＣＫ信号に応答して、キャッシュ制御
装置１２はＫＬＯＣＫ＃と呼ばれる信号を発生する。Ｋ
ＬＯＣＫ＃は、他のサイクル属性の場合と同様に、ＣＡ
ＤＳ＃の起動に伴って有効になる。

【０１３１】ＣＰＵ１０がＬＯＣＫ動作を開始すると、
制御装置１２は常にメモリバスサイクルを開始する。Ｌ
ＯＣＫサイクルは制御装置１２とＣＰＵ１０の双方に対
してキャッシュ不可能であるので、情報はキャッシュメ
モリ１３を通過してＣＰＵ１０に至り、ＭＢＣ１１によ
りＢＲＤＹが発生される。ＬＯＣＫされた読取りが
〔Ｍ〕状態に対するキャッシュヒットである場合、制御
装置１２は受信しているデータを無視し、キャッシュメ
モリ１３からデータを供給する（ＭＢＣ１１により供給
されるＢＲＤＹに従って）。ロックされた書込みは他の
書込みと同じように通知される。読取りと書込みのＬＯ
ＣＫサイクルは、共に、キャッシュ制御装置１２のタグ
状態を決して変化させない。

【０１３２】パイプライン化を使用すると、バスにおけ
るＫＬＯＣＫ＃信号は１つのロック動作から次のロック
動作まで活動状態のままであることが可能である。ＭＢ
Ｃがロック動作とロック動作との間でバスを放棄するこ
とを望む場合、ＭＢＣは書込みと、それに続く読取りサ
イクルを検出しなければならない。メモリバスに対する
全てのＣＰＵロックサイクルは読取りサイクルと共に始
まり、通常は書込みサイクルで終わる。ＬＯＣＫされた
サイクルの間、ＭＢＣ１１は他のマスターがロック動作
に含まれているデータに対してそのキャッシュ制御装置
をスヌープするのを阻止しなければならない。詳細にい
えば、図３４に示すように、ＭＢＣ１１は最初のロック
された転送のＢＧＴ＃と最後のロックされた転送のＳＷ
ＥＮＤ＃との間でＳＮＰＳＴＢ＃を阻止しなければなら
ない。キャッシュ行に対するロックの整列が十分に行わ
れない限り、全てのアドレスに対してスヌープを阻止す
べきである。１つのキャッシュ行にスヌープを束縛でき
る場合には、ロック動作中に他の行をスヌープすること
が可能である。

【０１３３】Ｆ．５．ＰＬＯＣＫ＃プロトコル Ｉｎｔｅｌ８０４８６の擬似ロック出力ピンＰＬＯＣＫ
＃は、印加されるとき、現在バストランザクションが完
了に至るまでに２つ以上のバスサイクルを要求すること
を指示する。そのような動作の例としては、浮動小数点
６４ビット読取り及び書込みと、１２８ビットキャッシ
ュ行充填がある。８０４８６ＣＰＵはＢＲＤＹ＃が戻さ
れたか否かにかかわらず、トランザクションの最終バス
サイクルに関わるアドレスが駆動され終わるまで、ＰＬ
ＯＣＫ＃を活動状態に駆動する。キャッシュ制御装置１
２は、ＰＬＯＣＫＥＮ構成入力（ＣＰＬＯＣＫ＃ピンと
多重化される）を供給することにより、８０４８６ Ｃ
ＰＵＰＬＯＣＫ＃プロトコルを支援する。ＲＥＳＥＴで
ＰＬＯＣＫＥＮがハイであると検出されると、ＣＰＬＯ
ＣＫ＃ピンは書込みサイクルに関する修正８０４８６Ｃ
ＰＵ ＰＬＯＣＫ＃（ＬＥＮ）出力を表す。制御装置１
２は次のようなＰＬＯＣＫ規則を実現する。すなわち、
読取りサイクルは決してＣＰＬＯＣＫ＃を生成しない。
ＲＥＳＥＴでＰＬＯＣＫＥＮがローであると検出されれ
ば、ＣＰＬＯＣＫ＃は生成されず、ＰＬＯＣＫ規則は実
施されない。

【０１３４】図３５に示す通り、ＭＢＣ１１はＰＬＯＣ
Ｋされたシーケンスの最初の書込みのＢＧＴ＃と、最後
の書込みのＢＧＴ＃との間でスヌープを開始させてはな
らない。ＰＬＯＣＫされたヒットサイクルの間、バスア
クティビティがない場合には、制御装置１２はＰＬＯＣ
Ｋされた書込みサイクルの完了後までスヌープライトバ
ックを阻止する。ＰＬＯＣＫされた動作は、常に、同一
のキャッシュ行に対する２つの書込みサイクルから構成
される。このキャッシュ行は起こりうる４つの状態のい
ずれか１つをとることができる。以下、ＭＥＳＩ状態に
及ぼすＰＬＯＣＫされた動作の効果を説明する。

【０１３５】〔Ｍ〕 〔Ｍ〕状態に対するＰＬＯＣＫさ
れた書込みは、介入スヌープが起こることができるよう
になる前に完了する。制御装置１２は、この時間中にラ
イトバックを全て遅延させることによりこれを確保する
（ＭＴＨＩＴ＃とＭＨＩＴＭ＃は遅延なく生成され
る）。また、第２の書込みを進行させることができるよ
うにＡＨＯＬＤの起動を遅延させる。介入スヌープはタ
グ状態を変化させるかもしれないが、制御装置１２は第
２の書込み動作が〔Ｍ〕状態に出会うように保証する。 〔Ｅ〕 最初のＰＬＯＣＫされた書込みは、状態を
〔Ｍ〕状態に更新する。介入スヌープは、いずれも、上
記の〔Ｍ〕の場合と同じように処理される。 〔Ｓ〕 最初のＰＬＯＣＫされた書込みは〔Ｓ〕をヒッ
トすると、ライトスルーになる。Ｃ５は更新（〔Ｅ〕へ
のタグ変化）を阻止するので、第２の書込みも〔Ｓ〕に
出会う。更新は第２の書込みの後に起こる。ＰＡＬＬＣ
＃は双方の書込みについて非活動状態である。介入スヌ
ープ無効化が〔Ｓ〕を〔Ｉ〕に変化させたならば、どの
サイクルについても割当ては許容されないであろう。 〔Ｉ〕 〔Ｉ〕状態に対するＰＬＯＣＫされた書込みシ
ーケンスは、共にＰＬＯＣＫされる２つのメモリバス書
込みサイクルを生成する。制御装置１２は第１の書込み
で割当てを阻止するが、第２の書込みでは割込みを許容
する。これにより、ＰＬＯＣＫされた書込みサイクルで
オーナーシップのための読取りを実現するという事態が
阻止される。制御装置１２は割当てを阻止するが、ＰＡ
ＬＬＣ＃は第１の書込みで活動状態に駆動される。その
結果、外部追跡論理はＰＬＯＣＫされた〔Ｓ〕状態及び
〔Ｉ〕状態へのアクセスを追跡することができる。

【０１３６】Ｆ．６．連続サイクル 二次キャッシュ行はＣＰＵキャッシュ行より長くなって
も良いので、現時点で充填中である行に対して読取りミ
スが起こる状況が存在する。このようなことが起これ
ば、制御装置１２はそれを読取りヒットとして取扱う
が、行充填のためにＣＲＤＹ＃の後にデータを供給す
る。データはキャッシュＳＲＡＭ１３から供給される。

【０１３７】Ｆ．７．ＣＰＵ／メモリバス同時実行 キャッシュ制御装置１２はＣＰＵバスとメモリバスとの
並行動作を可能にする。ＣＰＵバスサイクルは局所的に
制御装置１２によりサービスされる（ヒット）か、又は
メモリバスサービスを要求する。ＣＰＵサイクルがメモ
リバスサービスを要求するたびに、そのサイクルはメモ
リバス１５で実行されるようにスケジューリングされ、
ＣＰＵバス１４のアクティビティはそのまま継続でき
る。同時実行の例としては、スヌープとＣＰＵバス動
作、ＣＰＵバス動作及びメモリバス動作を伴う通知書込
み、長い行の充填（二次キャッシュの行がＣＰＵの行よ
り長い場合）に引き続くＣＰＵバス動作、そして、ＣＰ
Ｕバス動作及びメモリバス動作を伴う割当てと置換えが
ある。場合によっては、データの一貫性とデッドロック
の阻止が同時実行を妨げることがある。現在メモリバス
サイクルがタグの状態を変化させ、そのために、次のＣ
ＰＵサイクル要求に影響を及ぼすときに、問題が起こる
と思われる。そのような場合には、データの一貫性を確
保するために、制御装置１２は同時実行を禁止する。制
御装置１２によるそれらの場合の処理はＭＢＣ１１とは
完全に無関係である。

【０１３８】Ｇ．二次キャッシュ制御装置のサイクルの
タイミングの例 尚、キャッシュ制御装置１２により生成され、また、制
御装置１２に印加される数多くの制御信号と属性信号は
多様な二次キャッシュメモリ動作モードを処理できるこ
とに注意すべきである。図３６〜図４１は、その多様性
を例示するタイミング図である。図３６は一連の読取り
ヒットサイクルを表し、ＭＲＵヒットサイクル（Ａ，
Ｂ，Ｃ）と、ＭＲＵミスサイクル（Ｄ，Ｅ，Ｆ）とを示
す。第１のサイクル（クロック１からクロック２）はト
ランザクション１回（長さ＝１）の読取りサイクルであ
る。制御装置１２はキャッシュディレクトリ（タグＲＡ
Ｍ）のルックアップを実行し（クロック１〜２）、ＭＲ
Ｕヒットによってヒットを検出する。同時に、キャッシ
ュＳＲＡＭ１３はアレイをアクセスし、ＳＲＡＭ１３Ｃ
ＰＵバッファを選択されたセットに対応する両方向の内
容でロードする。その内容方向マルチプレクサはＭＲＵ
ヒットにより指示される方向（同様に選択されたセット
に対応する）を選択する。サンプリングされてローであ
るＷ／Ｒ＃はＳＲＡＭ１３の出力をＣＰＵバス１４へイ
ネーブルする。

【０１３９】制御装置１２は、ＭＲＵヒットを検出する
ので、ＡＤＳ＃の直後にＢＲＤＹ＃を起動する。すなわ
ち、待ち状態ゼロのアクセスである。ＢＬＡＳＴ＃信号
はクロック２の終わりまでに（ＢＲＤＹ＃と同時に）Ｓ
ＲＡＭ１３により活動状態であるとサンプリングされ
て、サイクルの終わりを指示する。クロック３では、Ｃ
ＰＵ１０はトランザクション２回（浮動少数点読取り）
のバースト長さを伴うＡＤＳ＃（サイクルＢ）を発行
し、クロック６〜１０においては、ＣＰＵ行充填（又は
コード先取り）を実行する（長さ＝４）。クロック１１
では、ＣＰＵ１０は新たなＡＤＳ＃を発行する（サイク
ルＤ）。ＭＲＵミスのために、制御装置１２は正しいＷ
ＡＹによってＷＲＡＲＲ＃を起動する（クロック１
２）。ＷＲＡＲＲ＃をサンプリングして活動状態である
と、ＳＲＡＭ１３はＷＡＹ信号により提示される方向情
報によってその内部ＭＲＵヒットを更新する。この情報
は、また、ＳＲＡＭ１３により、そのＣＰＵバッファか
ら正しい方向に対応するデータを選択するためにも使用
される。ＳＲＡＭ１３はクロック１３の終わりまでＣＰ
Ｕバス１４を駆動する。また、ＭＲＵミスのために待ち
状態が挿入される（クロック１２）。

【０１４０】クロック１４〜２３（サイクルＥ，Ｆ）に
は、ＭＲＵミスを伴うトランザクション２回と、トラン
ザクション４回の読取りヒットを示す。尚、ＢＬＥ＃は
あらゆるサイクルについてＡＤＳ＃の直後に非活動化さ
れる。全てのサイクルはヒットであるので、これは次の
クロックでは再び起動される。図３７は、二次キャッシ
ュミスし、キャッシュ内の汚れていない（たとえば、ク
リーンな又は空の）行を置換えるＣＰＵの開始読取りサ
イクルを示す。このようなサイクルでは、制御装置１２
はＭＢＣ１１にメモリバス１５においてキャッシュ行充
填を実行するように命令する。キャッシュ行充填は主メ
モリからのキャッシュ行１行分の読取りである。次に、
その行をＳＲＡＭ１３に書込み、データを要求に応じて
ＣＰＵ１０へ転送する。主メモリから取出した行が有効
未修正状態（〔Ｅ〕又は〔Ｓ〕）にある二次キャッシュ
行と置換わると、置換えられたデータもＣＰＵの一次レ
ベルキャッシュから取除かれるように保証して、包含特
性を維持するために、ＣＰＵバス１４で戻し無効化サイ
クルを実行する。

【０１４１】ＣＰＵは、キャッシュタグ状態がルックア
ップされている二次キャッシュに対する読取りサイクル
を開始する。制御装置１２は、サイクルがキャッシュミ
スであると確定すると、キャッシュ行充填動作をスケジ
ューリングするために、ＣＡＤＳ＃（クロック２）及び
関連するサイクル制御信号をＭＢＣ１１へ発行する（た
とえば、ＣＷ／Ｒ＃，ＣＭ／ＩＯ＃，ＣＤ／Ｃ＃，ＲＤ
ＹＳＲＣ，ＭＣＡＣＨＥ＃）。ＭＣＡＣＨＥ＃は活動状
態であって、読取りミスが潜在的に制御装置１２により
キャッシュ可能であることを指示する。また、ＲＤＹＳ
ＲＣは活動状態であって、ＭＢＣ１１がＣＰＵキャッシ
ュコアにＢＲＤＹ＃を供給しなければならないことを指
示する。

【０１４２】メモリバスアドレス（ＭＳＥＴ〔１０：
０〕，ＭＴＡＧ〔１１：０〕，ＭＣＦＡ〔６：０〕）は
ＣＡＤＳ＃に伴って有効であり（この例では２つのサイ
クルについてクロック２及び１３），ＣＮＡ＃が制御装
置１２により活動状態であるとしてサンプリングされた
（クロック５及び１６）後まで有効なままである。必要
に応じてアドレスを保持するためにＭＡＬＥ及びＭＢＡ
ＬＥを使用しても良い。ＭＢＣ１１はメモリバスの順序
を指定し、起動されたＢＧＴ＃を戻して（クロック
３）、サイクルがメモリバスにおいて完了するように保
証されていることを指示する。制御装置１２は、起動状
態のＢＧＴ＃をサンプリングすると、メモリバス１５に
おけるそのサイクルを終了させなければならない。この
時点に先立って、別のキャッシュからのスヌープヒット
によりサイクルを打切ることができる。ＣＮＡ＃は、新
たなメモリバスサイクルをスケジューリングする準備が
整っていることを指示するために、ＭＢＣ１１により起
動される（クロック４）。尚、ＣＮＡ＃起動後、サイク
ル制御信号は有効であることを保証されない。

【０１４３】ＭＢＣ１１は、サイクルのキャッシュ可能
性属性を確定すると、それに従ってＭＫＥＮ＃信号を駆
動する。また、この時点でＭＢＣ１１はＫＷＥＮＤ＃信
号を駆動して、キャッシュ可能性ウィンドウの終わりを
指示する。続いて、制御装置１２がＭＫＥＮ＃信号をサ
ンプリングする。また、この時点でＭＢＣ１１はＫＷＥ
ＮＤ＃信号を駆動して、キャッシュ可能性ウィンドウの
終わりを指示する。制御装置１２はＫＷＥＮＤ＃の間に
ＭＫＥＮ＃をサンプリングして（クロック５）、サイク
ルが真にキャッシュ可能であることを確定する。メモリ
バスでスヌープウィンドウが終了すると、ＭＢＣ１１は
ＳＷＥＮＤ＃を起動する。制御装置１２はＳＷＥＮＤ＃
の間にＭＷＢ／ＷＴ＃及びＤＲＣＴＭ＃をサンプリング
して（クロック７）、一貫性プロトコルに従ってキャッ
シュタグの状態を更新する。スヌープウィンドウの閉鎖
によって、さらに、ＭＢＣ１１は二次キャッシュメモリ
サイクルバッファに記憶されていたデータをＣＰＵ１０
に供給し始めることができる。ＭＢＣ１１はＣＰＵ１０
にＢＲＤＹ＃を供給する（クロック７〜１０）。

【０１４４】制御装置１２はクロック１３で新たなＣＡ
ＤＳ＃を発行するが、これも二次キャッシュをミスす
る。制御装置１２は起動状態のＣＮＡ＃を既にサンプリ
ングしてしまっている（クロック４）ので、現在サイク
ルのＣＲＤＹ＃を受信するのに先立って新たなＣＡＤＳ
＃を発行する（すなわち、このサイクルはＭＢＣ１１の
内部でパイプライン化される）。尚、サイクルのサイク
ル進行信号（ＢＧＴ＃，ＣＮＡ＃，ＫＷＥＮＤ＃，ＳＷ
ＥＮＤ＃）をサンプリングして起動されていれば、その
サイクルのＣＲＤＹ＃が現れるまで、制御装置１２はそ
れらの信号を無視する。制御装置１２はサイクル進行信
号をパイプライン化しない（すなわち、制御装置は現在
メモリバスサイクルのＣＲＤＹ＃の後でそれらの信号を
再度サンプリングしない）。第１のサイクルは、ＣＲＤ
Ｙ＃がＭＢＣ１１により活動状態に駆動されたとき（ク
ロック１４）に終了する。キャッシュメモリ１３のメモ
リサイクルバッファにあるデータがキャッシュＳＲＡＭ
にロードされるのは、この時点である。

【０１４５】キャッシュ制御装置のメモリアドレスラッ
チ２１のイネーブル信号（ＭＡＬＥ及びＭＢＡＬＥ）
は、アドレスラッチをフロースルーモードに置くため
に、ＭＢＣ１１により起動されたままであっても良い。
制御装置１２が現在バスマスターである場合、ＭＢＣ１
１によりメモリアドレス出力イネーブル信号（ＭＡＯＥ
＃及びＭＢＡＯＥ＃）を起動すべきである。データピン
を入力ピンとして使用できるようにするためには、ＭＤ
ＯＥ＃は非活動状態でなければならない。アドレスがメ
モリバスへ送り出されてからしばらくして、主メモリか
らＣ８キャッシュＳＲＡＭ１３へデータが供給される。
クロックメモリバスモードの場合、ＭＢＲＤＹ＃のサン
プリングを可能にし且つ転送のためにＭＺＢＴ＃をラッ
チするために、ＭＳＥＬ＃はＭＢＣ１１により活動状態
に駆動される（クロック４）。ＭＺＢＴ＃は、ＭＳＥＬ
＃が非活動状態であるあらゆるＭＣＬＫ端でサンプリン
グされる。制御装置１２によりＭＳＥＬ＃が活動状態で
あるとサンプリングされると、先のＭＣＬＫでサンプリ
ングされたＭＺＢＴ＃の値を次の転送のために使用す
る。メモリバーストカウンタを増分させると共に、デー
タを二次キャッシュメモリサイクルバッファに導入する
ために、クロック４〜６においてＭＢＲＤＹ＃はＭＢＣ
１１により活動状態に駆動される。ＭＢＣ１１は、メモ
リバスにおける現在サイクルを終了させ且つ新たなサイ
クルに備えてメモリサイクルバッファを切換えるため
に、起動状態にＭＥＯＣ＃を駆動する（クロック７）。
この時点で（ＭＥＯＣ＃が駆動されたものとしてサンプ
リングされ、ＭＳＥＬ＃はローのままである）、新たな
転送のためにＭＺＢＴ＃をラッチする。

【０１４６】クロック１３〜１５では、二次キャッシュ
メモリサイクルバッファへデータを読出すために、ＭＢ
ＲＤＹ＃はＭＢＣ１１により活動状態に駆動される。メ
モリバスにおける第２の読取りミスサイクルを終了させ
且つ新たなサイクルに備えてメモリサイクルバッファを
切換えるために、ＭＢＣ１１はＭＥＯＣ＃を駆動する
（クロック１６）。ストローブメモリバスモードの場合
には、ＭＩＳＴＢ動作を可能にし且つ転送のためにＭＺ
ＢＴ＃（ＭＳＥＬ＃の立上がり端で）をラッチするため
に、ＭＳＥＬ＃はＭＢＣ１１により活動状態に駆動され
る（クロック４）。メモリバーストカウンタを増分させ
ると共に、二次キャッシュメモリサイクルバッファにデ
ータを導入するために、クロック５〜７でＭＩＳＴＢを
トグルする。尚、ＭＩＳＴＢは立上がり端と立下がり端
の双方でメモリバスデータをラッチする。ＭＢＣ１１
は、メモリバス１５における現在サイクルを終了させ且
つ新たなサイクルに備えてメモリサイクルバッファを切
換えるために、起動状態にＭＥＯＣ＃を駆動する（クロ
ック８）。この時点で、ＭＥＯＣ＃の立下がり端で次の
サイクルのためにＭＡＢＴ＃をサンプリングする。

【０１４７】二次メモリサイクルバッファへデータを読
出すために、ＭＢＣ１１によりＭＩＳＴＢをトグルする
（クロック１５〜１７）。ＭＢＣ１１は、メモリバスに
おける第２の読取りミスサイクルを終了させると共に、
新たなサイクルに備えてサイクルバッファを切換えるた
めに、ＭＥＯＣ＃を起動する（クロック１８）。図３８
は、二次キャッシュをミスし且つ修正行の置換えを要求
する（たとえば、タグ置換え、行／セクター＝１，行比
＝１）ＣＰＵ読取りサイクルを示す。このようなサイク
ルでは、制御装置１２はＭＢＣ１１にメモリバス１５に
おいてキャッシュ行充填を実行することを命令し、キャ
ッシュＳＲＡＭ１３には、そのライトバックバッファを
置換えられなければならない行に対応するアレイ記憶場
所の内容によって充填することを命令し、且つ一次レベ
ルキャッシュと二次レベルキャッシュの一貫性を維持す
るためにＣＰＵ１０に対して戻し無効化を実行する。キ
ャッシュ行充填が完了すると、二次キャッシュは置換え
られた行の内容をＳＲＡＭ１３のライトバックバッファ
から主メモリへライトバックする。

【０１４８】ＣＰＵは二次キャッシュに対して読取りサ
イクルを開始し、そこで、キャッシュタグの状態をルッ
クアップする。制御装置１２は、サイクルをキャッシュ
ミスであると確定すると、キャッシュ行充填動作をスケ
ジューリングするために、ＭＢＣ１１へＣＡＤＳ＃を発
行する（クロック１）と共に、関連するサイクル制御信
号（たとえば、ＣＷ／Ｒ＃，ＣＭ／ＩＯ＃，ＣＤ／Ｃ
＃，ＲＤＹＳＲＣ，ＭＣＡＣＨＥ＃）を発行する。ＭＣ
ＡＣＨＥ＃は活動状態であって、ＭＢＣ１１がＣＰＵ１
０にＢＲＤＹ＃を供給しなければならないことを指示す
る。メモリバスアドレス（ＭＳＥＴ〔１０：０〕，ＭＴ
ＡＧ〔１１：０〕，ＭＣＦＡ〔６：０〕）はＣＡＤＳ＃
に伴って有効であり（この例では２つのサイクルについ
てクロック１及び５），制御装置１２によりＣＮＡ＃が
サンプリングされて活動状態である（クロック４及び１
０）まで有効なままである。必要に応じてアドレスを保
持するために、ＭＡＬＥとＭＢＡＬＥを使用しても良
い。

【０１４９】ＭＢＣ１１はメモリバスの順序を指定し、
起動状態のＢＧＴ＃を戻して（クロック２）、サイクル
がメモリバス１５において完了するように保証されてい
ることを指示する。この時点で、ＳＲＡＭ１３のライト
バックバッファは置換えるべき行によって予備充填され
る。制御装置１２は、起動されているＢＧＴ＃をサンプ
リングすると、メモリバス１５におけるそのサイクルを
終了させなければならない。この時点に先立って、別の
キャッシュからのスヌープヒットによりサイクルを打切
ることができる。ＣＮＡ＃は、新たなメモリバスサイク
ルをスケジューリングする準備が整ったことを指示する
ために、ＭＢＣ１１により起動される（クロック３）。
尚、ＣＮＡ＃の起動後、サイクル制御信号は有効である
ことを保証されない。ＭＢＣ１１は、サイクルのキャッ
シュ可能性属性を確定したとき、それに応じてＭＫＥＮ
＃信号を駆動する。この時点でＫＷＥＮＤ＃信号をも駆
動して、キャッシュ可能性ウィンドウの終わりを指示す
る。制御装置１２はＫＷＥＮＤ＃の間にＫＷＥＮＤ＃
（クロック４）をサンプリングして、サイクルが真にキ
ャッシュ可能であることを判定する。

【０１５０】メモリバス１５においてスヌープウィンド
ウが終了したとき、ＭＢＣ１１はＳＷＥＮＤ＃を起動す
る（クロック６）。スヌープウィンドウの閉鎖によっ
て、ＭＢＣ１１はＳＲＡＭ１３のメモリサイクルバッフ
ァに記憶されていたデータをＣＰＵに供給し始めること
ができる。ＭＢＣ１１は、読取りサイクルをサービスす
るために、ＢＲＤＹ＃をＣＰＵ１０に供給する（クロッ
ク６〜９）。尚、ＭＳＥＬ＃の起動の直後にデータを二
次キャッシュに供給しても良く、ＳＷＥＮＤ＃を待つ必
要はない。メモリバス１５で制御装置１２はライトバッ
ク（ＷＢ）サイクルを発行する。クロック３で活動状態
のＣＮＡ＃をサンプリングすると、制御装置１２はライ
トバックのＣＡＤＳ＃（同様にＣＤＴＳ＃）を発行する
（クロック５）。ＭＢＣ１１は、起動状態であるＭＣＡ
ＣＨＥ＃をサンプリングすることにより、これがライト
バックサイクルであり、ＣＰＵ１０の開始書込みサイク
ルではないことを知る。これにより、ＭＢＣ１１は何回
のデータ転送が必要かを知る。

【０１５１】読取りミスサイクルのＣＲＤＹ＃（クロッ
ク８）の後、ＭＢＣ１１によりライトバックのＢＧＴ
＃，ＣＮＡ＃及びＫＷＥＮＤ＃は起動状態であるとサン
プリングされる（クロック９）。この時点で、制御装置
１２は新たな（無関係の）メモリバスサイクルに備えて
再びＡＤＳ＃を発行しても良い。また、キャッシュメモ
リサイクルバッファのデータをＳＲＡＭにロードする。
主メモリへライトバックすべきデータはキャッシュＳＲ
ＡＭ１３のライトバックバッファにある。ライトバック
サイクルのスヌープウィンドウはクロック１１でＭＢＣ
１１により閉鎖され、サイクルはクロック１３で起動状
態であるとサンプリングされるＣＲＤＹ＃によって終了
する。アドレスラッチをフロースルーモードにするため
に、メモリアドレスラッチイネーブル（ＭＡＬＥ及びＭ
ＢＡＬＥ）はＭＢＣ１１により起動されたままであって
も良い。制御装置１２が現在バスマスターである場合、
ＭＢＣ１１によりメモリアドレス出力イネーブル信号
（ＭＡＯＥ＃及びＭＢＡＯＥ＃）を起動すべきである。

【０１５２】アドレスがメモリバス１５へ送り出されて
からしばらくして、主メモリからキャッシュＳＲＡＭ１
３へデータを供給する。クロックメモリバスモードの場
合、ＭＢＲＤＹ＃のサンプリングを可能にし且つ転送の
ためにＭＺＢＴ＃をラッチするために、ＭＢＣ１１によ
りＭＳＥＬ＃を活動状態に駆動する（クロック３）。Ｍ
ＺＢＴ＃は、ＭＳＥＬ＃が非活動状態である全てのＭＣ
ＬＫ端でサンプリングされる。制御装置１２によりＭＳ
ＥＬ＃をサンプリングして活動状態であると、先のＭＣ
ＬＫでサンプリングしたＭＺＢＴ＃の値を次の転送時に
使用する。クロック３〜５では、メモリバーストカウン
タを増分させると共に、データを二次キャッシュメモリ
サイクルバッファに導入するために、ＭＢＣ１１により
ＭＢＲＤＹ＃を活動状態に駆動する。ＭＢＣ１１は、メ
モリバス１５における現在サイクルを終了させ且つ新た
なサイクルに備えてメモリサイクルバッファを切換える
ために、ＭＥＯＣ＃を起動状態に駆動する（クロック
６）。この時点で（ＭＥＯＣ＃をサンプリングして起動
状態であるとき）、次の転送に備えてＭＺＢＴ＃をラッ
チする。

【０１５３】ＭＢＣ１１は、メモリデータ出力を駆動す
るために、メモリデータ出力イネーブル信号（ＭＤＯＥ
＃，クロック８）を起動する。クロック１０〜１２で
は、キャッシュＳＲＡＭ１３のメモリサイクルバッファ
からメモリバスへデータを書込むために、ＭＢＣ１１に
よりＭＢＲＤＹ＃を活動状態に駆動する。ＭＢＣ１１
は、メモリバスにおけるライトバックサイクルを終了さ
せ且つ新たなサイクルに備えてメモリサイクルバッファ
を切換えるために、ＭＥＯＣ＃を起動する（クロック１
３）。

【０１５４】ストローブメモリバスモードの場合、ＭＩ
ＳＴＢ動作を可能にすると共に、転送に備えてＭＺＢＴ
＃（ＭＳＥＬ＃の立下がり端で）をラッチするために、
ＭＢＣ１１はＭＳＥＬ＃を活動状態に駆動する（クロッ
ク４）。クロック５〜７では、メモリバーストカウンタ
を増分させ且つＳＲＡＭ１３のキャッシュメモリサイク
ルバッファにデータを導入するために、ＭＩＳＴＢをト
グルする。尚、ＭＩＳＴＢは立上がり端と立下がり端の
双方でメモリバスデータをラッチする。ＭＢＣ１１は、
メモリバス１５における現在サイクルを終了させ且つ新
たなサイクルに備えてメモリサイクルバッファを切換え
るために、ＭＥＯＣ＃を起動状態に駆動する（クロック
８）。この時点で、ＭＥＯＣ＃の立下がり端で次のサイ
クルのためのＭＺＢＴ＃をラッチする。

【０１５５】メモリデータ出力を駆動するために、ＭＢ
Ｃ１１はＭＤＯＥ＃を起動する（クロック９）。ＳＲＡ
Ｍ１３のメモリサイクルバッファからメモリバスへデー
タを書込むために、ＭＢＣ１１によりＭＯＳＴＢをトグ
ルする（クロック１０〜１２）。ＭＢＣ１１は、メモリ
バス１５におけるライトバックサイクルを終了させると
共に、新たなサイクルに備えてメモリサイクルバッファ
を切換えるために、ＭＥＯＣ＃を起動する（クロック１
３）。図３９は、〔Ｅ〕又は〔Ｍ〕状態にあるとマーク
されている制御装置１２のエントリをヒットするＣＰＵ
メモリ書込みサイクルのシーケンスを示す。そのような
サイクルは、制御装置１２により、メモリバス１５のア
クティビティなしでキャッシュＳＲＡＭ１３アレイへの
直接書込みを経てサービスされる。

【０１５６】クロック１で、最初のＣＰＵ書込みサイク
ル（Ａ）が始まる。制御装置１２はキャッシュディレク
トリ（タグＲＡＭ）をルックアップし、クロック２にお
いて〔Ｅ〕又は〔Ｍ〕状態に対するヒットを検出する。
クロック２では、ＡＲＲＡＹ書込み準備のためにＷＲＡ
ＲＲ＃を起動し、ＷＡＹは書込むべき方向を指示する。
制御装置１２はクロック２でＢＲＤＹ＃を起動する（待
ち状態０）。クロック２ではＢＬＡＳＴ＃も活動状態で
あるので、ＳＲＡＭ１３はクロック３の前半でアレイへ
の書込みサイクルを実行する。サイクルＢ及びＣはＰＬ
ＯＣＫされる。それらのサイクルの間、制御装置１２は
第２のＰＬＯＣＫされたＡＤＳ＃（Ｃ）がＡＨＯＬＤの
起動の前に確実に実行されることを保証する。すなわ
ち、第２のＡＤＳ＃がＣＰＵ１０により発行されるま
で、ＡＨＯＬＤの起動は遅延する。

【０１５７】図４０は、二次キャッシュをミスし、割当
てサイクルを伴う主メモリへの書込みに従うＣＰＵ１０
の開始書込みサイクルを示す。割当ては、キャッシュが
行充填を伴う書込みミスサイクルに従うときに起こる。
この例は、新たな行の割当てに修正行の置換え（すなわ
ち、主メモリへのライトバック）が要求されることを想
定している。ＣＰＵ１０は二次キャッシュに対する書込
みサイクルを開始し、そこで、キャッシュタグの状態を
ルックアップする。制御装置１２は、サイクルがキャッ
シュミスであると判定すると、書込み動作をスケジュー
リングするために、ＭＢＣ１１へＣＡＤＳ＃を発行する
（クロック１）と共に、関連するサイクル制御信号（た
とえば、ＣＷ／Ｒ＃，ＣＭ／ＩＯ＃，ＣＤ／Ｃ＃，ＲＤ
ＹＳＲＣ＃，ＭＣＡＣＨＥ＃，ＰＡＬＬＣ＃）を発行す
る。ＭＣＡＣＨＥ＃は活動状態ではない。すなわち、Ｒ
ＤＹＳＲＣは活動状態ではなくて、制御装置１２がＢＲ
ＤＹ＃をＣＰＵ１０に供給することを指示し、ＰＡＬＬ
Ｃ＃は起動されて、ライトスルーサイクルの後の潜在割
当てサイクルを指示する。

【０１５８】書込みミスデータはＳＲＡＭ１３のメモリ
サイクルバッファで通知され、サイクルはＣＰＵ１０に
対して待ち時間なしで完了する。ＣＰＵ１０は自在に別
の（無関係の）サイクルを発生できるが、制御装置１２
が割当てを完了するのを待つ。この新たなサイクルがキ
ャッシュヒットである場合、そのサイクルは直ちに制御
装置１２によりサービスされる。ところが、サイクルが
キャッシュミスであれば、そのサービスは割当てのＣＲ
ＤＹ＃まで待機する。メモリバスアドレス（ＭＳＥＴ
〔１０：０〕，ＭＴＡＧ〔１１：０〕，ＭＣＦＡ〔６：
０〕）はＣＡＤＳ＃に伴って有効であり（この例では３
つのサイクルについてクロック１，５及び１０），制御
装置１２によりＣＮＡ＃がサンプリングされて活動状態
になった（クロック４，１０及び１５）後まで有効なま
まである。必要に応じてアドレスを保持するためにＭＡ
ＬＥ及びＭＢＡＬＥを使用しても良い。ＭＢＣ１１はメ
モリバス１５の順序を指定し、ＢＧＴ＃を起動状態で戻
して（クロック２）、ライトスルーサイクルがメモリバ
ス１５において完了するように保証されていることを指
示する。制御装置１２は、ＢＧＴ＃が起動状態であると
サンプリングすると、メモリバス１５でそのサイクルを
終了させなければならない。この時点に先立って、別の
キャッシュからのスヌープヒットによりサイクルを打切
ることができる。

【０１５９】ＣＮＡ＃は、新たなメモリバスサイクルを
スケジューリングする準備が整ったことを指示するため
に、ＭＢＣ１１により起動される（クロック３）。尚、
ＣＮＡ＃の起動後、サイクル制御信号は有効であること
を保証されない。ＭＢＣ１１は、ライトスルーサイクル
のキャッシュ可能性属性を確定したとき、それに応じて
ＭＫＥＮ＃信号を駆動する。また、この時点でＫＷＥＮ
Ｄ＃信号を駆動して、キャッシュ可能性ウィンドウの終
わりを指示する。キャッシュ制御装置１２はＫＷＥＮＤ
＃（クロック４）の間にＭＫＥＮ＃をサンプリングし
て、活動状態であると、ミスした行をそのキャッシュに
おいて割当てすべきであることを指示する。

【０１６０】最初の利用可能時間（クロック５）で、制
御装置１２は割当てサイクルを要求するためにＣＡＤＳ
＃を起動する。この時点でサイクル制御信号は有効であ
る。すなわち、ＭＣＡＣＨＥ＃は活動状態であって、行
充填サイクルのキャッシュ可能性を指示し、ＲＤＹＳＲ
Ｃは活動状態ではなく、ＭＢＣ１１がＣＰＵ１０にＢＲ
ＤＹ＃を供給する必要はない（割当てサイクルについて
はＢＲＤＹ＃は不要である）ことを指示する。ライトス
ルーサイクルのスヌープウィンドウがメモリバス１５で
終わると、ＭＢＣ１１はＳＷＥＮＤ＃を起動する（クロ
ック６）。スヌープウィンドウの閉鎖後、いずれかの時
点で、ＭＢＣ１１はＣＲＤＹ＃をキャッシュ制御装置１
２及びＳＲＡＭ１３へ戻しても良い。この例では、ＣＲ
ＤＹ＃はクロック８でＭＢＣ１１により発行される。ま
た、行充填を完了するために、割込みサイクルに関わる
サイクル進行信号をＭＢＣ１１により発行しても良い。

【０１６１】再度、ＭＢＣ１１はメモリバス１５の順序
を指定し、割当てサイクルについて起動状態でＢＧＴ＃
を戻す（クロック９）。また、ＭＢＣ１１はこの時点で
ＣＮＡ＃及びＫＷＥＮＤ＃も起動する。制御装置１２
は、一次レベルキャッシュと二次レベルキャッシュの一
貫性を維持するために、ＣＰＵ１０を戻し無効化する。
クロック１０では、キャッシュ制御装置１２はライトバ
ックサイクルのために（ミスは汚れた行に対するもので
あったので）ＣＡＤＳ＃を起動する。２クロック後に
（クロック１２）、制御装置１２によりＣＤＴＳ＃が起
動される。ＳＲＡＭ１３のライトバックバッファにおい
てデータはまだ利用可能となっていないので、ライトバ
ックサイクルのＣＤＴＳ＃はＣＡＤＳ＃に伴って起動さ
れない。メモリバス１５で割当てサイクルのスヌープウ
ィンドウが終わると、ＭＢＣ１１はＳＷＥＮＤ＃を起動
する（クロック１１）。

【０１６２】この時点で、ＭＢＣ１１は割当てサイクル
のためにＣＲＤＹ＃を制御装置１２及びＳＲＡＭ１３に
起動しても良い。ＣＲＤＹ＃の起動によって、ＳＲＡＭ
１３のメモリサイクルバッファに記憶されていたデータ
はキャッシュアレイにラッチされる。クロック１４の
間、ＢＧＴ＃，ＣＮＡ＃及びＳＷＥＮＤ＃はライトバッ
クサイクルについて活動状態であるとサンプリングされ
る。スヌープウィンドウは２クロック遅れて（クロック
１６）ＳＷＥＮＤ＃に伴ってＭＢＣ１１により閉鎖さ
れ、ライトバックサイクルはクロック１８におけるＣＲ
ＤＹ＃の起動に伴って完了する。

【０１６３】アドレスラッチをフロースルーモードにす
るために、メモリアドレスラッチ２１イネーブル（ＭＡ
ＬＥ及びＭＢＡＬＥ）はＭＢＣ１１により起動されたま
まであっても良い。制御装置１２が現在バスマスターで
ある場合、ＭＢＣ１１によりメモリアドレス出力イネー
ブル信号（ＭＡＯＥ＃及びＭＢＡＯＥ＃）を起動すべき
である。クロックメモリバスモードの場合、メモリデー
タ出力を駆動するために、ＭＢＣ１１によりメモリデー
タ出力イネーブル（ＭＤＯＥ＃）が起動されている。

【０１６４】転送のためにＭＺＢＴ＃をラッチすると共
に、メモリバスにおける現在サイクルを終了させるため
に、ＭＥＯＣ＃がＭＢＣ１１（クロック４）により起動
される（この例は転送１回の書込みミスサイクルを示し
ているので、ＭＢＲＤＹ＃は不要である）。読取りサイ
クルを強制的に正しいバーストアドレスから開始させる
ために、ＭＺＢＴ＃はＭＢＣ１１によりハイ状態に駆動
される。ＭＢＣ１１がＭＦＲＺ＃を非活動状態に駆動す
ると、行は排他（〔Ｅ〕）状態になり、データを主メモ
リに書込むことが必要になる。割当て（行充填）サイク
ルの場合、ＭＢＲＤＹ＃のサンプリングを可能にし且つ
転送に備えてＭＡＢＴ＃をラッチするために、ＭＢＣ１
１（クロック６）はＭＳＥＬ＃を活動状態に駆動する。
ＭＺＢＴ＃は、ＭＳＥＬ＃が非活動状態である全てのＭ
ＣＬＫ端でサンプリングされる。制御装置１２によりＭ
ＳＥＬ＃がサンプリングされて活動状態であると、先の
ＭＣＬＫでサンプリングしたＭＺＢＴ＃の値を次の転送
に際して使用する。クロック６では、データピンを割当
てサイクルに関わる入力として使用することができるよ
うに、ＭＤＯＥ＃も非活動状態とされる。

【０１６５】クロック７〜９では、メモリバーストカウ
ンタを増分させ且つＳＲＡＭ１３のキャッシュメモリサ
イクルバッファに導入するために、ＭＢＣ１１によりＭ
ＳＲＤＹ＃が活動状態に駆動される。ＭＢＣ１１は、メ
モリバス１５における割当てサイクルを終了させると共
に、新たなサイクルに備えてＳＲＡＭ１３のメモリサイ
クルバッファを切換えるために、ＭＥＯＣ＃を起動状態
に駆動する（クロック１０）。この時点で、ＭＺＢＴ＃
は次のデータ転送のためにサンプリングされ、ラッチさ
れる。ライトバックサイクルについてメモリデータ出力
を駆動するために、ＭＢＣによりＭＤＯＥ＃が起動され
る（クロック１２）。ＭＢＣ１１はライトバックサイク
ルについて再びＭＢＲＤＹ＃を起動して（クロック１３
〜１５）、メモリバーストカウンタを増分すると共に、
データをＳＲＡＭ１３のメモリサイクルバッファから読
取らせる。ＭＥＯＣ＃の起動（クロック１６）に伴って
ライトバックサイクルはメモリバス１５で終了し、メモ
リサイクルバッファは切換わる。次の転送に関わるＭＺ
ＢＴ＃とＭＦＲＺ＃はこの時点でサンプリングされる。
サイクルは潜在的には割当て不可能であるので、ＭＦＲ
Ｚ＃は活動状態でなくとも良い。

【０１６６】ストローブメモリバスモードの場合、書込
みミスサイクルについてメモリデータ出力を駆動するた
めに、メモリデータ出力イネーブル（ＭＤＯＥ＃）はＭ
ＢＣ１１により起動されている。転送に備えてＭＡＢＴ
＃をラッチし且つメモリバス１５における現在サイクル
を終了させるために、ＭＢＣ１１（クロック４）により
ＭＥＯＣ＃が活動状態に駆動される（この例は転送１回
のサイクルを示しているので、ＭＯＳＴＢは不要であ
る）。読取りサイクルを強制的に正しいバーストアドレ
スから開始させるために、ＭＺＢＴ＃はＭＢＣ１１によ
りハイ状態に駆動される。ＭＦＲＺ＃はＭＢＣ１１によ
り非活動状態とされて、行を排他（〔Ｅ〕）状態にさせ
る。

【０１６７】割当て（行充填）サイクルの場合、ＭＩＳ
ＴＢ動作を可能にし且つ転送に備えてＭＺＢＴ＃をラッ
チするために、ＭＳＥＬ＃はＭＢＣ１１により活動状態
に駆動される。クロック８〜１０では、メモリバースト
カウンタを増分させると共に、データをＳＲＡＭ１３の
キャッシュメモリサイクルバッファに導入するために、
ＭＩＳＴＢをトグルする。ＭＩＳＴＢは立上がり端と立
下がり端の双方でメモリバスのデータをラッチする。ク
ロック６ではＭＤＯＥ＃も非活動状態とされて、データ
ピンを割当てサイクルに関わる入力として使用できるよ
うにする。ＭＢＣ１１は、メモリバス１５における割当
てサイクルを終了させ且つ新たなサイクルに備えてメモ
リサイクルバッファを切換えるために、ＭＥＯＣ＃を起
動状態に駆動する（クロック１１）。この時点で、ＭＥ
ＯＣ＃の立下がり端において次のサイクルのＭＡＢＴ＃
がラッチされる。

【０１６８】ＭＤＯＥ＃は、ライトバックサイクルにつ
いてメモリデータ出力を駆動するために、ＭＢＣ１１に
より起動される（クロック１４）。ＭＢＣ１１は、メモ
リバーストカウンタを増分し且つＳＲＡＭ１３のメモリ
サイクルバッファからデータを読取らせるために、ライ
トバックサイクルについてＭＯＳＴＢをトグルする（ク
ロック１５〜１７）。ライトバックサイクルはＭＥＯＣ
＃の起動（クロック１８）に伴ってメモリバス１５で終
了し、メモリサイクルバッファは切換わる。この時点
で、次の転送のためのＭＺＢＴ＃とＭＦＲＺ＃をサンプ
リングする。サイクルは潜在的には割当て可能ではない
ので、ＭＦＲＺ＃は活動状態でなくとも良い。

【０１６９】図４１は、ＣＰＵ１０開始読取りミスサイ
クルと同時に起こる汚れた行のシーケンスに対するスヌ
ープヒットを示す。この例は、同期スヌーピングモード
を想定している（すなわち、スヌープの要求は制御装置
１２のＣＬＫでサンプリングされるＭＢＣ１１からのＳ
ＮＰＳＴＢ＃を経て実行される）。クロック１で、ＭＢ
Ｃ１１は、制御装置１２に対するスヌーピングの要求を
指示するＳＮＰＳＴＢ＃を起動する。スヌープ要求を認
識するために、制御装置１２はＭＡＯＥ＃（非活動状態
でなければならない）をサンプリングする。これは、Ｓ
ＮＰＳＴＢ＃の起動中、スヌープアドレス（ＭＳＥＴ
〔０：１０〕，ＭＴＡＧ〔０：１１〕，ＭＣＦＡ〔０：
６〕），ＳＮＰＩＮＶ，ＭＢＡＯＥ＃及びＳＮＰＮＣＡ
と共に制御装置１２のＣＬＫのときにラッチされる。ス
ヌープ動作はキャッシュタグ状態アービタにおいて最高
の優先順位を有するので、タグルックアップはＳＮＰＳ
ＴＢ＃がサンプリングされて活動状態であった直後に実
行される。制御装置１２は、スヌープルックアップが進
行中であることを指示するＳＮＰＣＹＣ＃を発行する
（クロック２）。ルックアップの結果は、ＳＮＰＣＹＣ
＃の後の次のクロックでＭＴＨＩＴ＃及びＭＨＩＴＭ＃
を経てメモリバスへ送り出される。スヌープは修正行を
ヒットするので、双方の信号が起動される（クロック
３）。制御装置１２がＣＰＵ１０の戻し無効化のために
使用中であるか、ＳＲＡＭ１３のスヌープバッファが一
杯であるか又はライトバックが続くべきであることを指
示するために、ＳＮＰＢＳＹ＃も発行される。制御装置
１２は、ＳＮＰＢＳＹ＃が非活動状態であるときにのみ
スヌープを受け入れる。

【０１７０】スヌープ要求によって起こるメモリバス１
５のアクティビティと同時に、ＣＰＵ１０は読取りミス
サイクルを開始する。制御装置１２はクロック３でメモ
リバス要求（ＣＡＤＳ＃０，ＣＤＴＳ＃）と、サイクル
制御信号とをＭＢＣ１１へ発行する。ＭＢＣ１１は、こ
の読取りミスサイクルをサービスする前に、メモリバス
１５において係属中のスヌープサイクルが完了するのを
待たなければならない。メモリバスアドレス（ＭＳＥＴ
〔１０：０〕，ＭＴＡＧ〔１１：０〕，ＭＣＦＡ〔６：
０〕）は、スヌープライトバックサイクルのＣＲＤＹ＃
が制御装置１２によりサンプリングされて活動状態であ
った後にＭＡＯＥ＃が活動状態になり、ＣＡＤＳ＃が再
発行される（クロック１３）まで有効ではない。クロッ
ク４では、制御装置１２はＳＮＰＡＤＳ＃と、サイクル
制御信号とをＭＢＣ１１へ発行して、二次キャッシュか
らの修正行のフラッシュへの要求を指示する。ＳＮＰＡ
ＤＳ＃の起動はＭＢＣ１１に係属中の読取りミスサイク
ルを打切らせる。ＢＴ＃はＭＢＣ１１によって起動され
ていないので、ライトバックの完了後に打切られたサイ
クルを再発行するのは制御装置１２である。

【０１７１】データはＳＲＡＭ１３のスヌープバッファ
にロードされる。ＳＮＰＩＮＶはＳＮＰＳＴＢ＃の起動
中に制御装置１２により起動状態であるとサンプリング
されていたので（クロック１）、ＣＰＵ１０の一次レベ
ルキャッシュを戻し無効化した。制御装置１２は、スヌ
ープバッファにおいてデータを利用できることをＭＢＣ
１１に指示するＣＤＴＳ＃を起動する（クロック８）。
ＭＢＣ１１は、メモリバス１５におけるライトバックサ
イクルを完了すると、二次キャッシュ制御装置１２及び
ＳＲＡＭ１３に対してＣＲＤＹ＃を起動する。この時点
で、制御装置１２はＳＮＰＢＳＹ＃を非活動状態にし
（クロック１３）、ＣＡＤＳ＃とＣＤＴＳ＃を起動する
ことにより打切られた読取りミスサイクルを発行する
（クロック１３）。

【０１７２】クロックメモリバスモードでは、メモリデ
ータピンを入力として使用できるようにするために、メ
モリデータ出力イネーブル（ＭＤＯＥ＃）ＭＢＣ１１に
より起動されない。ＭＢＲＤＹ＃のサンプリングを可能
にし且つ読取りミス転送に備えてＭＺＢＴ＃をラッチす
るために、ＭＳＥＬ＃はＭＢＣ１１により活動状態に駆
動される。ＭＺＢＴ＃は、ＭＳＥＬ＃が非活動状態であ
る全てのＭＣＬＫ立上がり端でサンプリングされる。制
御装置１２によりＭＳＥＬ＃がサンプリングされて活動
状態であると、先のＭＣＬＫでサンプリングしたＭＺＢ
Ｔ＃の値を次の転送のために使用する。修正行に対する
スヌープヒット（ライトバックサイクルを要求する）の
ために読取りミスサイクルは打切られているので、ＭＥ
ＯＣ＃は与えられない。ＭＳＥＬ＃はＭＢＣ１１により
非活動状態にされ（クロック６）、スヌープライトバッ
クサイクルについてＭＺＢＴ＃のラッチングを可能にし
且つそのサイクルについてＭＢＲＤＹ＃のサンプリング
を可能にするために、再び起動される（クロック８）。
また、この時点でＭＦＲＺ＃がサンプリングされる。メ
モリデータ出力を駆動するために、メモリデータ出力イ
ネーブル（ＭＤＯＥ＃）信号はＭＢＣ１１により活動状
態に駆動される（クロック７）。

【０１７３】クロック１０〜１２では、メモリバースト
カウンタを増分させると共に、データを二次キャッシュ
スヌープバッファから書込むために、ＭＢＣ１１により
ＭＢＲＤＹ＃を活動状態に駆動する。ＭＢＣ１１は、メ
モリバスにおけるライトバックサイクルを終了させ且つ
新たなサイクルに備えてメモリサイクルバッファを切換
えるために、ＭＥＯＣ＃を起動状態に駆動する（クロッ
ク１３）。この時点で、次のデータ転送に備えて、ＭＺ
ＢＴ＃とＭＦＲＺ＃をサンプリングし且つラッチする。
メモリデータピンを再発行読取りサイクルに関する入力
として使用できるようにするために、ＭＤＯＥ＃はＭＢ
Ｃ１１により非活動状態とされる（クロック１４）。ス
トローブメモリバスモードの場合、メモリデータピンを
読取りミスサイクルに関する入力として使用できるよう
にするために、メモリデータ出力イネーブル（ＭＤＯＥ
＃）はＭＢＣ１１によって起動されてはいない。

【０１７４】ＭＩＳＴＢのサンプリングを可能にし且つ
読取りミス転送に備えて（ＭＳＥＬ＃の立下がり端で）
ＭＺＢＴ＃をラッチするために、ＭＢＣ１１によりＭＳ
ＥＬ＃が起動される（クロック４）。修正行に対するス
ヌープヒット（ライトバックサイクルを要求する）のた
めに読取りミスサイクルは打切られているので、ＭＯＥ
Ｃ＃は与えられない。ＭＳＥＬ＃はＭＢＣ１１により非
活動状態とされ（クロック５）、スヌープライトバック
サイクルについてＭＺＢＴ＃のラッチングを可能にし且
つそのサイクルについてＭＯＳＴＢのサンプリングを可
能にするために再び起動される（クロック６）。

【０１７５】クロック１１〜１３では、メモリバースト
カウンタを増分させると共に、データを二次キャッシュ
メモリサイクルバッファから読取るために、ＭＯＳＴＢ
をトグルする。ＭＯＳＴＢは立上がり端と立下がり端の
双方でメモリバスのデータをラッチする。ＭＢＣ１１
は、メモリバスにおけるスヌープライトバックサイクル
を終了させ且つ新たなサイクルに備えてメモリサイクル
バッファ切換えるために、ＭＥＯＣ＃を起動状態に駆動
する（クロック１４）。この時点で、ＭＥＯＣ＃の立下
がり端において次のサイクルのためのＭＺＢＴ＃とＭＦ
ＲＺ＃をラッチする。メモリデータピンを再発行読取り
ミスサイクルに関する入力として使用できるようにする
ために、ＭＤＯＥ＃はＭＢＣ１１により非活動状態とさ
れる（クロック１４）。

【図面の簡単な説明】

【図１】本発明の一般に好ましい実施例の基本キャッシ
ュサブシステムを示すブロック線図。

【図２】統合形キャッシュ制御装置の機能ブロック線
図。

【図３】メモリバスアドレスラッチに関する詳細を含む
内部アドレスラッチのブロック線図。

【図４】スヌープラッチの詳細なブロック線図。

【図５】二方向セットアソシェイティブキャッシュ制御
装置の詳細なアーキテクチャを示す図。

【図６】キャッシュ制御装置のピン配列を示す図。

【図７】キャッシュ制御装置のピンをその物理的場所と
相互参照する図。

【図８】構成入力サンプリングのタイミング関係を示す
図。

【図９】Ｉｎｔｅｌ８０４８６ＣＰＵと共に使用するの
に利用できる構成オプションを示す図。

【図１０】ＣＰＵバスインタフェースピンの機能を定義
する図。

【図１１】キャッシュ制御装置サイクルのメモリバス制
御装置（ＭＢＣ）復号を定義する図。

【図１２】どのメモリバスアドレス線がどのキャッシュ
制御装置制御信号のセットにより制御されるかを定義す
る図。

【図１３】ＭＥＳＩコヒーレンシープロトコルの部分状
態図。

【図１４】マスターキャッシュ制御装置の読取りサイク
ル状態テーブルを示す図。

【図１５】マスターキャッシュ制御装置の書込みサイク
ル状態テーブルを示す図。

【図１６】スヌーピング（無効化要求を伴わない）キャ
ッシュ制御装置状態テーブルを示す図。

【図１７】スヌーピング（無効化要求を伴なう）キャッ
シュ制御装置状態テーブルを示す図。

【図１８】ＳＹＮＣサイクル状態テーブルを示す図。

【図１９】ＦＬＵＳＨサイクル状態テーブルを示す図。

【図２０】制御、アドレス及びデータ流れを追加したさ
らに詳細な二次キャッシュシステムのブロック線図。

【図２１】サイクル属性と進行信号との関係を示す図。

【図２２】スヌープ開始のためのストローブ方法を示す
図。

【図２３】スヌープ開始のためのクロック方法を示す
図。

【図２４】同期スヌープモードを示す図。

【図２５】無効化を伴わないスヌープのタイミングを示
す図。

【図２６】無効化を伴なうスヌープのタイミングを示す
図。

【図２７】最高速同期スヌーピングモードのタイミング
を示す図。

【図２８】最高速非同期スヌーピングモードのタイミン
グを示す図。

【図２９】スヌープをデータ転送と重複させるために使
用されるタイミングセクターを示す図。

【図３０】信号ＢＧＴ＃によるスヌープのブロッキング
を示す図。

【図３１】ＢＧＴ＃が認識される前に起こるスヌープを
示す図。

【図３２】キャッシュ制御装置の入出力信号によってメ
モリバスサイクルの進行を示す図。

【図３３】スヌープサイクルに関するメモリバスサイク
ルの進行を示す図。

【図３４】ＬＯＣＫサイクルの間のスヌーピングを伴う
メモリバスサイクルの進行を示す図。

【図３５】ＰＬＯＣＫサイクルの間のスヌープのタイミ
ングを示す図。

【図３６】二次キャッシュ読取りヒットに関するタイミ
ング波形を示す図。

【図３７】修正〔Ｍ〕行の置換えを伴うキャッシュ可能
読取りミスに関するタイミング波形を示す図。

【図３８】修正〔Ｍ〕行の置換えを伴うキャッシュ可能
読取りミスに関するタイミング波形を示す図。

【図３９】排他〔Ｅ〕又は修正〔Ｍ〕行に対する書込み
ヒットに関するタイミング波形を示す図。

【図４０】修正〔Ｍ〕行に対する割当てを伴う書込みミ
スに関するタイミング波形を示す図。

【図４１】修正〔Ｍ〕行に対するスヌープヒットに関す
るタイミング波形を示す図。

【符号の説明】

１０ ＣＰＵ １１ メモリバス制御装置（ＭＢＣ） １２ キャッシュ制御装置 １３ キャッシュメモリ（ＳＲＡＭ） １４ ＣＰＵバス １５ メモリバス １６ 外部トランシーバラッチ ３０ ＣＰＵバスインタフェース ３１ タグＲＡＭ ３２ マルチプレクサ ３３ スヌープインタフェース ３４ メモリバスアドレスラッチ ３５ ＭＢＣインタフェース ３６ メモリバスアドレス待ち行列 ３７ キャッシュインタフェース ３８ スヌープラッチ ３９ スヌープ制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エル・ファレル アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト 186ティエ イチ アヴェニュ・4655 (72)発明者 アダルベルト・ゴルバート イスラエル国 34862 ハイファ・ハッツ ォレレット ダカー・６／２ (72)発明者 イツィク・シラス イスラエル国 34733 ハイファ・ハプラ ヒム・１／45

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一次レベルキャッシュメモリシステムを
   有する中央処理装置（ＣＰＵ）の入出力バスと主メモリ
   バスとの間に接続する二次レベルキャッシュメモリシス
   テムにおいて、 ａ）キャッシュ制御装置及び主メモリバスに結合し、デ
   ータを記憶すると共に、ＣＰＵバスと主メモリバスとの
   間にデータ経路を形成するキャッシュ読取り／書込みメ
   モリ手段と； ｂ）主メモリバス及びキャッシュ制御装置に結合し、主
   メモリバスを制御し且つ順序指定するメモリバス制御装
   置手段と； ｃ）ＣＰＵバス、主メモリバス、前記キャッシュ読取り
   ／書込みメモリ手段及び前記メモリバス制御装置手段に
   結合し、前記メモリバス制御装置手段及び前記キャッシ
   ュ読取り／書込みメモリ手段を制御することにより、Ｃ
   ＰＵバス又は主メモリバスからの二次キャッシュアクセ
   ス要求を実行するキャッシュ制御装置手段とを具備する
   システム。