JPH05181746A - データ処理システム及びメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 大量のデータの転送を行う場合等において
も、キャッシュメモリがリードキャッシュミスすること
による余分な処理時間の減少を図る。 【構成】 キャッシュメモリの動作を禁止させるための
キャッシュ禁止信号を出力させる特定命令を指定する情
報を予めキャッシュ禁止命令指定フィールド６に格納し
ておき、その情報で指定される特定命令が実行される
時、キャッシュ禁止信号出力部４から出力されるキャッ
シュ禁止信号により、キャッシュメモリの動作を禁止さ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は主メモリあるいはキャ
ッシュメモリをアクセスしてデータ処理を行うマイクロ
プロセッサを備えたデータ処理システム及びそれらのメ
モリを制御するメモリ制御方式に関するもので、特に、
キャッシュメモリを効率的に使用するための構成及び方
法に関するものである。

【０００２】

【従来の技術】図２はこの種のデータ処理システムの構
成を示すブロック図である。図２において、１０はデー
タ処理に必要なデータを記憶した主メモリ、１１は主メ
モリ１０がアクセスされた時のデータを一時的に格納す
るキャッシュメモリ、９は主メモリ１０あるいはキャッ
シュメモリ１１をアクセスしてデータ処理を行うマイク
ロプロセッサである。また、１２はデータ、アドレス、
及び各種制御信号をマイクロプロセッサ９と主メモリ１
０とキャッシュメモリ１１との間でやり取りするための
バス、１３はマイクロプロセッサ９がキャッシュメモリ
１１に対してキャッシュ動作を禁止するためのキャッシ
ュ禁止信号が流れるキャッシュ禁止信号線である。な
お、このデータ処理システムにおけるアドレス幅、デー
タ幅は３２ビットであるとし、１ＷＯＲＤは３２ビット
と定義する。

【０００３】キャッシュメモリ１１は、マイクロプロセ
ッサ９が主メモリ１０にアクセスするアドレスを監視
し、そのアドレスに対応するデータがキャッシュメモリ
１１内にあれば、マイクロプロセッサ９からのアクセス
に応答し（これをキャッシュヒットという）、アドレス
に対応するデータをマイクロプロセッサ９に返す。ま
た、キャッシュメモリ１１はアドレスに対応するデータ
がキャッシュメモリ１１内に無ければ（これをキャッシ
ュミスという）、主メモリ１０にアクセスし、そのアド
レスとデータをマイクロプロセッサ９に返すと同時にキ
ャッシュメモリ１１内部に取り込む。更に、キャッシュ
メモリ１１は、マイクロプロセッサ９がリードしたアド
レスから連続した残り３ＷＯＲＤをアクセスし、そのア
ドレスとデータを取り込み、マイクロプロセッサ９がリ
ードしたアドレスを含む連続した４ＷＲＯＤのアドレス
とデータを取り込む。

【０００４】図４は従来のマイクロプロセッサとキャッ
シュメモリを用いたデータ処理システムのリード時のタ
イミング図である。

【０００５】次に従来例の動作を図２及び図４を用いて
説明する。マイクロプロセッサ９が連続したアドレスに
格納された複数のデータを連続して次々とリードする動
作を行い、かつリードしようとする全てのデータをキャ
ッシュメモリ１１が内部に持っていないため、全てリー
ドキャッシュミスするような場合を考える。まず、主メ
モリ１０は３クロック、キャッシュメモリは２クロック
でマイクロプロセッサ９からアクセスされ、リードキャ
ッシュミス時に主メモリ１０にアクセスするときは余分
に１クロック必要で４クロックでアクセスする。

【０００６】クロックＣＬＫ０から、マイクロプロセッ
サ９が連続アドレスに格納された複数のデータを連続し
てリードする動作を行う。キャッシュメモリ１１は１ク
ロックでキャッシュミスと判断しクロックＣＬＫ１で主
メモリ１０からのリードを開始し、これと同時にマイク
ロプロセッサ９もリードを行う。クロックＣＬＫ４で１
ＷＯＲＤの主メモリ１０からのリードを終了する。キャ
ッシュメモリ１１はリードキャッシュミスしたので、ク
ロックＣＬＫ４からクロックＣＬＫ１３の間３ＷＯＲＤ
連続して主メモリ１０からデータを取り込む、この間マ
イクロプロセッサ９はホールド状態にありバスサイクル
を開始しない。キャッシュメモリ１１による４ＷＯＲＤ
のリードが終了するクロックＣＬＫ１３でマイクロプロ
セッサ９はリードを開始する。このときのリードすべき
データはクロックＣＬＫ４〜ＣＬＫ７においてキャッシ
ュメモリ１１が主メモリ１０から取り込んでいるのでキ
ャッシュヒットし、マイクロプロセッサ９はクロックＣ
ＬＫ１３〜ＣＬＫ１５の２クロックでキャッシュメモリ
１１からデータをリードする。続く２ＷＯＲＤのリード
も同様にリードヒットしクロックＣＬＫ１９で最初から
数えて４ＷＯＲＤ目のデータのリードが終了する。次に
リードすべきデータはキャッシュメモリ１１内に格納さ
れていないので、リードキャッシュミスしクロックＣＬ
Ｋ０〜ＣＬＫ１９における動作と同じ動作を以下繰り返
す。

【０００７】このようにリードすべきデータが全てリー
ドキャッシュミスする場合はキャッシュメモリ１１が主
メモリ１０からデータをリードする処理時間によるロス
の時間がキャッシュメモリ１１のアクセス時間の高速化
を図る時間よりも大きくなってしまうことがある。この
例では４ＷＯＲＡＤ転送するのに１９クロックかかって
いるが、キャッシュメモリ１１が動作しないとしたら３
クロック×４ＷＯＲＤの１２クロックで済むことにな
る。もちろん最初のリードでリードキャッシュミスして
も、その同じアドレスのデータをリードすればリードヒ
ットし、何回かリードヒットを行うと全体でデータの転
送時間を短縮できる。しかし、大量のデータを一度に転
送する場合はこのような効果が期待できない場合があ
る。例えば転送しようとするデータ量がキャッシュメモ
リ１１の記憶容量を超える場合、最初の方にリードした
データはキャッシュメモリ１１には残っていないため、
再度、同じデータ転送を行ってもリードキャッシュヒッ
トしない。

【０００８】

【発明が解決しようとする課題】従来のデータ処理シス
テムにおけるマイクロプロセッサは、大量のデータの転
送を行うような場合でも、キャッシュメモリを動作させ
ていたので、かえってキャッシュメモリを使用しない場
合に比べてデータ転送に多くの時間がかかるという問題
点があった。

【０００９】本発明は上記のような問題点を解決するた
めになされたもので、大量のデータの転送を行ってもキ
ャッシュメモリの動作による余分な処理時間を減少させ
ることができるマイクロプロセッサを備えたデータ処理
システム及びメモリ制御方式を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】請求項１の発明に係るデ
ータ処理システムは、キャッシュメモリ１１の動作を禁
止させるためのキャッシュ禁止信号を出力させる特定命
令を指定する情報を格納する指定情報格納手段（キャッ
シュ禁止命令指定フィールド６）と、この指定情報格納
手段に格納された情報によって指定された特定命令の実
行時にキャッシュメモリ１１の動作を禁止させるための
キャッシュ禁止信号を出力するキャッシュ禁止信号出力
手段（キャッシュ禁止信号出力部４）とを、マイクロプ
ロセッサ９に設けたものである。

【００１１】請求項２の発明に係るメモリ制御方式は、
マイクロプロセッサ９が連続したアドレスに格納された
複数のデータを連続して次々とリードする動作を行う場
合、そのリードしようとするすべてのデータがキャッシ
ュメモリ１１に存在しない時、キャッシュメモリ１１の
動作をユーザが指定した特定命令の実行により禁止さ
せ、主メモリ１０から連続したアドレスの複数のデータ
をリードさせるものである。

【００１２】

【作用】請求項１の発明において、キャッシュメモリ１
１の動作を禁止させたい場合、指定情報格納手段（キャ
ッシュ禁止命令指定フィールド６）に特定命令を指定す
る情報を格納し、この格納された情報によって指定され
た特定命令が実行され、キャッシュ禁止信号出力手段
（キャッシュ禁止信号出力部４）からキャッシュ禁止信
号が出力される。これによりキャッシュメモリ１１の動
作が禁止される。

【００１３】請求項２の発明において、マイクロプロセ
ッサ９が連続したアドレスに格納された複数のデータを
連続して次々とリードする動作を行う場合、そのリード
しようとするすべてのデータがキャッシュメモリ１１に
存在しない時、ユーザが指定した特定命令を実行させる
と、キャッシュメモリ１１の動作が禁止され、主メモリ
１０から連続したアドレスの複数のデータがリードされ
る。

【００１４】

【実施例】図１はこの発明の一実施例に係るマイクロプ
ロセッサの内部構成を示すブロック図である。この実施
例のマイクロプロセッサを備えたデータ処理システムの
構成は前述した図２に示す。図１において、１は外部の
バス１２より命令をフェッチする命令フェッチ部、２は
フェッチした命令を認識しデコード結果を制御部に出力
し、特にその実行中にキャッシュ禁止信号を出力し得る
複数の命令のうち現在実行中の命令の種類を示す情報を
出力する命令デコード部、３は命令のデコード結果より
マイクロプロセッサ９全体を制御する制御信号を生成
し、特にキャッシュ禁止信号を出力し得る特定命令を実
行中に論理ゲート８にその命令実行を示す信号を出力す
る制御部、４は論理ゲート８からの出力信号を入力する
とキャッシュ禁止信号を出力するキャッシュ禁止信号出
力部（キャッシュ禁止信号出力手段）、５はマイクロプ
ロセッサ９の状態を示し、各種制御情報を保持する制御
レジスタ、６は制御レジスタ５内にあり、キャッシュ禁
止信号を出力する特定命令を指定する情報を格納するキ
ャッシュ禁止命令指定フィールド（指定情報格納手
段）、７はキャッシュ禁止命令指定フィールド６に格納
された情報と命令デコード部２が出力する実行中の命令
を示す情報とを比較して両者が一致したとき論理ゲート
８に一致信号を出力する比較器、８は制御部３が出力す
る信号と比較器７が出力する信号を入力して両者の信号
がともに有効に出力されているときにキャッシュ禁止信
号出力部４に有効信号を出力する論理ゲートである。

【００１５】図３はこの実施例のマイクロプロセッサと
キャッシュメモリを用いたデータ処理システムのリード
時のタイミング図である。

【００１６】次に図１を用いて実施例のマイクロプロセ
ッサの動作を説明する。ユーザは予め、キャッシュメモ
リ１０のキャッシュ動作を禁止したい１つあるいは複数
の特定命令を指定する情報をキャッシュ禁止命令指定フ
ィールド６に書き込んでおく。マイクロプロセッサ９は
命令フェッチ部１で外部のバス１２より命令をフェッチ
し、命令デコード部２がその命令を認識しデコード結果
を制御部３に出力する。また命令デコード部２はこれと
同時に比較器７に対して、その命令の実行中にキャッシ
ュ禁止信号を出力し得る複数の命令のうち現在実行中の
命令の種類を示す情報を出力する。比較器７は命令デコ
ード部２からの現在実行中の命令の種類を示す情報とキ
ャッシュ禁止命令指定フィールド６の情報を比較し両者
が一致した場合に論理ゲート８に対して一致信号を出力
する。制御部３はキャッシュ禁止信号を出力し得る命令
を実行中、論理ゲート８に対してその命令実行を示す信
号を出力する。

【００１７】実行される命令がその実行中にキャッシュ
禁止信号を出力し得ない命令、あるいはキャッシュ禁止
信号を出力することができてもキャッシュ禁止命令指定
フィールド６に格納された情報で指定されていない場
合、比較器７からは一致信号が出力されないので、論理
ゲート８はキャッシュ禁止信号出力部４に一致信号を出
力せず、したがってキャッシュ禁止信号は出力されな
い。

【００１８】また実行される命令がキャッシュ禁止命令
指定フィールド６で指定された特定命令である場合、比
較器７から論理ゲート８に一致信号が出力され、制御部
３は実行される命令がキャッシュ禁止信号を出力し得る
命令であるため論理ゲート８にその命令実行を示す信号
を出力する。よって論理ゲート８はキャッシュ禁止信号
出力部４に対してその信号を出力し、キャッシュ禁止信
号がキャッシュ禁止信号出力部４から出力される。そし
てこの命令の実行が終了すると制御部３は論理ゲート８
に対する信号の出力を停止するので、キャッシュ禁止信
号は出力されなくなる。

【００１９】次にこの実施例のマイクロプロセッサとキ
ャッシュメモリを用いたデータ処理システムの動作を図
２及び図３を用いて説明する。マイクロプロセッサ９が
連続したアドレスに格納された複数のデータを連続して
次々とリードする動作を行い、かつリードしようとする
全てのデータをキャッシュメモリ１１が内部に持ってい
ないため、全てキャッシュミスするような場合を考え
る。主メモリ１０は３クロック、キャッシュメモリ１１
は２クロックでマイクロプロセッサ９からアクセスさ
れ、リードキャッシュミス時に主メモリ１０に対してア
クセスするときは余分に１クロック必要で４クロックで
アクセスする。

【００２０】これらの動作を行う命令が、実行中にキャ
ッシュ禁止信号を出力し得ない命令、あるいはキャッシ
ュ禁止信号を出力することができてもキャッシュ禁止命
令指定フィールド６に格納された情報で指定されていな
い命令である場合、キャッシュ禁止信号が出力されない
ので、従来例と同じ動作になり４ＷＯＲＤリードするの
に１９クロックかかる。

【００２１】これらの動作を行う命令が、キャッシュ禁
止命令指定フィールド６に格納された情報で指定されて
いる特定命令である場合、命令を実行中キャッシュ禁止
信号が出力されるのでキャッシュメモリ１１が動作しな
い。このときマイクロプロセッサ９は主メモリ１０から
リードするので４ＷＯＲＤ転送するのに３クロック×４
ＷＯＲＤ＝１２クロックしかかからない。

【００２２】ユーザはキャッシュ禁止信号を出力する特
定命令を複数の命令中から選択することができるので、
自らのプログラムにとって効果的な命令を選択すること
によってアクセスを最適化できる。そして、それらの命
令は制御レジスタ５内のキャッシュ禁止命令指定フィー
ルド６の内容を書き換えることで、プログラムの実行中
に変更することが可能である。

【００２３】なお、上記実施例では論理ゲート８とキャ
ッシュ禁止信号出力部４とを別々に記載したが、論理ゲ
ート８はキャッシュ禁止信号出力部４に含まれると考え
てもよい。

【００２４】

【発明の効果】以上のように本発明によれば、キャッシ
ュメモリの動作を禁止させるためのキャッシュ禁止信号
を出力させる特定命令を指定する情報を格納する指定情
報格納手段と、この指定情報格納手段に格納された情報
によって指定された特定命令の実行時にキャッシュメモ
リの動作を禁止させるためのキャッシュ禁止信号を出力
するキャッシュ禁止信号出力手段とを、マイクロプロセ
ッサに設けて構成したので、また、マイクロプロセッサ
が連続したアドレスに格納された複数のデータを連続し
て次々とリードする動作を行う場合、そのリードしよう
とする全てのデータがキャッシュメモリに存在しない
時、キャッシュメモリの動作をユーザが指定した特定命
令の実行により禁止させ、主メモリから連続したアドレ
スの複数のデータをリードさせるようにしたので、大量
のデータの転送を行う場合等においても、キャッシュメ
モリがリードキャッシュミスすることによる余分な処理
時間が減少するという効果が得られる。即ち、本発明に
よれば、リードキャッシュミスが連続して大量に発生す
ることによるデータ転送速度の低下を減少させることが
できるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るマイクロプロセッサ
の内部構成を示すブロック図である。

【図２】この実施例のマイクロプロセッサあるいは従来
例のマイクロプロセッサを備えたデータ処理システムの
構成を示すブロック図である。

【図３】この実施例のマイクロプロセッサとキャッシュ
メモリを用いたデータ処理システムのリード時のタイミ
ング図である。

【図４】従来のマイクロプロセッサとキャッシュメモリ
を用いたデータ処理システムのリード時のタイミング図
である。

【符号の説明】

４ キャッシュ禁止信号出力部（キャッシュ禁止信号出
力手段） ６ キャッシュ禁止命令指定フィールド（指定情報格納
手段） ９ マイクロプロセッサ １０ 主メモリ １１ キャッシュメモリ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年９月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】次に従来例の動作を図２及び図４を用いて
説明する。マイクロプロセッサ９が連続したアドレスに
格納された複数のデータを連続して次々とリードする動
作を行い、かつリードしようとする全てのデータをキャ
ッシュメモリ１１が内部に持っていないため、全てリー
ドキャッシュミスするような場合を考える。また、主メ
モリ１０は３クロック、キャッシュメモリは２クロック
でマイクロプロセッサ９からアクセスされ、リードキャ
ッシュミス時に主メモリ１０にアクセスするときは余分
に１クロック必要で４クロックでアクセスする。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ処理に必要なデータを記憶した主
   メモリと、この主メモリがアクセスされた時のデータを
   一時的に格納するキャッシュメモリと、上記主メモリあ
   るいは上記キャッシュメモリをアクセスしてデータ処理
   を行うマイクロプロセッサとを備えたデータ処理システ
   ムにおいて、上記キャッシュメモリの動作を禁止させる
   ためのキャッシュ禁止信号を出力させる特定命令を指定
   する情報を格納する指定情報格納手段と、この指定情報
   格納手段に格納された情報によって指定された特定命令
   の実行時に上記キャッシュメモリの動作を禁止させるた
   めのキャッシュ禁止信号を出力するキャッシュ禁止信号
   出力手段とを、上記マイクロプロセッサに設けたことを
   特徴とするデータ処理システム。
2. 【請求項２】 データ処理に必要なデータを記憶した主
   メモリと、この主メモリがアクセスされた時のデータを
   一時的に格納するキャッシュメモリと、上記主メモリあ
   るいは上記キャッシュメモリをアクセスしデータ処理を
   行うマイクロプロセッサとを備えたデータ処理システム
   において、上記マイクロプロセッサが連続したアドレス
   に格納された複数のデータを連続して次々とリードする
   動作を行う場合、そのリードしようとするすべてのデー
   タが上記キャッシュメモリに存在しない時、上記キャッ
   シュメモリの動作をユーザが指定した特定命令の実行に
   より禁止させ、上記主メモリから連続したアドレスの複
   数のデータをリードさせることを特徴とするメモリ制御
   方式。