JPH05181748A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH05181748A JPH05181748A JP3346158A JP34615891A JPH05181748A JP H05181748 A JPH05181748 A JP H05181748A JP 3346158 A JP3346158 A JP 3346158A JP 34615891 A JP34615891 A JP 34615891A JP H05181748 A JPH05181748 A JP H05181748A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- cpu
- hit
- address
- feeling
- Prior art date
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- Pending
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- 238000006073 displacement reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 本発明はセットアソシエイティブ型のキャッ
シュメモリ装置へのアクセスに関し、アドレスの増分が
一定であるようなアクセスの場合にキャッシュミス発生
による処理速度の低下を押えることを目的とする。 【構成】 先行キャッシュフィール指定のロード命令を
持つＣＰＵと、過去の先行フィール指定ロード命令のロ
ードアドレスをもとにキャッシュミスが発生するアドレ
スを予測する回路を備え、先行フィール指定のロードで
キャッシュヒット／ミスヒットを判別し、ミスヒットの
ときにキャッシュフィーリングを行った後、ＣＰＵの実
行再開と並行して先のロードのアドレスにレジスタＢの
値を加算した値をアドレスとするデータのキャッシュヒ
ット／ミスヒットを調査し、ミスヒットのときにキャッ
シュフィーリングを行うように構成する。
シュメモリ装置へのアクセスに関し、アドレスの増分が
一定であるようなアクセスの場合にキャッシュミス発生
による処理速度の低下を押えることを目的とする。 【構成】 先行キャッシュフィール指定のロード命令を
持つＣＰＵと、過去の先行フィール指定ロード命令のロ
ードアドレスをもとにキャッシュミスが発生するアドレ
スを予測する回路を備え、先行フィール指定のロードで
キャッシュヒット／ミスヒットを判別し、ミスヒットの
ときにキャッシュフィーリングを行った後、ＣＰＵの実
行再開と並行して先のロードのアドレスにレジスタＢの
値を加算した値をアドレスとするデータのキャッシュヒ
ット／ミスヒットを調査し、ミスヒットのときにキャッ
シュフィーリングを行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ装置に
関し、特に、先行フィーリングが可能で、これによりＣ
ＰＵからのアクセスとメインメモリへのアクセスを同時
に処理可能なキャッシュメモリ装置に関する。ＣＰＵと
バスコントローラを介してメインメモリとの間に設けら
れたキャッシュメモリに対して、ＣＰＵからアクセスし
た時に、そこに所望のデータが存在する率、即ち、キャ
ッシュヒット率はＣＰＵの演算速度に大きな影響を与え
る。従って、キャッシュヒット率の向上が常に要望され
ている。
関し、特に、先行フィーリングが可能で、これによりＣ
ＰＵからのアクセスとメインメモリへのアクセスを同時
に処理可能なキャッシュメモリ装置に関する。ＣＰＵと
バスコントローラを介してメインメモリとの間に設けら
れたキャッシュメモリに対して、ＣＰＵからアクセスし
た時に、そこに所望のデータが存在する率、即ち、キャ
ッシュヒット率はＣＰＵの演算速度に大きな影響を与え
る。従って、キャッシュヒット率の向上が常に要望され
ている。
【０００２】現在のキャッシュシステムでは、一般に、
ＣＰＵがデータを必要とした時点でキャッシュヒット／
ミスヒットを判定している。しかし、キャッシュメモリ
へのアクセスにおいてアドレスの増分が一定であるよう
なアクセスが繰返し行われるプログラムの場合には、次
にどの部分がキャッシュミスヒットを起こすかは予測可
能である。
ＣＰＵがデータを必要とした時点でキャッシュヒット／
ミスヒットを判定している。しかし、キャッシュメモリ
へのアクセスにおいてアドレスの増分が一定であるよう
なアクセスが繰返し行われるプログラムの場合には、次
にどの部分がキャッシュミスヒットを起こすかは予測可
能である。
【０００３】この場合、キャッシュヒット／ミスヒット
の判定とキャッシュフィーリングを、ＣＰＵがキャッシ
ュミスヒットを起こす可能性のあるデータをキャッシュ
メモリからリードする以前に、ＣＰＵの動作と並行して
行うことが可能であり、これによりキャッシュミスヒッ
トによるＣＰＵの演算速度の低下を抑えることが可能で
ある。
の判定とキャッシュフィーリングを、ＣＰＵがキャッシ
ュミスヒットを起こす可能性のあるデータをキャッシュ
メモリからリードする以前に、ＣＰＵの動作と並行して
行うことが可能であり、これによりキャッシュミスヒッ
トによるＣＰＵの演算速度の低下を抑えることが可能で
ある。
【０００４】本発明は、ＣＰＵからのメモリアクセスに
おいてアドレスの増分が一定で行われるときには、次に
必要となるデータのアドレスを予測し、ＣＰＵのデータ
要求に先行してキャッシュヒット／ミスヒットのチェッ
クを行い、ミスヒット時にはキャッシュフィーリングを
行うことにより、キャッシュミスヒットが高い確率で発
生したときのＣＰＵの処理速度の低下を抑えることがで
きる。
おいてアドレスの増分が一定で行われるときには、次に
必要となるデータのアドレスを予測し、ＣＰＵのデータ
要求に先行してキャッシュヒット／ミスヒットのチェッ
クを行い、ミスヒット時にはキャッシュフィーリングを
行うことにより、キャッシュミスヒットが高い確率で発
生したときのＣＰＵの処理速度の低下を抑えることがで
きる。
【０００５】
【従来の技術及び発明が解決しようとする課題】従来の
キャッシュシステムでは、ＣＰＵからのデータのリード
要求が出された時点で、キャッシュヒット／ミスヒット
を調査していた。一方、扱うデータの大きさがキャッシ
ュメモリの容量に対して大きい場合には、キャッシュラ
インが新しいデータで置き換えられてしまう可能性が高
くなるためキャッシュヒット率が低下する傾向があっ
た。
キャッシュシステムでは、ＣＰＵからのデータのリード
要求が出された時点で、キャッシュヒット／ミスヒット
を調査していた。一方、扱うデータの大きさがキャッシ
ュメモリの容量に対して大きい場合には、キャッシュラ
インが新しいデータで置き換えられてしまう可能性が高
くなるためキャッシュヒット率が低下する傾向があっ
た。
【０００６】一方、次にどの部分がキャッシュミスヒッ
トを起こす可能性があるかを予測できる場合は、キャッ
シュヒット／ミスヒットの判定と、キャッシュフィーリ
ングとを先行して行うことによりキャッシュヒット率の
低下を抑えることができる。本発明の目的は、同時にＣ
ＰＵとメインメモリからアクセス可能なセットアソシエ
イティブ型のキャッシュメモリ装置へのアクセスにおい
て、アドレスの増分が一定であるようなアクセスの場合
にキャッシュアクセスの処理速度の高速化を図ることに
ある。
トを起こす可能性があるかを予測できる場合は、キャッ
シュヒット／ミスヒットの判定と、キャッシュフィーリ
ングとを先行して行うことによりキャッシュヒット率の
低下を抑えることができる。本発明の目的は、同時にＣ
ＰＵとメインメモリからアクセス可能なセットアソシエ
イティブ型のキャッシュメモリ装置へのアクセスにおい
て、アドレスの増分が一定であるようなアクセスの場合
にキャッシュアクセスの処理速度の高速化を図ることに
ある。
【０００７】
【課題を解決するための手段及び作用】図１は本発明の
原理構成図であり、図２は本発明の基本処理フローチャ
ートである。図中、１は中央処理装置（ＣＰＵ）、２は
アドレス予測回路、３はキャッシュタグ部及びキャッシ
ュコントロール回路、４はキャッシュデータ部、５はバ
ストランシーバ、６はバスコントローラ、７はメインメ
モリである。
原理構成図であり、図２は本発明の基本処理フローチャ
ートである。図中、１は中央処理装置（ＣＰＵ）、２は
アドレス予測回路、３はキャッシュタグ部及びキャッシ
ュコントロール回路、４はキャッシュデータ部、５はバ
ストランシーバ、６はバスコントローラ、７はメインメ
モリである。
【０００８】キャッシュメモリはセットアソシエイティ
ブ型とし、同時にＣＰＵ１とメインメモリ７とからアク
セス可能であるとする。キャッシュメモリは、アドレス
予測回路２と先行フィールを制御するキャッシュコント
ロール回路３を備える。図２に示すように、ＣＰＵから
先行フィールを指定するロード命令が出力されると（但
し、ロードアドレスをＫとする）（ステップ１）、キャ
ッシュヒット／ミスヒットを判別する（ステップ２）。
キャッシュミスヒットのときに（ＮＯ）、キャッシュコ
ントロール回路はキャッシュフィールの度にアドレス予
測回路にロードアドレスＫを伝える（このとき、ＣＰＵ
は停止している）（ステップ３）。そして、キャッシュ
フィーリングを行った後（ステップ４）、ＣＰＵが実行
を再開するのと並行して（ステップ５）、アドレス予測
回路により予測されたアドレス上のデータのキャッシュ
ヒット／ミスヒットを調査し（ステップ６）、キャッシ
ュミスヒットのときにキャッシュフィーリングを行う
（ステップ７）ことを特徴とする。
ブ型とし、同時にＣＰＵ１とメインメモリ７とからアク
セス可能であるとする。キャッシュメモリは、アドレス
予測回路２と先行フィールを制御するキャッシュコント
ロール回路３を備える。図２に示すように、ＣＰＵから
先行フィールを指定するロード命令が出力されると（但
し、ロードアドレスをＫとする）（ステップ１）、キャ
ッシュヒット／ミスヒットを判別する（ステップ２）。
キャッシュミスヒットのときに（ＮＯ）、キャッシュコ
ントロール回路はキャッシュフィールの度にアドレス予
測回路にロードアドレスＫを伝える（このとき、ＣＰＵ
は停止している）（ステップ３）。そして、キャッシュ
フィーリングを行った後（ステップ４）、ＣＰＵが実行
を再開するのと並行して（ステップ５）、アドレス予測
回路により予測されたアドレス上のデータのキャッシュ
ヒット／ミスヒットを調査し（ステップ６）、キャッシ
ュミスヒットのときにキャッシュフィーリングを行う
（ステップ７）ことを特徴とする。
【０００９】アドレス予測回路及び先行フィール制御に
関しては、図３、図４に示すように、アドレスのディス
プレイスメントを保持するレジスタ群Ｂn と、前回のキ
ャッシュアクセスのアドレスを保持するレジスタＡと、
今回のキャッシュアクセスのアドレスを保持するレジス
タＡ’と、該レジスタＡとレジスタＡ’の差を出力する
減算器と、最近にアクセスが行われたキャッシュ番号を
保持するレジスタＵと、ランダムな値を得るためＣＰＵ
がキャッシュに対してアクセスする毎にカウントダウン
を行うカウンタＴとを備え、さらに、先行キャッシュフ
ィーリング中を表すフラグＶと、先行キャッシュフィー
リング中のキャッシュ番号を保持するレジスタＷと、レ
ジスタ群Ｂn の制御のためのカウンタラッチＹと、カウ
ンタＺと、先行キャッシュフィーリングを制御するキャ
ッシュコントロール回路とを備え、ＣＰＵから先行フィ
ールを指定するロード命令が出されたときに、一定の規
則にてカウンタラッチＹと、レジスタ群Ｂn とを書換
え、書換えた後に、先行キャッシュフィーリング指定の
キャッシュアクセスにより、通常通りのキャッシュヒッ
ト／ミスヒットを判定し、ミスヒットのときのキャッシ
ュフィーリングの後、ＣＰＵによる実行の再開と並行し
て先のロードのアドレスにレジスタ群Ｂn から得られる
値を加算した値をアドレスとするデータのキャッシュヒ
ット／ミスヒットを調査し、ミスヒットのときにキャッ
シュフィーリングを行うことを特徴とする。
関しては、図３、図４に示すように、アドレスのディス
プレイスメントを保持するレジスタ群Ｂn と、前回のキ
ャッシュアクセスのアドレスを保持するレジスタＡと、
今回のキャッシュアクセスのアドレスを保持するレジス
タＡ’と、該レジスタＡとレジスタＡ’の差を出力する
減算器と、最近にアクセスが行われたキャッシュ番号を
保持するレジスタＵと、ランダムな値を得るためＣＰＵ
がキャッシュに対してアクセスする毎にカウントダウン
を行うカウンタＴとを備え、さらに、先行キャッシュフ
ィーリング中を表すフラグＶと、先行キャッシュフィー
リング中のキャッシュ番号を保持するレジスタＷと、レ
ジスタ群Ｂn の制御のためのカウンタラッチＹと、カウ
ンタＺと、先行キャッシュフィーリングを制御するキャ
ッシュコントロール回路とを備え、ＣＰＵから先行フィ
ールを指定するロード命令が出されたときに、一定の規
則にてカウンタラッチＹと、レジスタ群Ｂn とを書換
え、書換えた後に、先行キャッシュフィーリング指定の
キャッシュアクセスにより、通常通りのキャッシュヒッ
ト／ミスヒットを判定し、ミスヒットのときのキャッシ
ュフィーリングの後、ＣＰＵによる実行の再開と並行し
て先のロードのアドレスにレジスタ群Ｂn から得られる
値を加算した値をアドレスとするデータのキャッシュヒ
ット／ミスヒットを調査し、ミスヒットのときにキャッ
シュフィーリングを行うことを特徴とする。
【００１０】
【実施例】図３は本発明の実施例構成図であり、図５〜
９は図３，４に示す装置の処理フローチャートである。
キャッシュメモリ装置は、アドレスのディスプレスイメ
ントを保持するレジスタ群Ｂn と、前回のキャッシュア
クセスのアドレスを保持するレジスタＡと、今回のキャ
ッシュアクセスのアドレスを保持するレジスタＡ’と、
該レジスタＡとレジスタＡ’の差を出力する減算器と、
最近にアクセスが行われたキャッシュ番号を保持するレ
ジスタＵと、ランダムな値を得るためＣＰＵがキャッシ
ュに対してアクセスする毎にカウントダウンを行うカウ
ンタＴとを備え、さらに、先行キャッシュフィーリング
中を表すフラグＶと、先行キャッシュフィーリング中の
キャッシュ番号を保持するレジスタＷと、レジスタ群Ｂ
n の制御のためのカウンタラッチＹと、カウンタＺと、
先行キャッシュフィーリングを制御するキャッシュコン
トロール回路とを備え、ＣＰＵから先行フィールを指定
するロード命令が出されたときに、一定の規則にてカウ
ンタラッチＹと、レジスタ群Ｂn を書換え、書換えた後
に、先行キャッシュフィーリング指定のキャッシュアク
セスにより、通常通りのキャッシュヒット／ミスヒット
の判定と、ミスヒットのときのキャッシュフィーリング
の後、ＣＰＵの実行の再開と並行して先のロードのアド
レスにレジスタ群Ｂn から得られる値を加算した値をア
ドレスとするデータのキャッシュヒット／ミスヒットを
調査し、ミスヒットのときにキャッシュフィーリングを
行うことを特徴とする。
９は図３，４に示す装置の処理フローチャートである。
キャッシュメモリ装置は、アドレスのディスプレスイメ
ントを保持するレジスタ群Ｂn と、前回のキャッシュア
クセスのアドレスを保持するレジスタＡと、今回のキャ
ッシュアクセスのアドレスを保持するレジスタＡ’と、
該レジスタＡとレジスタＡ’の差を出力する減算器と、
最近にアクセスが行われたキャッシュ番号を保持するレ
ジスタＵと、ランダムな値を得るためＣＰＵがキャッシ
ュに対してアクセスする毎にカウントダウンを行うカウ
ンタＴとを備え、さらに、先行キャッシュフィーリング
中を表すフラグＶと、先行キャッシュフィーリング中の
キャッシュ番号を保持するレジスタＷと、レジスタ群Ｂ
n の制御のためのカウンタラッチＹと、カウンタＺと、
先行キャッシュフィーリングを制御するキャッシュコン
トロール回路とを備え、ＣＰＵから先行フィールを指定
するロード命令が出されたときに、一定の規則にてカウ
ンタラッチＹと、レジスタ群Ｂn を書換え、書換えた後
に、先行キャッシュフィーリング指定のキャッシュアク
セスにより、通常通りのキャッシュヒット／ミスヒット
の判定と、ミスヒットのときのキャッシュフィーリング
の後、ＣＰＵの実行の再開と並行して先のロードのアド
レスにレジスタ群Ｂn から得られる値を加算した値をア
ドレスとするデータのキャッシュヒット／ミスヒットを
調査し、ミスヒットのときにキャッシュフィーリングを
行うことを特徴とする。
【００１１】図５〜９では、基本的な処理として、先行
キャッシュフィーリングを指定するロード命令の場合、
キャッシュミスヒットが発生する毎に、減算器の出力を
レジスタ群Ｂn 中に蓄えていき、最初のキャッシュ時の
減算器の出力値と同じ値が現れた時点で、ＣＰＵの動作
と並行してレジスタＡ’の値にレジスタ群Ｂn のカウン
タが示すレジスタ値を加算したアドレスのキャッシュヒ
ット／ミスヒットのチェックとキャッシュフィールを行
い、カウンタをデクリメントする。
キャッシュフィーリングを指定するロード命令の場合、
キャッシュミスヒットが発生する毎に、減算器の出力を
レジスタ群Ｂn 中に蓄えていき、最初のキャッシュ時の
減算器の出力値と同じ値が現れた時点で、ＣＰＵの動作
と並行してレジスタＡ’の値にレジスタ群Ｂn のカウン
タが示すレジスタ値を加算したアドレスのキャッシュヒ
ット／ミスヒットのチェックとキャッシュフィールを行
い、カウンタをデクリメントする。
【００１２】先行フィーリング中はフィーリング中のキ
ャッシュＲＡＭに対応するキャッシュＲＡＭはＣＰＵに
よるリードのキャッシュヒット／ミスヒット判定の対象
外とする。また、先行フィーリング中にキャッシュミス
ヒットが発生した場合には、先行フィーリングが終了す
るまで待ち、再びキャッシュヒット／ミスヒットの判定
を行う。
ャッシュＲＡＭに対応するキャッシュＲＡＭはＣＰＵに
よるリードのキャッシュヒット／ミスヒット判定の対象
外とする。また、先行フィーリング中にキャッシュミス
ヒットが発生した場合には、先行フィーリングが終了す
るまで待ち、再びキャッシュヒット／ミスヒットの判定
を行う。
【００１３】図１０，１１，１２はレジスタＡ，Ｂの変
化の説明図である。図１０はアドレスＡ，Ａ＋１６，Ａ
＋３２・・・・をリードする場合であり、Ｙが示すレジ
スタＢn とＳの出力を比較する時点での値である。図１
１はアドレスＡ，Ｂ，Ａ＋１６，Ｂ＋１６，Ａ＋３２・
・・・をリードする場合であり、Ｙが示すレジスタＢ n
とＳの出力を比較する時点での値である。図１２はアド
レスＡ，Ｂ，Ｃ，Ａ＋１６，Ｂ＋１６，Ｃ＋１６，Ａ＋
３２・・・・をリードする場合であり、Ｙが示すレジス
タＢn とＳの出力を比較する時点での値である。
化の説明図である。図１０はアドレスＡ，Ａ＋１６，Ａ
＋３２・・・・をリードする場合であり、Ｙが示すレジ
スタＢn とＳの出力を比較する時点での値である。図１
１はアドレスＡ，Ｂ，Ａ＋１６，Ｂ＋１６，Ａ＋３２・
・・・をリードする場合であり、Ｙが示すレジスタＢ n
とＳの出力を比較する時点での値である。図１２はアド
レスＡ，Ｂ，Ｃ，Ａ＋１６，Ｂ＋１６，Ｃ＋１６，Ａ＋
３２・・・・をリードする場合であり、Ｙが示すレジス
タＢn とＳの出力を比較する時点での値である。
【００１４】
【発明の効果】以上説明したように、ＣＰＵが次にロー
ドするデータが先行フィーリングされている場合は、Ｃ
ＰＵは停止せずにまたは先行フィーリングを行わなかっ
た場合に比べて短い時間の停止にて実行を再開できる。
即ち、キャッシュ容量に比較して大きなデータをアクセ
スする場合でも、アドレスの増分が一定であるような場
合にはキャッシュアクセスの処理速度の低下を抑えるこ
とができる。
ドするデータが先行フィーリングされている場合は、Ｃ
ＰＵは停止せずにまたは先行フィーリングを行わなかっ
た場合に比べて短い時間の停止にて実行を再開できる。
即ち、キャッシュ容量に比較して大きなデータをアクセ
スする場合でも、アドレスの増分が一定であるような場
合にはキャッシュアクセスの処理速度の低下を抑えるこ
とができる。
【図１】本発明の原理構成図である。
【図２】本発明の基本処理フローチャートである。
【図３】本発明の実施例構成図である。
【図４】本発明の他の構成図である（その１）。
【図５】本発明の他の構成図である（その２）。
【図６】本発明の実施例処理フローチャートである（そ
の１）。
の１）。
【図７】本発明の実施例処理フローチャートである（そ
の２）。
の２）。
【図８】本発明の実施例処理フローチャートである（そ
の３）。
の３）。
【図９】本発明の実施例処理フローチャートである（そ
の４）。
の４）。
【図１０】レジスタＡ，Ｂの変化の説明図である（その
１）。
１）。
【図１１】レジスタＡ，Ｂの変化の説明図である（その
２）。
２）。
【図１２】レジスタＡ，Ｂの変化の説明図である（その
３）。
３）。
１…ＣＰＵ ２…アドレス予測回路 ３…キャッシュタグ部／コントロール回路 ４…キャッシュデータ部 ５…バストランシーバ ６…バスコントローラ ７…メインメモリ
Claims (2)
- 【請求項１】 ＣＰＵとバスコントローラを介してメイ
ンメモリとの間に設けられ、該ＣＰＵは先行フィールが
指定可能なロード命令を有し、先行フィール指定に基づ
き、該ＣＰＵからのアクセスと該メインメモリへのアク
セスを同時に処理可能なキャッシュメモリ装置におい
て、該キャッシュメモリ装置は、 該ＣＰＵが次回に、先行フィーリング指定有りで要求す
るデータのアドレスを予測するアドレス予測手段（２）
と、 先行フィールを制御するキャッシュコントロール回路
（３）を備え、 ＣＰＵから先行フィールを指定するロード命令が出力さ
れたときに、キャッシュヒット／ミスヒットを判別し、
ミスヒットのときにキャッシュフィーリングを行った
後、ＣＰＵが実行を再開するのと並行して該アドレス予
測手段（２）により予測されたアドレス上のデータのキ
ャッシュヒット／ミスヒットを調査し、ミスヒットのと
きにキャッシュフィーリングを行うことを特徴とするキ
ャッシュメモリ装置。 - 【請求項２】 ＣＰＵとバスコントローラを介してメイ
ンメモリとの間に設けられ、該ＣＰＵは先行フィールが
指定可能なロード命令を有し、先行フィール指定に基づ
き、該ＣＰＵからのアクセスと該メインメモリへのアク
セスを同時に処理可能なキャッシュメモリ装置におい
て、該キャッシュメモリ装置は、 アドレスのディスプレイスメントを保持するレジスタ群
（Ｂn ）と、 前回のキャッシュアクセスのアドレスを保持するレジス
タ（Ａ）と、 今回のキャッシュアクセスのアドレスを保持するレジス
タ（Ａ’）と、 該レジスタ（Ａ）とレジスタ（Ａ’）の差を出力する減
算器（３）と、 最近にアクセスが行われたキャッシュ番号を保持するレ
ジスタ（Ｕ）と、 ＣＰＵがキャッシュに対してアクセスする毎にランダム
な値を得るためカウントダウンを行うカウンタ（Ｔ）と
を備え、 さらに、先行キャッシュフィーリング中を表すフラグ
（Ｖ）と、先行キャッシュフィーリング中のキャッシュ
番号を保持するレジスタ（Ｗ）と、レジスタ群（Ｂn ）
の制御のためのカウンタラッチ（Ｙ）と、カウンタ
（Ｚ）と、先行キャッシュフィーリングを制御するキャ
ッシュコントロール回路を備え、 ＣＰＵから先行フィールを指定するロード命令が出され
たときに、一定の規則にてカウンタラッチ（Ｙ）とレジ
スタ群（Ｂn ）を書換え、書換えた後に、先行キャッシ
ュフィーリング指定のキャッシュアクセスにより、通常
通りのキャッシュヒット／ミスヒットを判定し、ミスヒ
ットのときのキャッシュフィーリングの後、ＣＰＵの実
行の再開と並行して、先のロードのアドレスにレジスタ
群（Ｂn ）から得られる値を加算した値をアドレスとす
るデータのキャッシュヒット／ミスヒットを調査し、ミ
スヒットのときにキャッシュフィーリングを行う特徴と
するキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346158A JPH05181748A (ja) | 1991-12-27 | 1991-12-27 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346158A JPH05181748A (ja) | 1991-12-27 | 1991-12-27 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181748A true JPH05181748A (ja) | 1993-07-23 |
Family
ID=18381509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346158A Pending JPH05181748A (ja) | 1991-12-27 | 1991-12-27 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173392B1 (en) | 1997-04-12 | 2001-01-09 | Nec Corporation | Prefetch controller automatically updating history addresses |
| US10810130B2 (en) | 2016-12-22 | 2020-10-20 | Renesas Electronics Corporation | Cache memory device with access controller that accesses one of data memory and main memory based on retained cache hit determination result in response to next access |
-
1991
- 1991-12-27 JP JP3346158A patent/JPH05181748A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173392B1 (en) | 1997-04-12 | 2001-01-09 | Nec Corporation | Prefetch controller automatically updating history addresses |
| US10810130B2 (en) | 2016-12-22 | 2020-10-20 | Renesas Electronics Corporation | Cache memory device with access controller that accesses one of data memory and main memory based on retained cache hit determination result in response to next access |
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