JPH0518199B2 - - Google Patents
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- JPH0518199B2 JPH0518199B2 JP59048702A JP4870284A JPH0518199B2 JP H0518199 B2 JPH0518199 B2 JP H0518199B2 JP 59048702 A JP59048702 A JP 59048702A JP 4870284 A JP4870284 A JP 4870284A JP H0518199 B2 JPH0518199 B2 JP H0518199B2
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- Japan
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- signal
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、デコーダ回路に関する。
（従来技術）
半導体集積回路は、近年その集積度がますます
大きくなり、特にランダムアクセスメモリ（以下
RAMと称す）回路に於いて、RAMセルのレイ
アウト上の大きさは非常に小さくなり、RAMセ
ル自体のノイズマージンは、極めて小さくなり、
RAMセル相互間の干渉による誤動作が大きな問
題となつてきている。そのひとつに、高速なアク
セスタイムを必要とするRAMに於いてRAMア
ドレスデコーダ回路の各論理段の遅延時間に起因
して、２つ以上のアドレスを同時に選択する、い
わゆる、RAMアドレスのマルチセレクトの問題
がある。
大きくなり、特にランダムアクセスメモリ（以下
RAMと称す）回路に於いて、RAMセルのレイ
アウト上の大きさは非常に小さくなり、RAMセ
ル自体のノイズマージンは、極めて小さくなり、
RAMセル相互間の干渉による誤動作が大きな問
題となつてきている。そのひとつに、高速なアク
セスタイムを必要とするRAMに於いてRAMア
ドレスデコーダ回路の各論理段の遅延時間に起因
して、２つ以上のアドレスを同時に選択する、い
わゆる、RAMアドレスのマルチセレクトの問題
がある。
第１図ａは、従来技術によるアドレスデコーダ
回路の一例である。１Ａ，１Ｂは入力端子、Ｇ１
１，Ｇ１３はインバータ回路、Ｇ１２はNAND
回路、Ｓ１１〜Ｓ１８は、各論理回路を接続する
信号線、１Ｃ，１Ｄ，１Ｅ，１Ｆは出力端子であ
る。第１図ａのデコーダ回路は２−４デコーダ回
路として一般に既知であるので詳細説明は省略す
るが機能としては４種のそれぞれ異なる入力に対
し異なる１個の出力のみを選択する機能を有す
る。第１図ａのデコーダ回路のインバータ回路Ｇ
１１，Ｇ１３およびNAND回路Ｇ１２は、一般
にほぼ同じスレツシヨルド電圧を有している。
回路の一例である。１Ａ，１Ｂは入力端子、Ｇ１
１，Ｇ１３はインバータ回路、Ｇ１２はNAND
回路、Ｓ１１〜Ｓ１８は、各論理回路を接続する
信号線、１Ｃ，１Ｄ，１Ｅ，１Ｆは出力端子であ
る。第１図ａのデコーダ回路は２−４デコーダ回
路として一般に既知であるので詳細説明は省略す
るが機能としては４種のそれぞれ異なる入力に対
し異なる１個の出力のみを選択する機能を有す
る。第１図ａのデコーダ回路のインバータ回路Ｇ
１１，Ｇ１３およびNAND回路Ｇ１２は、一般
にほぼ同じスレツシヨルド電圧を有している。
第１図ｂは、第１図ａの各論理ゲートの遅延時
間を２ｔ（ｔはある規格化された単位時間とする）
としたときの各端子及び信号線の電位状態を示
す。V0は低レベル電圧（論理的意味は例えば
“０”）、V1は高レベル電圧（論理的意味は例えば
“１”）を示す。第１図ａのデコーダ回路の出力
は、高レベルの時、意味がある（有効である）
が、第１図ｂで明白な様に、出力端子１Ｃと１Ｄ
との波形、また出力端子１Ｅと１Ｆとの波形は時
間２ｔの間だけ、同時に有効となつており、微細
なデメンシヨンでかつ、高速なRAMの場合、い
わゆるマルチセレクトの問題を含んでいるという
欠点がある。
間を２ｔ（ｔはある規格化された単位時間とする）
としたときの各端子及び信号線の電位状態を示
す。V0は低レベル電圧（論理的意味は例えば
“０”）、V1は高レベル電圧（論理的意味は例えば
“１”）を示す。第１図ａのデコーダ回路の出力
は、高レベルの時、意味がある（有効である）
が、第１図ｂで明白な様に、出力端子１Ｃと１Ｄ
との波形、また出力端子１Ｅと１Ｆとの波形は時
間２ｔの間だけ、同時に有効となつており、微細
なデメンシヨンでかつ、高速なRAMの場合、い
わゆるマルチセレクトの問題を含んでいるという
欠点がある。
（発明の目的）
本発明の目的は、デコーダ回路に用いる各論理
ゲート回路のスレツシヨルド電圧を適切に設定す
ることによりアドレスのマルチセレクトを除去で
きるデコーダ回路を提供することにある。
ゲート回路のスレツシヨルド電圧を適切に設定す
ることによりアドレスのマルチセレクトを除去で
きるデコーダ回路を提供することにある。
（発明の構成）
本発明の回路は、それぞれ２値情報のいずれか
一方を情報とする複数の第１の入力信号からイン
バータ回路によりそれぞれ対応する２値情報の地
方を情報とする第２の入力信号を生成し前記第１
の入力信号と前記第２の入力信号との予めさだめ
た組合せ信号のNANDまたはNORをとつてデコ
ード信号を作成する否定論理ゲート回路群からな
るデコード回路において、前記組合せ信号を入力
とする最初の否定論理ゲート回路を第１番目とす
る奇数番目の否定論理ゲート回路のスレツシヨル
ド電圧は前記第２の入力信号を作成するインバー
タ回路のスレツシヨルド電圧および前記組合せ信
号を入力とする最初の否定論理ゲート回路を第１
番目とする偶数番目の否定論理ゲート回路のスレ
ツシヨルド電圧より高く設定して構成される。
一方を情報とする複数の第１の入力信号からイン
バータ回路によりそれぞれ対応する２値情報の地
方を情報とする第２の入力信号を生成し前記第１
の入力信号と前記第２の入力信号との予めさだめ
た組合せ信号のNANDまたはNORをとつてデコ
ード信号を作成する否定論理ゲート回路群からな
るデコード回路において、前記組合せ信号を入力
とする最初の否定論理ゲート回路を第１番目とす
る奇数番目の否定論理ゲート回路のスレツシヨル
ド電圧は前記第２の入力信号を作成するインバー
タ回路のスレツシヨルド電圧および前記組合せ信
号を入力とする最初の否定論理ゲート回路を第１
番目とする偶数番目の否定論理ゲート回路のスレ
ツシヨルド電圧より高く設定して構成される。
（実施例）
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第２図は、本発明の説明の基礎となる、論理ゲ
ートの入力波形と出力波形の関係図である。第２
図に於いては第２図２ａに示すようにインバータ
回路Ｇ２１を例として用いる。但しNAND回路
やNOR回路も理論は全く同じである。第２図２
ａに於いて、VINは入力端子、Ｇ２１はインバ
ータ回路、VOUTは出力端子である。
ートの入力波形と出力波形の関係図である。第２
図に於いては第２図２ａに示すようにインバータ
回路Ｇ２１を例として用いる。但しNAND回路
やNOR回路も理論は全く同じである。第２図２
ａに於いて、VINは入力端子、Ｇ２１はインバ
ータ回路、VOUTは出力端子である。
第２図２ｂは入力端子VINに印加される波形、
第２図２ｃはインバータ回路Ｇ２１のスレツシヨ
ルド電圧をVTHとしたときの出力端子VOUTに
表われる波形VOUT（VTH）、第２図２ｄは、イ
ンバータ回路Ｇ２１のスレツシヨルド電圧を
VTMとしたときの出力端子VOUTの波形
VOUT（VTM）、第２図２ｅは、インバータ回路
Ｇ２１のスレツシヨルド電電圧をVTLとしたと
きの出力端子VOUTの波形VOUT（VTL）を示
す。
第２図２ｃはインバータ回路Ｇ２１のスレツシヨ
ルド電圧をVTHとしたときの出力端子VOUTに
表われる波形VOUT（VTH）、第２図２ｄは、イ
ンバータ回路Ｇ２１のスレツシヨルド電圧を
VTMとしたときの出力端子VOUTの波形
VOUT（VTM）、第２図２ｅは、インバータ回路
Ｇ２１のスレツシヨルド電電圧をVTLとしたと
きの出力端子VOUTの波形VOUT（VTL）を示
す。
V0，V1は各々信号の低レベル電圧（論理
“０”）高レベル電圧（論理“１”）を示す。
VTL，VTM，VTHはスレツシヨルド電圧を示
し、相対的な高さをV0，V1と関連づけて示す。
ｔは規格化された単位時間を示す。
“０”）高レベル電圧（論理“１”）を示す。
VTL，VTM，VTHはスレツシヨルド電圧を示
し、相対的な高さをV0，V1と関連づけて示す。
ｔは規格化された単位時間を示す。
理想的なインバータ回路Ｇ２１の出力は、入力
電圧がスレツシヨルド電圧に達した時点から変化
を開始する。出力波形の立上り時間はインバータ
回路Ｇ２１の出力インビーダンスと出力容量及
び、出力端子に加わる外部負荷容量によつて決ま
る。
電圧がスレツシヨルド電圧に達した時点から変化
を開始する。出力波形の立上り時間はインバータ
回路Ｇ２１の出力インビーダンスと出力容量及
び、出力端子に加わる外部負荷容量によつて決ま
る。
第２図２ｆは、各スレツシヨルド電圧と出力波
形を重ねたものである。第２図２ｆからわかる通
り、出力はスレツシヨルド電圧が高い場合は、立
下りは比較的遅く動作しはじめ、立上りは速く動
作しはじめる。スレツシヨルド電圧が低いと、そ
の逆である。
形を重ねたものである。第２図２ｆからわかる通
り、出力はスレツシヨルド電圧が高い場合は、立
下りは比較的遅く動作しはじめ、立上りは速く動
作しはじめる。スレツシヨルド電圧が低いと、そ
の逆である。
第１図ｃは、第１図ａの従来のデコーダ回路の
各端子、信号線の波形を、第２図で示した動作原
理にもとずいて示したものである。従来のデコー
ダ回路のスレツシヨルド電圧は、全ての論理ゲー
トに於いてほぼ同じであるので、その電圧を
VTMとして動作を示す。第１図ｃの１ｋ〜１ｎ
で解かる通り時間２ｔの間の波形の重なりがデコ
ーダ出力信号端子に表われる。
各端子、信号線の波形を、第２図で示した動作原
理にもとずいて示したものである。従来のデコー
ダ回路のスレツシヨルド電圧は、全ての論理ゲー
トに於いてほぼ同じであるので、その電圧を
VTMとして動作を示す。第１図ｃの１ｋ〜１ｎ
で解かる通り時間２ｔの間の波形の重なりがデコ
ーダ出力信号端子に表われる。
第３図ａは、本発明の一実施例を示す回路図で
ある。３Ａ，３Ｂは、入力端子、Ｓ３１〜Ｓ３８
は、各論理ゲート回路を接続する信号線、３Ｃ，
３Ｄ，３Ｅ，３Ｆは出力端子である。Ｇ３１及び
Ｇ３３は、インバータ回路、Ｇ３２は、NAND
回路である。デコード回路は一般に、まず、２値
情報のいずれか一方を情報とする複数の第１の入
力信号に対しそれと対になる２値情報の他方を情
報とする第２の入力信号を作成する。第３図ａで
いえば、入力端子３Ａおよび３Ｂから入力する第
１の入力信号に対し、それぞれインバータ回路Ｇ
３１により反転された第２の入力信号が作成され
る。そして、入力端子３Ａから入力した信号線Ｓ
３２上の第１の入力信号とこれに対する信号線Ｓ
３１上の第２の入力信号とのいずれか一方の信号
と、入力端子３Ｂから入力した信号線Ｓ３４上の
第１の入力信号とこれに対する信号線Ｓ３３上の
第２の入力信号とのいずれか一方の信号との組合
せ信号を入力とした否定論理ゲート回路群により
デコード信号が作成される。本実施例では上述の
組合せ信号を入力とする最初の否定論理ゲート回
路（NAND回路Ｇ３２）を第１番目とする奇数
番目の否定論理ゲート回路（NAND回路 Ｇ３
２）のスレツシヨルド電圧は比較的高く、すなわ
ち、VTHに設定している。また、第２の入力信
号を作成するインバータ回路Ｇ３１のスレツシヨ
ルド電圧および上述の組合せ信号を入力とする最
初の否定論理ゲート回路（NAND回路 Ｇ３２）
を第１番目とする偶数番目の否定論理ゲート回路
（インバータ回路 Ｇ３３）のスレツシヨルド電
圧は比較的低く、すなわち、VTLに設定してい
る。スレツシヨルド電圧の設定については種々の
方法があるがここではCMOS回路の場合につい
てのべる。トランジスタ単体のスレツシヨルド電
圧がプロセス上で決定している場合には、
CMOS回路に於けるスレツシヨルド電圧はＮチ
ヤンネルトランジスタとＰチヤンネルトランジス
タのサイズの比ｒで決まり、例えばCMOSイン
バータの場合にはｒを大にすればスレツシヨルド
電圧を低くでき、ｒを小にすればスレツシヨルド
電圧を高くすることができる。Ｎチヤンネルトラ
ンジスタ、Ｐチヤンネルトランジスタの実効幅、
実効長をそれぞれWN，LN，WP，LPとすればサイ
ズの比ｒは ｒ＝WN／LN／Wp／Lp であり製造に際してスレツシヨルド電圧を設定す
ることができる。
ある。３Ａ，３Ｂは、入力端子、Ｓ３１〜Ｓ３８
は、各論理ゲート回路を接続する信号線、３Ｃ，
３Ｄ，３Ｅ，３Ｆは出力端子である。Ｇ３１及び
Ｇ３３は、インバータ回路、Ｇ３２は、NAND
回路である。デコード回路は一般に、まず、２値
情報のいずれか一方を情報とする複数の第１の入
力信号に対しそれと対になる２値情報の他方を情
報とする第２の入力信号を作成する。第３図ａで
いえば、入力端子３Ａおよび３Ｂから入力する第
１の入力信号に対し、それぞれインバータ回路Ｇ
３１により反転された第２の入力信号が作成され
る。そして、入力端子３Ａから入力した信号線Ｓ
３２上の第１の入力信号とこれに対する信号線Ｓ
３１上の第２の入力信号とのいずれか一方の信号
と、入力端子３Ｂから入力した信号線Ｓ３４上の
第１の入力信号とこれに対する信号線Ｓ３３上の
第２の入力信号とのいずれか一方の信号との組合
せ信号を入力とした否定論理ゲート回路群により
デコード信号が作成される。本実施例では上述の
組合せ信号を入力とする最初の否定論理ゲート回
路（NAND回路Ｇ３２）を第１番目とする奇数
番目の否定論理ゲート回路（NAND回路 Ｇ３
２）のスレツシヨルド電圧は比較的高く、すなわ
ち、VTHに設定している。また、第２の入力信
号を作成するインバータ回路Ｇ３１のスレツシヨ
ルド電圧および上述の組合せ信号を入力とする最
初の否定論理ゲート回路（NAND回路 Ｇ３２）
を第１番目とする偶数番目の否定論理ゲート回路
（インバータ回路 Ｇ３３）のスレツシヨルド電
圧は比較的低く、すなわち、VTLに設定してい
る。スレツシヨルド電圧の設定については種々の
方法があるがここではCMOS回路の場合につい
てのべる。トランジスタ単体のスレツシヨルド電
圧がプロセス上で決定している場合には、
CMOS回路に於けるスレツシヨルド電圧はＮチ
ヤンネルトランジスタとＰチヤンネルトランジス
タのサイズの比ｒで決まり、例えばCMOSイン
バータの場合にはｒを大にすればスレツシヨルド
電圧を低くでき、ｒを小にすればスレツシヨルド
電圧を高くすることができる。Ｎチヤンネルトラ
ンジスタ、Ｐチヤンネルトランジスタの実効幅、
実効長をそれぞれWN，LN，WP，LPとすればサイ
ズの比ｒは ｒ＝WN／LN／Wp／Lp であり製造に際してスレツシヨルド電圧を設定す
ることができる。
第３図ｂは第３図ａのデコーダ回路の動作詳細
図である。第２図の動作原理に基づいて第３図ｂ
の３ａ〜３ｎは第３図ａの各信号端子及び各信号
線の動作波形と時間と時間の関係を示している。
第３図ｂの３ｋ〜３ｎで解かる通り、出力端子３
Ｃ〜３Ｆの各出力波形は少なくとも時間3t以上は
なれており、重なりがない。
図である。第２図の動作原理に基づいて第３図ｂ
の３ａ〜３ｎは第３図ａの各信号端子及び各信号
線の動作波形と時間と時間の関係を示している。
第３図ｂの３ｋ〜３ｎで解かる通り、出力端子３
Ｃ〜３Ｆの各出力波形は少なくとも時間3t以上は
なれており、重なりがない。
本実施例では、単に２−４デコーダを１例とし
て示したが、本発明はこれに限るものではなく、
否定論理ゲート回路を基本として成る他のいかな
る多入力のデコーダ回路も本発明を用いれば、本
実施例と同様に、有効極性のデコーダ回路出力を
同時に重ならない様に構成出来ることは明らかで
ある。
て示したが、本発明はこれに限るものではなく、
否定論理ゲート回路を基本として成る他のいかな
る多入力のデコーダ回路も本発明を用いれば、本
実施例と同様に、有効極性のデコーダ回路出力を
同時に重ならない様に構成出来ることは明らかで
ある。
（発明の効果）
本発明にはデコーダ回路の各論理段の論理ゲー
ト回路のスレツシヨルド電圧を異なえて設定する
ことにより、デコーダ回路出力の有効極性が重な
ることを防止し、高速なRAM回路のデコーダと
して用いることによつて、RAMアドレスのマル
チセレクトを防止できるという効果がある。
ト回路のスレツシヨルド電圧を異なえて設定する
ことにより、デコーダ回路出力の有効極性が重な
ることを防止し、高速なRAM回路のデコーダと
して用いることによつて、RAMアドレスのマル
チセレクトを防止できるという効果がある。
第１図ａは従来のデコーダ回路の例を示す回路
図、第１図ｂは第１図ａの各信号端子及び各信号
線の波形図、第１図ｃは第１図ａの各信号波形と
スレツシヨルド電圧との関係の詳細波形図、第２
図は入力波形、スレツシヨルド電圧及び出力波形
の関係図、第３図ａは本発明の一実施例を示す回
路図、第３図ｂは第３図ａの各信号波形とスレツ
シヨルド電圧との関係の詳細波形図である。 １Ａ，１Ｂ，３Ａ，３Ｂ……入力端子、１Ｃ，
１Ｄ，１Ｅ，１Ｆ，３Ｃ，３Ｄ，３Ｅ，３Ｆ……
出力端子、Ｇ１１，Ｇ１３，Ｇ２１，Ｇ３１，Ｇ
３３……インバータ回路、Ｇ１２，Ｇ３２……
NAND回路、Ｓ１１〜Ｓ１８、Ｓ３１〜Ｓ３２
……信号線、ｔ……規格化された単位時間、V0
……低レベル信号電圧（論理“０”）、V1……高
レベル信号電圧（論理“１”）、VTH，VTM，
VTL……スレツシヨルド電圧、VIN……入力端
子、VOUT……出力端子。
図、第１図ｂは第１図ａの各信号端子及び各信号
線の波形図、第１図ｃは第１図ａの各信号波形と
スレツシヨルド電圧との関係の詳細波形図、第２
図は入力波形、スレツシヨルド電圧及び出力波形
の関係図、第３図ａは本発明の一実施例を示す回
路図、第３図ｂは第３図ａの各信号波形とスレツ
シヨルド電圧との関係の詳細波形図である。 １Ａ，１Ｂ，３Ａ，３Ｂ……入力端子、１Ｃ，
１Ｄ，１Ｅ，１Ｆ，３Ｃ，３Ｄ，３Ｅ，３Ｆ……
出力端子、Ｇ１１，Ｇ１３，Ｇ２１，Ｇ３１，Ｇ
３３……インバータ回路、Ｇ１２，Ｇ３２……
NAND回路、Ｓ１１〜Ｓ１８、Ｓ３１〜Ｓ３２
……信号線、ｔ……規格化された単位時間、V0
……低レベル信号電圧（論理“０”）、V1……高
レベル信号電圧（論理“１”）、VTH，VTM，
VTL……スレツシヨルド電圧、VIN……入力端
子、VOUT……出力端子。
Claims (1)
- １ それぞれ２値情報のいずれか一方を情報とす
る複数の第１の入力信号からインバータ回路によ
りそれぞれ対応する２値情報の他方を情報とする
第２の入力信号を生成し前記第１の入力信号と前
記第２の入力信号との予めさだめた組合せ信号の
NANDまたはNORをとつてデコード信号を作成
する否定論理ゲート回路群からなるデコード回路
において、前記組合せ信号を入力とする最初の否
定論理ゲート回路を第１番目とする奇数番目の否
定論理ゲート回路のスレツシヨルド電圧は前記第
２の入力信号を作成するインバータ回路のスレツ
シヨルド電圧および前記組合せ信号を入力とする
最初の否定論理ゲート回路を第１番目とする偶数
番目の否定論理ゲート回路のスレツシヨルド電圧
より高く設定することを特徴とするデコード回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048702A JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048702A JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193194A JPS60193194A (ja) | 1985-10-01 |
| JPH0518199B2 true JPH0518199B2 (ja) | 1993-03-11 |
Family
ID=12810640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048702A Granted JPS60193194A (ja) | 1984-03-14 | 1984-03-14 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07284197A (ja) * | 1994-04-08 | 1995-10-27 | Nec Corp | ダイポール放射型低周波水中送波器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| US7257045B2 (en) * | 2005-11-28 | 2007-08-14 | Advanced Micro Devices, Inc. | Uni-stage delay speculative address decoder |
-
1984
- 1984-03-14 JP JP59048702A patent/JPS60193194A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07284197A (ja) * | 1994-04-08 | 1995-10-27 | Nec Corp | ダイポール放射型低周波水中送波器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193194A (ja) | 1985-10-01 |
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